JPH04160921A - High impedance protection circuit - Google Patents
High impedance protection circuitInfo
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- JPH04160921A JPH04160921A JP2288843A JP28884390A JPH04160921A JP H04160921 A JPH04160921 A JP H04160921A JP 2288843 A JP2288843 A JP 2288843A JP 28884390 A JP28884390 A JP 28884390A JP H04160921 A JPH04160921 A JP H04160921A
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Abstract
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ハイ・インピーダンス防止回路に関する。[Detailed description of the invention] [Industrial application field] The present invention relates to high impedance prevention circuits.
一般に、論理集積回路の出力信号線がハイ・インピーダ
ンスになると、これに接続される次段の論理集積回路は
論理が誤動作したり、性能が劣化する欠点がある。そこ
で、従来は、第２図に示すように、論理集積回路４と５
とを接続する信号線６に対応して、ハイ・インピーダン
スとなる信号線６にレベル固定用の抵抗７を付加し、ハ
イ・インピーダンス時にレベルを固定させる方法が一般
的に用いられている。Generally, when the output signal line of a logic integrated circuit becomes high impedance, the logic of the next stage logic integrated circuit connected thereto may malfunction or its performance may deteriorate. Therefore, conventionally, as shown in FIG.
A commonly used method is to add a level fixing resistor 7 to the signal line 6 which becomes high impedance in correspondence with the signal line 6 connecting the two, and fix the level when the signal line 6 is at high impedance.
従来の論理集積回路のハイ・インピーダンス防止回路に
おいては、論理集積回路間の信号線に、第２図に示すよ
うな抵抗７を付加しなければならないという欠点がある
。また、たとえ、この抵抗７を論理集積回路内に内蔵す
ることができても、その前段の論理集積回路の出力レベ
ルによっては、この抵抗を経由して電流が流入するため
、消費電力が増加するという欠点がある。The conventional high impedance prevention circuit for logic integrated circuits has a drawback in that a resistor 7 as shown in FIG. 2 must be added to the signal line between the logic integrated circuits. Furthermore, even if this resistor 7 can be built into the logic integrated circuit, current will flow through this resistor depending on the output level of the logic integrated circuit in the preceding stage, resulting in increased power consumption. There is a drawback.
本発明のハイ・インピーダンス防止回路は、縦続接続さ
れる２段のインバータと、前記インバータの後段出力を
前段のインバータ入力側に帰還するための抵抗を含む帰
還回路と、を備えて構成される。The high impedance prevention circuit of the present invention includes two stages of cascade-connected inverters, and a feedback circuit including a resistor for feeding back the output of the latter stage of the inverter to the input side of the earlier stage inverter.
次に、本発明について図面を参照して説明する。 Next, the present invention will be explained with reference to the drawings.
第１図は、本発明の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
本発明のハイ・インピーダンス防止回路は、２段に直列
接続されたインバータ１および２と、帰還信号の電流制
限用として作用する抵抗３から構成される。入力信号は
、１段目のインバータ１の入力側に接続され、１段目の
インバータ１の出力は、２段目のインバータ２の入力側
に接続される。２段目のインバータ２の出力は、出力信
号を形成するとともに、抵抗３を介して１段目のインバ
ータ１の入力側に帰還される。この帰還作用を介するこ
とにより、入力信号がハイ・インピーダンスになろうと
しても、２段目のインバータ２の出力が１段目のインバ
ータ１の入力側に接続されているため、入力信号がハイ
・インピーダンスになろうとする前の出力レベルが帰還
され、以降、インバータ１および２、抵抗３から成るル
ープ回路が、このレベルを保持し、ハイ・インピーダン
スを防止することができる。The high impedance prevention circuit of the present invention is comprised of inverters 1 and 2 connected in series in two stages, and a resistor 3 that acts to limit the current of the feedback signal. The input signal is connected to the input side of the first stage inverter 1, and the output of the first stage inverter 1 is connected to the input side of the second stage inverter 2. The output of the second stage inverter 2 forms an output signal and is fed back to the input side of the first stage inverter 1 via the resistor 3. Through this feedback effect, even if the input signal attempts to become high impedance, the output of the second stage inverter 2 is connected to the input side of the first stage inverter 1, so the input signal becomes high impedance. The output level before becoming impedance is fed back, and thereafter the loop circuit consisting of inverters 1 and 2 and resistor 3 can maintain this level and prevent high impedance.
更に、第２図に示すような従来のハイ・インピーダンス
防止回路では、前段の論理集積回路４の出力レベルがハ
イ・レベルの時には、抵抗７を経由して電流が流れ続け
るが、本発明のハイ・インピーダンス防止回路では、電
流は入力信号がハイ・レベルからロウ・レベル、ロウ・
レベルからハイ・レベルへと変化した時にのみ、インバ
ータ１および２における遅延時間分の間に流れるだけで
、それ以降は、インバータ２の出力レベルと入力信号の
レベルが同一になるため、電流は流れない。Furthermore, in the conventional high impedance prevention circuit as shown in FIG. 2, current continues to flow through the resistor 7 when the output level of the logic integrated circuit 4 in the previous stage is at a high level.・In an impedance prevention circuit, the current changes as the input signal changes from high level to low level to low level.
The current only flows during the delay time in inverters 1 and 2 when the level changes from high to high, and after that, the output level of inverter 2 and the input signal level are the same, so the current flows. do not have.
即ち、本発明のハイ・インピーダンス防止回路を論理集
積回路内に内蔵することにより、第２図に示すような、
従来の論理集積回路の外部に抵抗を付加するハイ・イン
ピーダンス防止回路と同等の機能を、外部に抵抗を付加
することなく、しかも従来の方法よりも低消費電力で実
現することが可能となる。That is, by incorporating the high impedance prevention circuit of the present invention into a logic integrated circuit, as shown in FIG.
It becomes possible to achieve the same function as a conventional high impedance prevention circuit that adds a resistor externally to a logic integrated circuit, without adding an external resistor, and with lower power consumption than the conventional method.
なお、帰還信号の電流制限用の抵抗３の値は、許容消費
電力、入力信号の最高周波数等を考慮に入れて、決定す
ればよい。Note that the value of the resistor 3 for limiting the current of the feedback signal may be determined by taking into consideration the allowable power consumption, the maximum frequency of the input signal, and the like.
以上の説明においては、インバータを２段使用する実施
例について説明したが、本発明は、これに限られるもの
ではなく、バッファ！たはその他の論理ゲートを、１段
から数段、直列接続することによっても、本発明による
効果を達成することができる。In the above description, an embodiment using two stages of inverters has been described, but the present invention is not limited to this, and the present invention is not limited to this. The effects of the present invention can also be achieved by connecting one to several stages of logic gates or other logic gates in series.
以上の説明で明らかなように、論理集積回路に本発明の
ハイ・インピーダンス防止回路を内蔵することにより、
第２図に示すような、従来の論理集積回路の外部に抵抗
を付加するハイ・インピーダンス防止回路と同等の機能
を、外部に抵抗を付加することなく、しかも、この従来
の方法より低消費電力で実現することができるという効
果がある。As is clear from the above explanation, by incorporating the high impedance prevention circuit of the present invention into a logic integrated circuit,
As shown in Figure 2, it provides the same functionality as the conventional high impedance prevention circuit that adds a resistor to the outside of a logic integrated circuit, without adding an external resistor, and with lower power consumption than this conventional method. The effect is that it can be achieved with
第１図は本発明の一実施例の回路図、第２図は論理集積
回路間に挿入された従来例の回路図である。
図において、１．２・・・インバータ、３，７・・・抵
抗、４．５・・・論理集積回路、６・・・信号線。FIG. 1 is a circuit diagram of an embodiment of the present invention, and FIG. 2 is a circuit diagram of a conventional example inserted between logic integrated circuits. In the figure, 1.2... Inverter, 3, 7... Resistor, 4.5... Logic integrated circuit, 6... Signal line.
Claims (1)
後段出力を前段のインバータ入力側に帰還するための抵
抗を含む帰還回路と、を備えることを特徴とするハイ・
インピーダンス防止回路。The high speed converter is characterized by comprising two stages of cascade-connected inverters, and a feedback circuit including a resistor for feeding back the output of the latter stage of the inverter to the input side of the earlier stage inverter.
Impedance prevention circuit.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288843A JPH04160921A (en) | 1990-10-25 | 1990-10-25 | High impedance protection circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2288843A JPH04160921A (en) | 1990-10-25 | 1990-10-25 | High impedance protection circuit |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04160921A true JPH04160921A (en) | 1992-06-04 |
Family
ID=17735466
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2288843A Pending JPH04160921A (en) | 1990-10-25 | 1990-10-25 | High impedance protection circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04160921A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828233A (en) * | 1996-09-12 | 1998-10-27 | Quality Semiconductor, Inc. | Mixed mode CMOS input buffer with bus hold |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215219A (en) * | 1987-02-27 | 1988-09-07 | ザ・シンガ−・カンパニ− | Three states cmos bus structure level clamp |
| JPS63311817A (en) * | 1987-06-15 | 1988-12-20 | Nec Corp | Input and output buffer circuit |
| JPS6425621A (en) * | 1987-07-22 | 1989-01-27 | Nippon Electric Ic Microcomput | High impedance preventing circuit |
-
1990
- 1990-10-25 JP JP2288843A patent/JPH04160921A/en active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63215219A (en) * | 1987-02-27 | 1988-09-07 | ザ・シンガ−・カンパニ− | Three states cmos bus structure level clamp |
| JPS63311817A (en) * | 1987-06-15 | 1988-12-20 | Nec Corp | Input and output buffer circuit |
| JPS6425621A (en) * | 1987-07-22 | 1989-01-27 | Nippon Electric Ic Microcomput | High impedance preventing circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5828233A (en) * | 1996-09-12 | 1998-10-27 | Quality Semiconductor, Inc. | Mixed mode CMOS input buffer with bus hold |
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