JPH0468820A - D/a converter - Google Patents
D/a converterInfo
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- JPH0468820A JPH0468820A JP17915890A JP17915890A JPH0468820A JP H0468820 A JPH0468820 A JP H0468820A JP 17915890 A JP17915890 A JP 17915890A JP 17915890 A JP17915890 A JP 17915890A JP H0468820 A JPH0468820 A JP H0468820A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、デジタル信号をアナログ信号に変換するD/
Aコンバータに係り、特に分解能の低い安価なり/A変
換器を用いて高分解能のD/A変換処理を実行するD/
Aコンバータに関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is directed to a digital signal converter that converts a digital signal into an analog signal.
Related to A converters, especially low-resolution and inexpensive D/A converters that perform high-resolution D/A conversion processing.
Regarding A converter.
従来、8ビツトのデジタル信号をアナログ信号に変換す
るD/Aコンバータには、第3図に示すような8ビツト
のD/A変換器301を用いていた。Conventionally, an 8-bit D/A converter 301 as shown in FIG. 3 has been used as a D/A converter for converting an 8-bit digital signal into an analog signal.
即ち、上記D/A変換器301は、BO〜B7の8ビツ
トのデジタル信号を入力し、内部でD/A変換処理を実
行した後、上記デジタル信号に対応するアナログ信号を
出力するものである。That is, the D/A converter 301 inputs an 8-bit digital signal from BO to B7, internally performs D/A conversion processing, and then outputs an analog signal corresponding to the digital signal. .
上記の如く、従来のD/Aコンバータは入力するデジタ
ル信号のビット数に対応したD/A変換器(例えば、8
ビツトのデジタル信号をアナログ信号に変換するために
、8ビツトのD/A変換器301)を使用していた。As mentioned above, the conventional D/A converter is a D/A converter corresponding to the number of bits of the input digital signal (for example, 8
An 8-bit D/A converter 301) was used to convert the bit digital signal to an analog signal.
しかしながら、従来にあっては、上記の如く、入力する
デジタル信号のビット数に対応したD/A変換器(例え
ば、8ビツトのデジタル信号をアナログ信号に変換する
ために、8ビツトのD/A変換器)を使用していたため
、装置自体の高コスト化を招来するという問題点があっ
た。However, conventionally, as mentioned above, a D/A converter corresponding to the bit number of the input digital signal (for example, in order to convert an 8-bit digital signal to an analog signal, an 8-bit D/A converter is used) converter), the problem was that the cost of the device itself increased.
本発明は上記に鑑みてなされたもので、装置の高コスト
化を招来せずに、高分解能のD/A変換処理を実行する
ことを目的とする。The present invention has been made in view of the above, and an object of the present invention is to perform high-resolution D/A conversion processing without increasing the cost of the device.
本発明は上記目的を達成するために、入力されたデジタ
ル信号を分割して、各々ランチする複数のラッチ手段と
、該ラッチ手段にラッチされているデジタル信号を入力
してアナログ信号に変換するD/A変換手段と、該D/
A変換手段に入力する前記ラッチ手段における複数のデ
ジタル信号を各々差別化する差別化手段と、前記D/A
変換手段から出力されたD/A変換後のアナログ信号を
ラッチするアナログ信号ラッチ手段と、該アナログ信号
ラッチ手段から出力されたアナログ信号と、前記D/A
変換手段から出力されたアナログ信号を加算して出力す
る加電手段とを備えたD/Aコンバータを提供するもの
である。In order to achieve the above object, the present invention includes a plurality of latch means that divides and launches an input digital signal, and a digital signal that inputs the digital signal latched to the latch means and converts it into an analog signal. /A conversion means and the D/A conversion means;
differentiation means for differentiating each of the plurality of digital signals in the latch means input to the A conversion means; and the D/A
an analog signal latch means for latching the analog signal after D/A conversion outputted from the conversion means; an analog signal outputted from the analog signal latch means;
The present invention provides a D/A converter including a power adding means for adding and outputting analog signals output from the converting means.
前記差別化手段は、前記D/A変換手段に入力する前記
ラッチ手段における複数のデジタル信号を選択するセレ
クト信号に基づき前記D/A変換手段に対する基準電圧
を切り換える切換手段であることが望ましい。It is preferable that the differentiating means is a switching means that switches a reference voltage for the D/A converting means based on a select signal that selects a plurality of digital signals in the latch means input to the D/A converting means.
また、前記差別化手段は、前記り、/A変換手段に入力
する前記ラッチ手段における特定のデジタル信号を所定
倍率で除算する除算手段であることが望ましい。Further, it is preferable that the differentiation means is a division means that divides the specific digital signal in the latch means input to the /A conversion means by a predetermined magnification.
本発明によるD/Aコンバータは、入力されたデジタル
信号を上位と下位に分割し、該分割されたデジタル信号
を各々ラッチ回路にラッチさせる。The D/A converter according to the present invention divides an input digital signal into upper and lower parts, and causes each of the divided digital signals to be latched by a latch circuit.
その後、ラッチ回路に対するセレクト信号の入力により
該ラッチ回路に入力されていた上位デジタル信号を比較
的分解能の低い安価なり/A変換器に入力し、D/A変
換処理を実行した後、変換後のアナログ信号を出力する
。該出力されたアナログ信号は更にアナログ信号ラッチ
回路に入力され、ラッチされる。After that, by inputting a select signal to the latch circuit, the upper digital signal inputted to the latch circuit is inputted to an inexpensive A/A converter with relatively low resolution, and after performing D/A conversion processing, the converted Outputs an analog signal. The output analog signal is further input to an analog signal latch circuit and latched.
次に、他のセレクト信号の入力により他のラッチ回路に
入力されていた下位デジタル信号を上記D/A変換器に
入力し、D/A変換処理を実行した後、変換後のアナロ
グ信号を出力する。Next, the lower digital signal that has been input to another latch circuit by inputting another select signal is input to the D/A converter, and after performing D/A conversion processing, the converted analog signal is output. do.
アナログ信号ラッチ回路にラッチされた上位デジタル信
号に対応するアナログ出力と、D/A変換器から直接出
力された下位デジタル信号に対応するアナログ出力は差
別化された後、加算器に入力され、両アナログ値は加算
されて出力される。The analog output corresponding to the upper digital signal latched in the analog signal latch circuit and the analog output corresponding to the lower digital signal output directly from the D/A converter are differentiated and then input to an adder, and both are input to the adder. Analog values are added and output.
以下、本発明の一実施例について図面を用いて詳細に説
明する。Hereinafter, one embodiment of the present invention will be described in detail using the drawings.
第1図は本発明によるD/Aコンバータの第1の実施例
を示す説明図であり、外部から入力された8ビツトのデ
ジタル信号(BO−87)の内、上位の4ビットデジタ
ル信号(84〜B?)をラッチする4ビツトラッチ回路
101と、下位の4ビットデジタル信号(BO−83)
をラッチする4ビツトラッチ回路102と、入力される
4ビツトのデジタル信号を複数の基準電圧に基づいてD
/A変換処理を実行する4ピツ)D/A変換器103と
、上記4ビツトラツチ回1I1101或いは4ビツトラ
ンチ回路102の動作を選択するセレクト信号の入力に
より上記4ピツ)D/A変換器103の基準電圧値を切
り換えるアナログスイッチ104(デジタル信号に応し
て基準電圧を切り換えて加算処理を実行する)と、上記
4ビツトD/A変換器103によりD/A変換処理され
た上位の4ビットデジタル信号(B4〜B7)に対応す
るアナログ信号をラッチする上位V0υ丁ラッチ回路1
05と、該上位V。LI7ラツチ回路105からの上位
の4ビットデジタル信号(B4〜B7)に対応するアナ
ログ信号と、4ビツトD/A変換器103から出力され
た下位の4ビットデジタル信号(BO〜B3)に対応す
るアナログ信号を入力して両者のアナログ値を加算する
加算器106と、上記4ビットD/A変換機103によ
りD/A変換処理された下位の4ビットアナログ信号の
前記加算器106に対する入力を切り換えるアナログス
イッチ107(上位■。U7ラツチ回路105からの上
位の4ビットアナログ信号と、前記アナログスイッチ1
07により切り換えられる下位の4ビットアナログ信号
は、各々セレクト信号により選択される)とから構成さ
れている。FIG. 1 is an explanatory diagram showing a first embodiment of the D/A converter according to the present invention, in which the upper 4-bit digital signal (BO-87) of the 8-bit digital signal (BO-87) input from the outside is ~B?) 4-bit latch circuit 101 that latches the lower 4-bit digital signal (BO-83)
A 4-bit latch circuit 102 latches the input 4-bit digital signal based on a plurality of reference voltages.
By inputting a select signal that selects the operation of the 4-bit D/A converter 103 that executes /A conversion processing and the 4-bit latch circuit 1101 or the 4-bit launch circuit 102, the standard of the 4-bit D/A converter 103 is determined. An analog switch 104 that switches the voltage value (switches the reference voltage according to the digital signal and performs addition processing) and an upper 4-bit digital signal that has been D/A converted by the 4-bit D/A converter 103. Upper V0υ latch circuit 1 that latches analog signals corresponding to (B4 to B7)
05 and the top V. An analog signal corresponding to the upper 4-bit digital signal (B4 to B7) from the LI7 latch circuit 105 and a lower 4-bit digital signal (BO to B3) output from the 4-bit D/A converter 103. An adder 106 inputs an analog signal and adds the analog values of both, and an input to the adder 106 of the lower 4-bit analog signal D/A converted by the 4-bit D/A converter 103 is switched. Analog switch 107 (upper ■).The upper 4-bit analog signal from the U7 latch circuit 105 and the analog switch 1
The lower 4-bit analog signals switched by 07 are each selected by a select signal.
以上の構成において、その動作を説明する。The operation of the above configuration will be explained.
入力された8ビツトのデジタル信号のうち、上位のデジ
タル信号(B4〜BT)は4ビツトラッチ回路101に
、下位のデジタル信号(BO〜B3)は4ビツトラッチ
回路102に各々ラッチされている。Of the input 8-bit digital signals, the upper digital signals (B4 to BT) are latched by a 4-bit latch circuit 101, and the lower digital signals (BO to B3) are latched by a 4-bit latch circuit 102.
上位セレクト信号の入力により上記4ビツトラッチ回路
101のゲートが選択され、また同様に上位セレクト信
号により4ビツトD/A変換器103における基準電圧
VRには、アナログスイッチ104にてV2.、が選択
されて、4ビツトD/A変換器103は基準電圧Va
=Lsrの状態で上記4ビツトラッチ回路101のゲー
トから出力された上位のデジタル信号(84〜B7)に
対してD/A変換処理を実行する。The gate of the 4-bit latch circuit 101 is selected by inputting the upper select signal, and similarly, the reference voltage VR in the 4-bit D/A converter 103 is set to V2. , is selected, and the 4-bit D/A converter 103 receives the reference voltage Va.
=Lsr, D/A conversion processing is performed on the upper digital signals (84 to B7) output from the gate of the 4-bit latch circuit 101.
4ピッI−D/A変換器103によるD/A変換処理後
のアナログ信号は、上記上位v outラッチ回路10
5に入力されてラッチされる。The analog signal after D/A conversion processing by the 4-pin I-D/A converter 103 is sent to the upper v out latch circuit 10.
5 and is latched.
次に、下位セレクト信号の入力により上記4ビツトラッ
チ回路102のゲートが選択され、また同様に下位セレ
クト信号により4ビツトD/A変換器103における基
準電圧Vえには、アナログスイッチ104にて1/16
V、、fが選択されて、4ビツトD/A変換器103は
基準電圧Vえ=1/16V、、rの状態で上記4ビツト
ラッチ回路102のゲートから出力された下位のデジタ
ル信号(BO〜B3)に対してD/A変換処理を実行す
る。Next, the gate of the 4-bit latch circuit 102 is selected by inputting the lower select signal, and similarly, the reference voltage V in the 4-bit D/A converter 103 is changed to 1/2 by the analog switch 104. 16
V,, f are selected, and the 4-bit D/A converter 103 outputs the lower digital signal (BO to B3) is subjected to D/A conversion processing.
上位或いは下位セレクト信号の入力に基づき、4ビツト
D/A変換器103によるD/A変換処理後の下位のア
ナログ信号は、アナログスイッチ107を介して加算器
106に入力される。また上記上位V。LI?ランチ回
路105にラッチされている上位のアナログ信号も同時
に上記加算器106に入力され、該加算器106におい
てアナログ値が加算されて、加算器106から8ビツト
相当のアナログ出力が得られる。Based on the input of the upper or lower select signal, the lower analog signal after D/A conversion processing by the 4-bit D/A converter 103 is input to the adder 106 via the analog switch 107. Also, the top V above. LI? The upper analog signal latched in the launch circuit 105 is also input to the adder 106 at the same time, and the adder 106 adds the analog values to obtain an analog output equivalent to 8 bits from the adder 106.
第2図は本発明によるD/Aコンバータの第2の実施例
を示す説明図であり、第1図において説明した部分と同
一部分は、その説明を省略する。FIG. 2 is an explanatory diagram showing a second embodiment of the D/A converter according to the present invention, and the explanation of the same parts as those explained in FIG. 1 will be omitted.
第1図に示した第1の実施例と異なる部分は、4ピツ)
D/A変換器103に対して供給する基準電圧を切り換
えるアナログスイッチ104がなく(第2の実施例にお
いては、基準電圧V。、のみが供給される)、その代わ
り、4ビツトD/A変換器103から出力される下位の
アナログ信号を1/16倍する除算器201が加算器1
06の前に接続されている。The difference from the first embodiment shown in Fig. 1 is 4 pins)
There is no analog switch 104 for switching the reference voltage supplied to the D/A converter 103 (in the second embodiment, only the reference voltage V. is supplied), and instead, 4-bit D/A conversion is provided. A divider 201 that multiplies the lower analog signal output from the converter 103 by 1/16 is an adder 1.
Connected before 06.
以上の構成において、上位或いは下位セレクト信号の入
力に基づき、4ピツ)D/A変換器103によるD/A
変換処理後の下位のアナログ信号は、アナログスイッチ
107を介して除算器201に入力される。該除算器2
01において入力された下位のアナログ信号は1/16
倍に除算処理されて加算器106に入力される。また上
記上位Vouy−7”/子回路105にラッチされてい
る上位のアナログ信号も同時に上記加算器106に入力
され、該加算器106においてアナログ値が加算されて
、加算器106から8ピント相当のアナログ出力が得ら
れる。In the above configuration, based on the input of the upper or lower select signal, the D/A converter 103
The lower analog signal after the conversion process is input to the divider 201 via the analog switch 107. The divider 2
The lower analog signal input at 01 is 1/16
The resultant signal is divided by a factor of 2 and input to the adder 106 . In addition, the upper analog signal latched in the upper Vouy-7"/child circuit 105 is simultaneously input to the adder 106, and the analog value is added in the adder 106. Analog output can be obtained.
上記実施例では、4ビツトのD/A変換器により入力さ
れた8ビツトのデジタル信号をアナログ信号に変換する
例を示したが、これに限らずラッチ回路の数、D/A変
換器のビット数、加算器の数を選択的に設定することに
より、各種の組合せが実現でき、より分解能の低い安価
なり/A変換器により、更に高分解能のD/A変換処理
を実現することが可能となる。In the above embodiment, an example was shown in which an 8-bit digital signal inputted by a 4-bit D/A converter is converted into an analog signal, but the number of latch circuits and the bits of the D/A converter are not limited to this. By selectively setting the number of adders and the number of adders, various combinations can be realized, and it is possible to realize even higher resolution D/A conversion processing by using an inexpensive A/A converter with lower resolution. Become.
以上説明したように本発明のD/Aコンバータによれば
、入力されたデジタル信号を分割して、各々ラッチする
複数のラッチ手段と、該ラッチ手段にラッチされている
デジタル信号を入力してアナログ信号に変換するD/A
変換手段と、該D/A変換手段に入力する前記ラッチ手
段における複数のデジタル信号を各々差別化する差別化
手段と、前記D/A変換手段から出力されたD/A変換
後のアナログ信号をラッチするアナログ信号ラッチ手段
と、該アナログ信号ラッチ手段から出力されたアナログ
信号と、前記D/A変換手段から出力されたアナログ信
号を加算しt出力する・加算子□段とを備えたため、装
置の高コスト化を招来せずに、高分解能のD/A変換処
理を実行することができる。As explained above, the D/A converter of the present invention includes a plurality of latch means for dividing and latching an input digital signal, and a plurality of latch means for dividing and latching the input digital signal, and for inputting the digital signal latched into the latch means and converting it into an analog signal. D/A to convert into signal
a converting means, a differentiating means for differentiating each of the plurality of digital signals in the latch means input to the D/A converting means, and an analog signal after D/A conversion output from the D/A converting means; The apparatus is equipped with an analog signal latch means for latching, and an adder □ stage for adding the analog signal output from the analog signal latch means and the analog signal output from the D/A conversion means and outputting the result. High-resolution D/A conversion processing can be performed without increasing costs.
第1図は本発明によるD/Aコンバータの第1の実施例
を示すブロック図、第2図は本発明によるD/Aコンバ
ータの第2の実施例を示すプロ・ンク図、第3図は従来
のD/Aコンバータの構成を示す説明図である。
符号の説明
101.102−・4ビツトラッチ回路103−4ビツ
トD/A変換器
104.107−・−アナログスイッチ105−・上位
■。utクラッチ路
106−・−加算器 201−除算器FIG. 1 is a block diagram showing a first embodiment of a D/A converter according to the present invention, FIG. 2 is a block diagram showing a second embodiment of a D/A converter according to the present invention, and FIG. FIG. 2 is an explanatory diagram showing the configuration of a conventional D/A converter. Explanation of symbols 101, 102--4-bit latch circuit 103-4-bit D/A converter 104, 107--analog switch 105--Upper ■. ut clutch path 106--adder 201-divider
Claims (3)
する複数のラッチ手段と、 前記ラッチ手段にラッチされているデジタル信号を入力
してアナログ信号に変換するD/A変換手段と、 前記D/A変換手段に入力する前記ラッチ手段における
複数のデジタル信号を各々差別化する差別化手段と、 前記D/A変換手段から出力されたD/A変換後のアナ
ログ信号をラッチするアナログ信号ラッチ手段と、 前記アナログ信号ラッチ手段から出力されたアナログ信
号と、前記D/A変換手段から出力されたアナログ信号
を加算して出力する加算手段とを備えたことを特徴とす
るD/Aコンバータ。(1) a plurality of latch means that divides and latches an input digital signal; a D/A conversion means that inputs the digital signal latched by the latch means and converts it into an analog signal; /A differentiation means for differentiating each of the plurality of digital signals in the latch means input to the A conversion means; and an analog signal latch means for latching the D/A converted analog signal output from the D/A conversion means. A D/A converter comprising: an addition means for adding and outputting an analog signal output from the analog signal latch means and an analog signal output from the D/A conversion means.
ラッチ手段における複数のデジタル信号を選択するセレ
クト信号に基づき前記D/A変換手段に対する基準電圧
を切り換える切換手段であることを特徴とするD/Aコ
ンバータ。(2) In claim 1, the differentiating means switches the reference voltage for the D/A converting means based on a select signal that selects a plurality of digital signals in the latch means input to the D/A converting means. A D/A converter characterized by being a switching means.
ラッチ手段における特定のデジタル信号を所定倍率で除
算する除算手段であることを特徴とするD/Aコンバー
タ。(3) In the above-mentioned claim 1, the D/A device is characterized in that the differentiating means is a dividing means for dividing a specific digital signal in the latch means input to the D/A converting means by a predetermined magnification. converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17915890A JPH0468820A (en) | 1990-07-05 | 1990-07-05 | D/a converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17915890A JPH0468820A (en) | 1990-07-05 | 1990-07-05 | D/a converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0468820A true JPH0468820A (en) | 1992-03-04 |
Family
ID=16060960
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17915890A Pending JPH0468820A (en) | 1990-07-05 | 1990-07-05 | D/a converter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0468820A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202596A (en) * | 1993-01-07 | 1994-07-22 | Nec Corp | Liquid crystal driving circuit |
| JP2007041537A (en) * | 2005-08-04 | 2007-02-15 | Korea Advanced Inst Of Science & Technol | Digital analog circuit using time division sampling for driving flat panel display, method for realizing the same, and data driving circuit using the same |
-
1990
- 1990-07-05 JP JP17915890A patent/JPH0468820A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06202596A (en) * | 1993-01-07 | 1994-07-22 | Nec Corp | Liquid crystal driving circuit |
| JP2007041537A (en) * | 2005-08-04 | 2007-02-15 | Korea Advanced Inst Of Science & Technol | Digital analog circuit using time division sampling for driving flat panel display, method for realizing the same, and data driving circuit using the same |
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