JPH0520284A - パラレルプロセツサシステム - Google Patents
パラレルプロセツサシステムInfo
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- JPH0520284A JPH0520284A JP3175419A JP17541991A JPH0520284A JP H0520284 A JPH0520284 A JP H0520284A JP 3175419 A JP3175419 A JP 3175419A JP 17541991 A JP17541991 A JP 17541991A JP H0520284 A JPH0520284 A JP H0520284A
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- G06F15/173—Interprocessor communication using an interconnection network, e.g. matrix, shuffle, pyramid, star, snowflake
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
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Abstract
(57)【要約】
【目的】 並列計算機の各処理装置に於けるデータ転送
の終了を監視することによるプロセッサの負荷を軽減
し、データ送受信処理とその同期処理とを一体化した高
速のパラレルプロセッサシステムを提供する。 【構成】 プロセッサ４とネットワーク１とのデータ転
送を行うルータ５よりなる複数の処理装置２ａ，２ｂ…
を結合したパラレルプロセッサシステムに於いて、各処
理装置２ａ，２ｂ…に、プロセッサ４から出力され転送
データのルータ５への送出の終了を示す信号を保持する
ラッチ７の出力と、ルータ５内のデータバッファ８の空
フラグとの論理積を出力するゲート１０を設け、各処理
装置２ａ，２ｂ…のゲート出力の論理積によってデータ
転送の完了を検知する。
の終了を監視することによるプロセッサの負荷を軽減
し、データ送受信処理とその同期処理とを一体化した高
速のパラレルプロセッサシステムを提供する。 【構成】 プロセッサ４とネットワーク１とのデータ転
送を行うルータ５よりなる複数の処理装置２ａ，２ｂ…
を結合したパラレルプロセッサシステムに於いて、各処
理装置２ａ，２ｂ…に、プロセッサ４から出力され転送
データのルータ５への送出の終了を示す信号を保持する
ラッチ７の出力と、ルータ５内のデータバッファ８の空
フラグとの論理積を出力するゲート１０を設け、各処理
装置２ａ，２ｂ…のゲート出力の論理積によってデータ
転送の完了を検知する。
Description
【０００１】
【産業上の利用分野】本発明はパラレルプロセッサシス
テムに関し、特にプロセッサ、記憶装置等の間のデータ
転送に伴う転送終了判定と同期とを高速に行なうパラレ
ルプロセッサシステムに関する。
テムに関し、特にプロセッサ、記憶装置等の間のデータ
転送に伴う転送終了判定と同期とを高速に行なうパラレ
ルプロセッサシステムに関する。
【０００２】
【従来の技術】近年、大規模の計算を複数の比較的小規
模のプロセッサに実行させることによって、単一の高速
なプロセッサよりも高速で計算を実行させる試みがなさ
れている。このような計算機は一般に並列計算機（パラ
レルプロセッサシステム）と呼ばれる。一般に並列計算
機で問題を解く場合、複数のプロセッサ間でデータを交
換することや同期をとることが必要であり、これらを高
速に行なうことが高性能の並列計算機を得るうえで重要
である。
模のプロセッサに実行させることによって、単一の高速
なプロセッサよりも高速で計算を実行させる試みがなさ
れている。このような計算機は一般に並列計算機（パラ
レルプロセッサシステム）と呼ばれる。一般に並列計算
機で問題を解く場合、複数のプロセッサ間でデータを交
換することや同期をとることが必要であり、これらを高
速に行なうことが高性能の並列計算機を得るうえで重要
である。
【０００３】一般に、並列計算機に於いては、各プロセ
ッサでの演算の実行フェーズと各プロセッサ間でのデー
タ転送フェーズが交互に現れる。これらの様子はたとえ
ば米国電気学会（ＩＥＥＥ）のＭＩＣＲＯマガジン、第
１０巻、第２号（１９９０年４月）の３０ページ以降に
示されている。図６に示す方法を用いて偏微分方程式５
０を計算機を用いて解く場合、処理５１が収束するまで
計算が反復される。処理５１は、計算機を構成する各プ
ロセッサが独立して行なう演算処理５２と、各プロセッ
サ間でのデータ転送処理５３との交互の繰り返しによっ
て構成されている。処理５３は各プロセッサでは処理５
４に示すような手順で実行される。即ち、定められた個
数のデータをプロセッサ間のネットワークに送出し、同
数のデータを受信する。このとき、各プロセッサがあら
かじめ定められたデータを正確に受信したかどうかを確
認するために同期がとられる。この同期が正しくない場
合には、このデータ転送処理を再実行する。この同期処
理の様子を図７を用いて説明する。
ッサでの演算の実行フェーズと各プロセッサ間でのデー
タ転送フェーズが交互に現れる。これらの様子はたとえ
ば米国電気学会（ＩＥＥＥ）のＭＩＣＲＯマガジン、第
１０巻、第２号（１９９０年４月）の３０ページ以降に
示されている。図６に示す方法を用いて偏微分方程式５
０を計算機を用いて解く場合、処理５１が収束するまで
計算が反復される。処理５１は、計算機を構成する各プ
ロセッサが独立して行なう演算処理５２と、各プロセッ
サ間でのデータ転送処理５３との交互の繰り返しによっ
て構成されている。処理５３は各プロセッサでは処理５
４に示すような手順で実行される。即ち、定められた個
数のデータをプロセッサ間のネットワークに送出し、同
数のデータを受信する。このとき、各プロセッサがあら
かじめ定められたデータを正確に受信したかどうかを確
認するために同期がとられる。この同期が正しくない場
合には、このデータ転送処理を再実行する。この同期処
理の様子を図７を用いて説明する。
【０００４】図７は従来のパラレルプロセッサシステム
の概略構成を示しており、同図に於いて、２ａ〜２ｄは
パラレルプロセッサシステムを構成する処理装置であ
り、各処理装置２ａ〜２ｄはそれぞれプロセッサ４及び
ルータ５より構成される。各ルータ５はネットワーク１
１に接続されている。また各プロセッサの同期を行なう
ための同期装置１２が設けられており、各処理装置のプ
ロセッサ４と接続されている。
の概略構成を示しており、同図に於いて、２ａ〜２ｄは
パラレルプロセッサシステムを構成する処理装置であ
り、各処理装置２ａ〜２ｄはそれぞれプロセッサ４及び
ルータ５より構成される。各ルータ５はネットワーク１
１に接続されている。また各プロセッサの同期を行なう
ための同期装置１２が設けられており、各処理装置のプ
ロセッサ４と接続されている。
【０００５】図７のシステムに於いて図６の処理５３も
しくは処理５４の同期処理は次のように行なわれる。デ
ータ転送処理が開始されると各処理装置２ａ〜２ｄに於
いてプロセッサ４からルータ５に対して予め定められた
個数のデータの送信と受信が指令される。ルータ５は受
信データを計数し、定められた数のデータを受信すると
ルータ５内の受信終了フラグを立てる。プロセッサ４は
断続的にこのフラグを監視し、受信終了を確認すると同
期装置１２へ同期要求信号を送出する。同期装置１２は
各装置２ａ〜２ｄからの同期要求信号を監視して全装置
からの同期要求が揃った時点で各装置に同期信号を返信
する。この信号によって各処理装置２ａ〜２ｄは一斉に
次の処理に制御を移す。
しくは処理５４の同期処理は次のように行なわれる。デ
ータ転送処理が開始されると各処理装置２ａ〜２ｄに於
いてプロセッサ４からルータ５に対して予め定められた
個数のデータの送信と受信が指令される。ルータ５は受
信データを計数し、定められた数のデータを受信すると
ルータ５内の受信終了フラグを立てる。プロセッサ４は
断続的にこのフラグを監視し、受信終了を確認すると同
期装置１２へ同期要求信号を送出する。同期装置１２は
各装置２ａ〜２ｄからの同期要求信号を監視して全装置
からの同期要求が揃った時点で各装置に同期信号を返信
する。この信号によって各処理装置２ａ〜２ｄは一斉に
次の処理に制御を移す。
【０００６】
【発明が解決しようとする課題】しかしながら、上記の
システムに於いて、プロセッサ４は自らのデータを送出
した後、ルータ５の受信終了を断続的に監視する必要が
あり、この監視ためにプロセッサの演算制御能力の一部
を使用する必要がある。そのため、プロセッサ４への負
荷が大きくなり、プロセッサの演算処理速度が低下して
しまう。また、ルータ５は受信処理の完了を確認するた
めに受信データの数を計数する必要があるため、ルータ
のハードウエア構成が複雑になる。また、各ルータ５が
受信すべきデータの数が実行時の状態によって決まるよ
うな処理に於いては、ルータ５はプロセッサ４の詳細な
制御下で一定数のデータ（レコード）の受信を複数回行
なう必要がある。さらに、全処理装置での処理完了を検
知し、この結果を各処理装置２ａ〜２ｄへ返送する同期
装置１２を設ける必要がある。
システムに於いて、プロセッサ４は自らのデータを送出
した後、ルータ５の受信終了を断続的に監視する必要が
あり、この監視ためにプロセッサの演算制御能力の一部
を使用する必要がある。そのため、プロセッサ４への負
荷が大きくなり、プロセッサの演算処理速度が低下して
しまう。また、ルータ５は受信処理の完了を確認するた
めに受信データの数を計数する必要があるため、ルータ
のハードウエア構成が複雑になる。また、各ルータ５が
受信すべきデータの数が実行時の状態によって決まるよ
うな処理に於いては、ルータ５はプロセッサ４の詳細な
制御下で一定数のデータ（レコード）の受信を複数回行
なう必要がある。さらに、全処理装置での処理完了を検
知し、この結果を各処理装置２ａ〜２ｄへ返送する同期
装置１２を設ける必要がある。
【０００７】本発明は上記の問題点を解決するものであ
り、本発明の目的は、各処理装置に於けるプロセッサの
データ転送を監視することによる負荷を軽減し、データ
送受信処理とその同期処理とを一体化した簡易な構成を
有する高速のパラレルプロセッサシステムを提供するこ
とである。
り、本発明の目的は、各処理装置に於けるプロセッサの
データ転送を監視することによる負荷を軽減し、データ
送受信処理とその同期処理とを一体化した簡易な構成を
有する高速のパラレルプロセッサシステムを提供するこ
とである。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
め、請求項１の発明は、プロセッサがルータのデータバ
ッファに転送データの送出を終了したことを示す信号を
ラッチから出力し、また、ルータのデータバッファ内の
データがなくなったことを示す空フラグから空フラグ信
号を出力し、この空フラグ信号とラッチから出力との論
理積を出力する論理積出力手段からの出力の論理積によ
って、全ての処理装置が転送データの転送を完了したこ
とを検知するものである。
め、請求項１の発明は、プロセッサがルータのデータバ
ッファに転送データの送出を終了したことを示す信号を
ラッチから出力し、また、ルータのデータバッファ内の
データがなくなったことを示す空フラグから空フラグ信
号を出力し、この空フラグ信号とラッチから出力との論
理積を出力する論理積出力手段からの出力の論理積によ
って、全ての処理装置が転送データの転送を完了したこ
とを検知するものである。
【０００９】具体的に請求項１の発明が講じた解決手段
は、複数の処理装置と、該複数の処理装置間を結合する
ネットワークとを備えたパラレルプロセッサシステムを
対象とし、前記処理装置のそれぞれは、プロセッサと、
該プロセッサに於いて生成された転送データを前記ネッ
トワークに送信し或いは他の処理装置からの転送データ
を受信するルータと、前記プロセッサから出力され転送
データの前記ルータへの送出の終了を示す信号を保持す
るラッチと、前記ルータ内の転送データを保持するデー
タバッファにデータがないことを示す空フラグ信号と前
記ラッチからの転送データ送出の終了を示す信号との論
理積を出力する論理積出力手段とを有し、前記論理積出
力手段のそれぞれの出力の論理積によって全ての処理装
置に於ける転送データの転送が完了したことを検知する
ように構成するものである。
は、複数の処理装置と、該複数の処理装置間を結合する
ネットワークとを備えたパラレルプロセッサシステムを
対象とし、前記処理装置のそれぞれは、プロセッサと、
該プロセッサに於いて生成された転送データを前記ネッ
トワークに送信し或いは他の処理装置からの転送データ
を受信するルータと、前記プロセッサから出力され転送
データの前記ルータへの送出の終了を示す信号を保持す
るラッチと、前記ルータ内の転送データを保持するデー
タバッファにデータがないことを示す空フラグ信号と前
記ラッチからの転送データ送出の終了を示す信号との論
理積を出力する論理積出力手段とを有し、前記論理積出
力手段のそれぞれの出力の論理積によって全ての処理装
置に於ける転送データの転送が完了したことを検知する
ように構成するものである。
【００１０】また、請求項２の発明は、転送データを送
出する複数の第１の装置群の各装置を接続した第１のデ
ータバス群の各データバスと、転送データを受信する第
２の装置群の各装置を接続した第２のデータバス群の各
データバスとを互いに格子状に交差するように配置する
と共に、第１のデータバス群の各データバスと第２のデ
ータバス群の各データバスとの各交差部分にデータバッ
ファ装置を設け、このデータバッファ装置内に於いて、
第１の装置群の各装置からの転送データの転送の終了を
示す信号と、転送データを保持するデータ記憶装置に転
送データがなくなったことを示す空フラグの出力との論
理積を求め、この論理積の出力の論理積によって第２の
装置群の各装置は転送データの転送が完了したことを検
知するものである。
出する複数の第１の装置群の各装置を接続した第１のデ
ータバス群の各データバスと、転送データを受信する第
２の装置群の各装置を接続した第２のデータバス群の各
データバスとを互いに格子状に交差するように配置する
と共に、第１のデータバス群の各データバスと第２のデ
ータバス群の各データバスとの各交差部分にデータバッ
ファ装置を設け、このデータバッファ装置内に於いて、
第１の装置群の各装置からの転送データの転送の終了を
示す信号と、転送データを保持するデータ記憶装置に転
送データがなくなったことを示す空フラグの出力との論
理積を求め、この論理積の出力の論理積によって第２の
装置群の各装置は転送データの転送が完了したことを検
知するものである。
【００１１】具体的に請求項２の発明が講じた解決手段
は、それぞれが複数のデータバスよりなる２つのデータ
バス群であって、一のデータバス群の各データバスが他
のデータバス群のデータバスと格子状に交差するように
配置された第１及び第２のデータバス群と、前記第１の
データバス群の各データバスにそれぞれに接続された複
数の装置よりなる第１の装置群と、前記第２のデータバ
ス群の各データバスにそれぞれに接続された複数の装置
よりなる第２の装置群と、前記第１のデータバス群の各
データバスと前記第２のデータバス群の各データバスと
の各交点に配置され前記第１及び前記第２のデータバス
群のそれぞれのデータバスに接続されたデータバッファ
装置と、前記第１の装置群の各装置から出力され当該装
置に接続されたデータバッファ装置に供給される転送デ
ータの送出の終了を示す信号を伝達する送出終了信号線
と、前記データバッファ装置のそれぞれに設けられ前記
第１及び第２のデータバス群の各データバスに各々接続
されたデータ記憶装置と、前記データバッファ装置のそ
れぞれに設けられ前記データ記憶装置に転送データがな
いことを示す空フラグ信号と前記送出終了信号線からの
転送データ送出の終了を示す信号との論理積を出力する
論理積出力手段とを備え、前記第２のデータバス群の各
データバスに接続されている前記データバッファ装置の
前記論理積出力手段のそれぞれの出力の論理積によって
前記第２の装置群の各装置への転送データの転送が完了
したことを検知するように構成するものである。
は、それぞれが複数のデータバスよりなる２つのデータ
バス群であって、一のデータバス群の各データバスが他
のデータバス群のデータバスと格子状に交差するように
配置された第１及び第２のデータバス群と、前記第１の
データバス群の各データバスにそれぞれに接続された複
数の装置よりなる第１の装置群と、前記第２のデータバ
ス群の各データバスにそれぞれに接続された複数の装置
よりなる第２の装置群と、前記第１のデータバス群の各
データバスと前記第２のデータバス群の各データバスと
の各交点に配置され前記第１及び前記第２のデータバス
群のそれぞれのデータバスに接続されたデータバッファ
装置と、前記第１の装置群の各装置から出力され当該装
置に接続されたデータバッファ装置に供給される転送デ
ータの送出の終了を示す信号を伝達する送出終了信号線
と、前記データバッファ装置のそれぞれに設けられ前記
第１及び第２のデータバス群の各データバスに各々接続
されたデータ記憶装置と、前記データバッファ装置のそ
れぞれに設けられ前記データ記憶装置に転送データがな
いことを示す空フラグ信号と前記送出終了信号線からの
転送データ送出の終了を示す信号との論理積を出力する
論理積出力手段とを備え、前記第２のデータバス群の各
データバスに接続されている前記データバッファ装置の
前記論理積出力手段のそれぞれの出力の論理積によって
前記第２の装置群の各装置への転送データの転送が完了
したことを検知するように構成するものである。
【００１２】更に、請求項３の発明は、転送データを送
出する複数の第１の装置群の各装置を接続した第１のデ
ータバス群の各データバスと、転送データを受信する第
２の装置群の各装置を接続した第２のデータバス群の各
データバスとを互いに格子状に交差するように配置する
と共に、第１のデータバス群の各データバスと第２のデ
ータバス群の各データバスとの各交差部分にデータバッ
ファ装置を設け、このデータバッファ装置内に於いて、
第１の装置群の各装置によって設定されるデータに基づ
いて終了指示レジスタの転送データの転送終了を示す出
力と、転送データを保持するデータ記憶装置に転送デー
タがなくなったことを示す空フラグの出力との論理積を
求め、この論理積の出力の論理積によって第２の装置群
の各措置は転送データの転送が完了したことを検知する
ものである。
出する複数の第１の装置群の各装置を接続した第１のデ
ータバス群の各データバスと、転送データを受信する第
２の装置群の各装置を接続した第２のデータバス群の各
データバスとを互いに格子状に交差するように配置する
と共に、第１のデータバス群の各データバスと第２のデ
ータバス群の各データバスとの各交差部分にデータバッ
ファ装置を設け、このデータバッファ装置内に於いて、
第１の装置群の各装置によって設定されるデータに基づ
いて終了指示レジスタの転送データの転送終了を示す出
力と、転送データを保持するデータ記憶装置に転送デー
タがなくなったことを示す空フラグの出力との論理積を
求め、この論理積の出力の論理積によって第２の装置群
の各措置は転送データの転送が完了したことを検知する
ものである。
【００１３】具体的に請求項３の発明が講じた解決手段
は、それぞれが複数のデータバスよりなる２つのデータ
バス群であって、一のデータバス群の各データバスが他
のデータバス群のデータバスと格子状に交差するように
配置された第１及び第２のデータバス群と、前記第１の
データバス群の各データバスにそれぞれに接続された複
数の装置よりなる第１の装置群と、前記第２のデータバ
ス群の各データバスにそれぞれに接続された複数の装置
よりなる第２の装置群と、前記第１のデータバス群の各
データバスと前記第２のデータバス群の各データバスと
の各交点に配置され前記第１及び前記第２のデータバス
群のそれぞれのデータバスに接続されたデータバッファ
装置と、前記データバッファ装置のそれぞれに設けられ
前記第１の装置群の各装置によって設定されるデータに
基づいて転送データ送出の終了を示す信号を出力する終
了指示レジスタと、前記データバッファ装置のそれぞれ
に設けられ前記第１及び第２のデータバス群の各データ
バスに各々接続されたデータ記憶装置と、前記データバ
ッファ装置のそれぞれに設けられ前記データ記憶装置に
転送データがないことを示す空フラグ信号と前記終了指
示レジスタからの転送データ送出の終了を示す信号との
論理積を出力する論理積出力手段とを備え、前記第２の
データバス群の各データバスに接続されている前記デー
タバッファ装置の前記論理積出力手段のそれぞれの出力
の論理積によって前記第２の装置群の各装置への転送デ
ータの転送が完了したことを検知するように構成するも
のである。
は、それぞれが複数のデータバスよりなる２つのデータ
バス群であって、一のデータバス群の各データバスが他
のデータバス群のデータバスと格子状に交差するように
配置された第１及び第２のデータバス群と、前記第１の
データバス群の各データバスにそれぞれに接続された複
数の装置よりなる第１の装置群と、前記第２のデータバ
ス群の各データバスにそれぞれに接続された複数の装置
よりなる第２の装置群と、前記第１のデータバス群の各
データバスと前記第２のデータバス群の各データバスと
の各交点に配置され前記第１及び前記第２のデータバス
群のそれぞれのデータバスに接続されたデータバッファ
装置と、前記データバッファ装置のそれぞれに設けられ
前記第１の装置群の各装置によって設定されるデータに
基づいて転送データ送出の終了を示す信号を出力する終
了指示レジスタと、前記データバッファ装置のそれぞれ
に設けられ前記第１及び第２のデータバス群の各データ
バスに各々接続されたデータ記憶装置と、前記データバ
ッファ装置のそれぞれに設けられ前記データ記憶装置に
転送データがないことを示す空フラグ信号と前記終了指
示レジスタからの転送データ送出の終了を示す信号との
論理積を出力する論理積出力手段とを備え、前記第２の
データバス群の各データバスに接続されている前記デー
タバッファ装置の前記論理積出力手段のそれぞれの出力
の論理積によって前記第２の装置群の各装置への転送デ
ータの転送が完了したことを検知するように構成するも
のである。
【００１４】請求項４の発明は、上記請求項２又は３の
構成に於いて、第１の装置及び第２の装置が共にプロセ
ッサである構成とするものである。
構成に於いて、第１の装置及び第２の装置が共にプロセ
ッサである構成とするものである。
【００１５】また、請求項５の発明は、上記請求項２又
は３の構成に於いて、第１の装置群の各装置が記憶装置
であり、第２の装置群の各装置がプロセッサである構成
とするものである。
は３の構成に於いて、第１の装置群の各装置が記憶装置
であり、第２の装置群の各装置がプロセッサである構成
とするものである。
【００１６】
【作用】請求項１の発明の構成により、各処理装置のプ
ロセッサは転送データをルータへ送出した後、ラッチに
転送データの送出の終了を示す信号を設定する。ルータ
に送出された転送データはルータ内のデータバッファに
保持される。ルータは順次転送データの転送を行い、転
送すべきデータがなくなったときにデータバッファにデ
ータがないことを示すために空フラグにフラグを立て
る。ラッチの出力と空フラグの出力とは論理積の演算結
果を出力する論理積出力手段に入力され、各処理装置の
論理積出力手段にの出力の論理積が各処理装置のプロセ
ッサに入力される。これにより、各処理装置のプロセッ
サは、全ての処理装置に於ける転送データの転送が完了
したこと、即ち、転送処理が完了したことを検知し、転
送処理の終了に対する同期をとることができる。
ロセッサは転送データをルータへ送出した後、ラッチに
転送データの送出の終了を示す信号を設定する。ルータ
に送出された転送データはルータ内のデータバッファに
保持される。ルータは順次転送データの転送を行い、転
送すべきデータがなくなったときにデータバッファにデ
ータがないことを示すために空フラグにフラグを立て
る。ラッチの出力と空フラグの出力とは論理積の演算結
果を出力する論理積出力手段に入力され、各処理装置の
論理積出力手段にの出力の論理積が各処理装置のプロセ
ッサに入力される。これにより、各処理装置のプロセッ
サは、全ての処理装置に於ける転送データの転送が完了
したこと、即ち、転送処理が完了したことを検知し、転
送処理の終了に対する同期をとることができる。
【００１７】また、請求項２の発明の構成により、第１
の装置群の各装置から第１のデータバス群の各データバ
スに送出された転送データは、当該データバスと転送先
の第２の装置群の各装置に接続されている第２のデータ
バス群の各データバスとの交差部に位置するデータバッ
ファ装置のデータ記憶装置に格納され、第１の装置群の
各装置は転送データの送出が終了すると送出終了信号線
に送出が終了したことを示す信号を送出する。一方、各
データバッファ装置は、データ記憶装置に格納された転
送データを転送先の第２の装置群の装置に送出する。転
送データの送出が終了すると、データ記憶装置に転送デ
ータがないことを示す空フラグを立てる。空フラグが立
てられると空フラグ信号が論理積出力手段に入力され
る。論理積出力手段は上述の送出終了信号線の信号と空
フラグ信号との論理積の演算結果を出力する。即ち、論
理積出力手段は第１の装置群の装置の転送データの転送
が終了し、且つデータ記憶装置の転送データの転送が終
了したことを示す信号を出力する。第２の装置群の各装
置は当該装置に接続されているデータバッファ装置の全
ての論理積出力手段の出力の論理積によって、第１の装
置群の各装置のそれぞれからの転送データの転送が完了
したことを検知する。
の装置群の各装置から第１のデータバス群の各データバ
スに送出された転送データは、当該データバスと転送先
の第２の装置群の各装置に接続されている第２のデータ
バス群の各データバスとの交差部に位置するデータバッ
ファ装置のデータ記憶装置に格納され、第１の装置群の
各装置は転送データの送出が終了すると送出終了信号線
に送出が終了したことを示す信号を送出する。一方、各
データバッファ装置は、データ記憶装置に格納された転
送データを転送先の第２の装置群の装置に送出する。転
送データの送出が終了すると、データ記憶装置に転送デ
ータがないことを示す空フラグを立てる。空フラグが立
てられると空フラグ信号が論理積出力手段に入力され
る。論理積出力手段は上述の送出終了信号線の信号と空
フラグ信号との論理積の演算結果を出力する。即ち、論
理積出力手段は第１の装置群の装置の転送データの転送
が終了し、且つデータ記憶装置の転送データの転送が終
了したことを示す信号を出力する。第２の装置群の各装
置は当該装置に接続されているデータバッファ装置の全
ての論理積出力手段の出力の論理積によって、第１の装
置群の各装置のそれぞれからの転送データの転送が完了
したことを検知する。
【００１８】また、請求項３の発明の構成により、第１
の装置群の各装置から第１のデータバス群の各データバ
スに送出された転送データは、当該データバスと転送先
の第２の装置群の各装置に接続されている第２のデータ
バス群の各データバスとの交差部に位置するデータバッ
ファ装置のデータ記憶装置に格納され、第１の装置群の
各装置は転送データの転送が終了すると転送の終了を示
すデータを終了指示レジスタに設定する。転送の終了を
示すデータが終了指示レジスタに設定されると、終了指
示レジスタは論理積出力手段に転送の終了を示す信号を
出力する。一方、データバッファ装置は、データ記憶装
置に格納された転送データを転送先の第２の装置群の装
置に送出する。転送データの送出が終了すると、データ
記憶装置に転送データがないことを示す空フラグを立て
る。空フラグが立てられると空フラグ信号が論理積出力
手段に入力される。論理積出力手段は上述の終了指示レ
ジスタからの信号と空フラグ信号との論理積の演算結果
を出力する。即ち、論理積出力手段は第１の装置群の装
置の転送データの転送が終了し、且つデータ記憶装置の
転送データの転送が終了したことを示す信号を出力す
る。第２の装置群の各装置は当該装置に接続されている
データバッファ装置の全て論理積出力手段の出力の論理
積によって、第１の装置からの転送データの転送が完了
したことを検知する。
の装置群の各装置から第１のデータバス群の各データバ
スに送出された転送データは、当該データバスと転送先
の第２の装置群の各装置に接続されている第２のデータ
バス群の各データバスとの交差部に位置するデータバッ
ファ装置のデータ記憶装置に格納され、第１の装置群の
各装置は転送データの転送が終了すると転送の終了を示
すデータを終了指示レジスタに設定する。転送の終了を
示すデータが終了指示レジスタに設定されると、終了指
示レジスタは論理積出力手段に転送の終了を示す信号を
出力する。一方、データバッファ装置は、データ記憶装
置に格納された転送データを転送先の第２の装置群の装
置に送出する。転送データの送出が終了すると、データ
記憶装置に転送データがないことを示す空フラグを立て
る。空フラグが立てられると空フラグ信号が論理積出力
手段に入力される。論理積出力手段は上述の終了指示レ
ジスタからの信号と空フラグ信号との論理積の演算結果
を出力する。即ち、論理積出力手段は第１の装置群の装
置の転送データの転送が終了し、且つデータ記憶装置の
転送データの転送が終了したことを示す信号を出力す
る。第２の装置群の各装置は当該装置に接続されている
データバッファ装置の全て論理積出力手段の出力の論理
積によって、第１の装置からの転送データの転送が完了
したことを検知する。
【００１９】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。図１に本発明の第１の実施例に係るパラレルプロ
セッサシステムの概略構成を示す。本実施例のパラレル
プロセッサシステムは、ネットワーク１と、ネットワー
ク１に複数のデータバス３ａ，３ｂ…を介して接続され
た複数の処理装置２ａ，２ｂ…とを有している。各処理
装置２ａ，２ｂ…はプロセッサ４及びルータ５を有し、
プロセッサ４からはルータ５に対するデータ転送が終了
したことを示す終了信号線６がラッチ７に出力されてい
る。ルータ５はネットワーク１からの受信データを受け
取るデータバッファ８を有しており、データバッファ８
が空であることを示す空フラグ出力線９が出力されてい
る。ラッチ７の出力と空フラグ出力線９との出力はオー
プンコレクタ出力のＡＮＤゲート１０に入力され、ＡＮ
Ｄゲート１０の出力信号は各処理装置２ａ，２ｂ…のプ
ロセッサ４に接続されている同期信号線１１に出力され
ている。また、同期信号線１１はプルアップ抵抗１４に
接続されている。本実施例ではＡＮＤゲート１０が論理
積出力手段を構成している。
する。図１に本発明の第１の実施例に係るパラレルプロ
セッサシステムの概略構成を示す。本実施例のパラレル
プロセッサシステムは、ネットワーク１と、ネットワー
ク１に複数のデータバス３ａ，３ｂ…を介して接続され
た複数の処理装置２ａ，２ｂ…とを有している。各処理
装置２ａ，２ｂ…はプロセッサ４及びルータ５を有し、
プロセッサ４からはルータ５に対するデータ転送が終了
したことを示す終了信号線６がラッチ７に出力されてい
る。ルータ５はネットワーク１からの受信データを受け
取るデータバッファ８を有しており、データバッファ８
が空であることを示す空フラグ出力線９が出力されてい
る。ラッチ７の出力と空フラグ出力線９との出力はオー
プンコレクタ出力のＡＮＤゲート１０に入力され、ＡＮ
Ｄゲート１０の出力信号は各処理装置２ａ，２ｂ…のプ
ロセッサ４に接続されている同期信号線１１に出力され
ている。また、同期信号線１１はプルアップ抵抗１４に
接続されている。本実施例ではＡＮＤゲート１０が論理
積出力手段を構成している。
【００２０】このような本実施例の構成に於て、各処理
装置２ａ，２ｂ…のプロセッサ４間のデータ転送と同期
処理は次のように行なわれる。すなわち、各処理装置２
ａ，２ｂ…のプロセッサ４は転送すべきデータを準備し
てルータ５を起動する。次に、転送データをルータ５に
送出し、全ての転送データの送出を終了した後、終了信
号線６を介してラッチ７に送信完了フラグをセットす
る。これにより、ラッチ７からはＨＩＧＨの信号がＡＮ
Ｄゲート１０に入力される。ルータ５はネットワーク１
に対してデータを送出し、また受信データがある場合に
はこれを受信してデータバッファ８に格納する。この
後、プロセッサ４はこのデータバッファ８からデータを
取り込む。次に、データバッファ８のデータのすべてが
プロセッサ４に取り込まれ、データバッファ８内にデー
タがなくなると、空フラグ出力線９にデータバッファ８
が空であることを示すＨＩＧＨの信号が出力される。こ
の空フラグ出力線９からのＨＩＧＨの信号とラッチ７か
らの送信完了を示すＨＩＧＨの信号とがＡＮＤゲート１
０に入力され、それらの論理積であるＨＩＧＨの信号が
ＡＮＤゲート１０から同期信号線１１に出力される。
装置２ａ，２ｂ…のプロセッサ４間のデータ転送と同期
処理は次のように行なわれる。すなわち、各処理装置２
ａ，２ｂ…のプロセッサ４は転送すべきデータを準備し
てルータ５を起動する。次に、転送データをルータ５に
送出し、全ての転送データの送出を終了した後、終了信
号線６を介してラッチ７に送信完了フラグをセットす
る。これにより、ラッチ７からはＨＩＧＨの信号がＡＮ
Ｄゲート１０に入力される。ルータ５はネットワーク１
に対してデータを送出し、また受信データがある場合に
はこれを受信してデータバッファ８に格納する。この
後、プロセッサ４はこのデータバッファ８からデータを
取り込む。次に、データバッファ８のデータのすべてが
プロセッサ４に取り込まれ、データバッファ８内にデー
タがなくなると、空フラグ出力線９にデータバッファ８
が空であることを示すＨＩＧＨの信号が出力される。こ
の空フラグ出力線９からのＨＩＧＨの信号とラッチ７か
らの送信完了を示すＨＩＧＨの信号とがＡＮＤゲート１
０に入力され、それらの論理積であるＨＩＧＨの信号が
ＡＮＤゲート１０から同期信号線１１に出力される。
【００２１】各処理装置２ａ，２ｂ…のＡＮＤゲート１
０で得られた論理積は、プルアップ抵抗１４に接続され
た同期信号線１１に出力されているので、処理装置２
ａ，２ｂ…のＡＮＤゲート１０のうち何れか一つでもＬ
ＯＷのときには同期信号線１１はＬＯＷの状態である。
処理装置２ａ，２ｂ…のＡＮＤゲート１０の出力の全て
がＨＩＧＨの状態になると同期信号線１１はＨＩＧＨの
状態となる。このように処理装置２ａ，２ｂ…のＡＮＤ
ゲート１０の出力は、プルアップ抵抗１４に接続された
同期信号線１１によって論理積がとられる。
０で得られた論理積は、プルアップ抵抗１４に接続され
た同期信号線１１に出力されているので、処理装置２
ａ，２ｂ…のＡＮＤゲート１０のうち何れか一つでもＬ
ＯＷのときには同期信号線１１はＬＯＷの状態である。
処理装置２ａ，２ｂ…のＡＮＤゲート１０の出力の全て
がＨＩＧＨの状態になると同期信号線１１はＨＩＧＨの
状態となる。このように処理装置２ａ，２ｂ…のＡＮＤ
ゲート１０の出力は、プルアップ抵抗１４に接続された
同期信号線１１によって論理積がとられる。
【００２２】各処理装置２ａ，２ｂ…のプロセッサ４
は、同期信号線１１がＨＩＧＨの状態となることによ
り、全ての処理装置２ａ，２ｂ…に於てプロセッサ４が
転送データをすべてルータ５に送出し終わり、かつルー
タ５のデータバッファ８が空であることを検知する。
は、同期信号線１１がＨＩＧＨの状態となることによ
り、全ての処理装置２ａ，２ｂ…に於てプロセッサ４が
転送データをすべてルータ５に送出し終わり、かつルー
タ５のデータバッファ８が空であることを検知する。
【００２３】ネットワーク１のデータ転送に要するラテ
ンシー（待ち時間）が０である場合には、全ての処理装
置２ａ，２ｂ…に於てプロセッサ４が転送データをすべ
てルータ５に移し終わり、かつルータ５のデータバッフ
ァ８が空である状態は、全ての処理装置２ａ，２ｂ…に
於ける全てのデータ転送が終了していることを意味す
る。
ンシー（待ち時間）が０である場合には、全ての処理装
置２ａ，２ｂ…に於てプロセッサ４が転送データをすべ
てルータ５に移し終わり、かつルータ５のデータバッフ
ァ８が空である状態は、全ての処理装置２ａ，２ｂ…に
於ける全てのデータ転送が終了していることを意味す
る。
【００２４】このように、各処理装置２ａ，２ｂ…に於
けるプロセッサ４のデータ送信処理の完了を示す信号と
ルータ内のデータバッファ８の空状態を示す信号との論
理積をとり、更にこの各処理装置２ａ，２ｂ…からの論
理積の信号の論理積を各処理装置２ａ，２ｂ…のプロセ
ッサ４へ返送することによって、転送処理完了の検知と
これに引き続く同期処理を簡易なハードウエアで高速に
行なうことが可能となる。また、転送の完了を検知する
ために各ルータ５に於いて受信データを計数する必要が
ないため、プロセッサ４はルータ５を監視することから
解放される。更に、ルータ５のハードウエア構成を簡略
化することができる。
けるプロセッサ４のデータ送信処理の完了を示す信号と
ルータ内のデータバッファ８の空状態を示す信号との論
理積をとり、更にこの各処理装置２ａ，２ｂ…からの論
理積の信号の論理積を各処理装置２ａ，２ｂ…のプロセ
ッサ４へ返送することによって、転送処理完了の検知と
これに引き続く同期処理を簡易なハードウエアで高速に
行なうことが可能となる。また、転送の完了を検知する
ために各ルータ５に於いて受信データを計数する必要が
ないため、プロセッサ４はルータ５を監視することから
解放される。更に、ルータ５のハードウエア構成を簡略
化することができる。
【００２５】図２に本発明の第２の実施例に係るパラレ
ルプロセッサシステムの概略構成を示す。図２に示すパ
ラレルプロセッサシステムは、第１の装置群を構成する
３個の記憶装置Ｍ１，Ｍ２，Ｍ３と、第２の装置群を構
成する３個のプロセッサＰ１，Ｐ２，Ｐ３と、各記憶装
置Ｍ１，Ｍ２，Ｍ３にそれぞれ接続されたデータバス２
０，２０，２０からなる第１のデータバス群と、各プロ
セッサＰ１，Ｐ２，Ｐ３にそれぞれ接続されたデータバ
ス２１，２１，２１からなる第２のデータバス群とを有
し、第１のデータバス群のデータバス２０，２０，２０
と第２のデータバス群のデータバス２１，２１，２１と
の各交点には、９個のデータバッファ装置ＤＢ１１，Ｂ
１２，Ｂ１３，Ｂ２１，Ｂ２２，Ｂ２３，Ｂ３１，Ｂ３
２１，ＤＢ３３が配置されている。これらのデータバッ
ファ装置ＤＢ１１〜ＤＢ３３にはそれぞれ、第１及び第
２のデータバス群の各データバス２０及び２１、送出終
了信号線２２、並びに転送終了信号線２３が接続されて
いる。各送出終了信号線２２には各記憶装置Ｍ１，Ｍ
２，Ｍ３によって転送データの送出の終了を示す信号が
出力される。また、各転送終了信号線２３にはプルアッ
プ抵抗２４が接続されており、各データバッファ装置Ｄ
Ｂ１１〜ＤＢ３３から各プロセッサＰ１，Ｐ２，Ｐ３へ
の転送データの転送終了を示す信号が出力される。
ルプロセッサシステムの概略構成を示す。図２に示すパ
ラレルプロセッサシステムは、第１の装置群を構成する
３個の記憶装置Ｍ１，Ｍ２，Ｍ３と、第２の装置群を構
成する３個のプロセッサＰ１，Ｐ２，Ｐ３と、各記憶装
置Ｍ１，Ｍ２，Ｍ３にそれぞれ接続されたデータバス２
０，２０，２０からなる第１のデータバス群と、各プロ
セッサＰ１，Ｐ２，Ｐ３にそれぞれ接続されたデータバ
ス２１，２１，２１からなる第２のデータバス群とを有
し、第１のデータバス群のデータバス２０，２０，２０
と第２のデータバス群のデータバス２１，２１，２１と
の各交点には、９個のデータバッファ装置ＤＢ１１，Ｂ
１２，Ｂ１３，Ｂ２１，Ｂ２２，Ｂ２３，Ｂ３１，Ｂ３
２１，ＤＢ３３が配置されている。これらのデータバッ
ファ装置ＤＢ１１〜ＤＢ３３にはそれぞれ、第１及び第
２のデータバス群の各データバス２０及び２１、送出終
了信号線２２、並びに転送終了信号線２３が接続されて
いる。各送出終了信号線２２には各記憶装置Ｍ１，Ｍ
２，Ｍ３によって転送データの送出の終了を示す信号が
出力される。また、各転送終了信号線２３にはプルアッ
プ抵抗２４が接続されており、各データバッファ装置Ｄ
Ｂ１１〜ＤＢ３３から各プロセッサＰ１，Ｐ２，Ｐ３へ
の転送データの転送終了を示す信号が出力される。
【００２６】図３は図２に於けるデータバッファ装置Ｄ
Ｂｍｎ（ｍ，ｎ＝１，２，３）の内部構成を示してい
る。ここでは説明を簡略にするために、データバッファ
装置ＤＢ１１について説明するが、他のデータバッファ
装置も同様の構成及び機能を有している。図３に示すよ
うに、データバッファ装置ＤＢ１１は、データ記憶装置
２５と、ＮＡＮＤゲート２７と、ＭＯＳトランジスタ２
８とを有しており、ＮＡＮＤゲート２７とＭＯＳトラン
ジスタ２８とによって論理積出力手段が構成されてい
る。データ記憶装置２５には第１のデータバス群のデー
タバス２０を介して記憶装置Ｍ１が接続されている。ま
た、データ記憶装置２５には第２のデータバス群のデー
タバス２１を介してプロセッサＰ１が接続されている。
ＮＡＮＤゲート２７にはデータ記憶装置２５にデータが
ないことを示す空フラグからの空フラグ信号線９と、記
憶装置Ｍ１からの送出終了信号線２２とが入力されてい
る。従って、ＮＡＮＤゲート２７からは空フラグ信号線
９からの信号と送出終了信号線２２からの信号との論理
積の否定が出力されることになる。ＮＡＮＤゲート２７
の出力はＭＯＳトランジスタ２８のゲートに入力され、
ＭＯＳトランジスタ２８のソースは接地され、ドレイン
は転送終了信号線２３に接続されている。
Ｂｍｎ（ｍ，ｎ＝１，２，３）の内部構成を示してい
る。ここでは説明を簡略にするために、データバッファ
装置ＤＢ１１について説明するが、他のデータバッファ
装置も同様の構成及び機能を有している。図３に示すよ
うに、データバッファ装置ＤＢ１１は、データ記憶装置
２５と、ＮＡＮＤゲート２７と、ＭＯＳトランジスタ２
８とを有しており、ＮＡＮＤゲート２７とＭＯＳトラン
ジスタ２８とによって論理積出力手段が構成されてい
る。データ記憶装置２５には第１のデータバス群のデー
タバス２０を介して記憶装置Ｍ１が接続されている。ま
た、データ記憶装置２５には第２のデータバス群のデー
タバス２１を介してプロセッサＰ１が接続されている。
ＮＡＮＤゲート２７にはデータ記憶装置２５にデータが
ないことを示す空フラグからの空フラグ信号線９と、記
憶装置Ｍ１からの送出終了信号線２２とが入力されてい
る。従って、ＮＡＮＤゲート２７からは空フラグ信号線
９からの信号と送出終了信号線２２からの信号との論理
積の否定が出力されることになる。ＮＡＮＤゲート２７
の出力はＭＯＳトランジスタ２８のゲートに入力され、
ＭＯＳトランジスタ２８のソースは接地され、ドレイン
は転送終了信号線２３に接続されている。
【００２７】図２に於ける転送終了信号線２３、プルア
ップ抵抗２４、転送終了信号線２３に接続されているデ
ータバッファ装置ＤＢ１１，ＤＢ１２，ＤＢ１３の各々
のＭＯＳトランジスタ２８は全体としてワイヤドＮＯＲ
ゲートを構成している。言い換えると、各データバッフ
ァ装置ＤＢ１１，ＤＢ１２，ＤＢ１３に於けるＮＡＮＤ
ゲート２７とＭＯＳトランジスタ２８とによって構成さ
れる論理積出力手段からの出力は、プルアップ抵抗２４
に接続されている転送終了信号線２３によって論理積が
とられることになる。従って、転送終了信号線２３は、
プロセッサＰ１に対してこのプロセッサＰ１に接続され
ているデータバッファ装置ＤＢ１１，ＤＢ１２，ＤＢ１
３のデータ記憶装置２５が全て空であり、かつデータバ
ッファ装置ＤＢ１１，ＤＢ１２，ＤＢ１３への記憶装置
Ｍ１，Ｍ２，Ｍ３からの転送データの送出が完了してい
る場合にＨＩＧＨに設定される。即ち、この転送終了信
号線２３がＨＩＧＨに設定されている場合、プロセッサ
Ｐ１への転送データの転送が完了していることを示して
いる。
ップ抵抗２４、転送終了信号線２３に接続されているデ
ータバッファ装置ＤＢ１１，ＤＢ１２，ＤＢ１３の各々
のＭＯＳトランジスタ２８は全体としてワイヤドＮＯＲ
ゲートを構成している。言い換えると、各データバッフ
ァ装置ＤＢ１１，ＤＢ１２，ＤＢ１３に於けるＮＡＮＤ
ゲート２７とＭＯＳトランジスタ２８とによって構成さ
れる論理積出力手段からの出力は、プルアップ抵抗２４
に接続されている転送終了信号線２３によって論理積が
とられることになる。従って、転送終了信号線２３は、
プロセッサＰ１に対してこのプロセッサＰ１に接続され
ているデータバッファ装置ＤＢ１１，ＤＢ１２，ＤＢ１
３のデータ記憶装置２５が全て空であり、かつデータバ
ッファ装置ＤＢ１１，ＤＢ１２，ＤＢ１３への記憶装置
Ｍ１，Ｍ２，Ｍ３からの転送データの送出が完了してい
る場合にＨＩＧＨに設定される。即ち、この転送終了信
号線２３がＨＩＧＨに設定されている場合、プロセッサ
Ｐ１への転送データの転送が完了していることを示して
いる。
【００２８】このような本実施例の構成に於て、記憶装
置Ｍ１，Ｍ２，Ｍ３からプロセッサＰ１へのデータ転送
と同期処理は次のように行なわれる。まず、記憶装置Ｍ
１，Ｍ２，Ｍ３からデータバッファ装置ＤＢ１１〜ＤＢ
３３のデータ記憶装置２５に転送データが送出される。
転送データの送出が終了すると、各記憶装置Ｍ１，Ｍ
２，Ｍ３は送出終了信号線２２を介して各データバッフ
ァ装置ＤＢ１１〜ＤＢ３３のＮＡＮＤゲート２７にＨＩ
ＧＨの信号を出力する。一方、各データバッファ装置Ｄ
Ｂ１１〜ＤＢ３３のデータ記憶装置２５は、各プロセッ
サＰ１，Ｐ２，Ｐ３に転送データの転送を行う。転送が
終了すると空フラグ信号線２６を介してＮＡＮＤゲート
２７にＨＩＧＨの信号が出力される。ＮＡＮＤゲート２
７には上述のように既に送出終了信号線２２を介してＨ
ＩＧＨの信号が入力されているので、空フラグ信号線２
６にＨＩＧＨの信号が入力されることによってＮＡＮＤ
ゲート２７の出力はＬＯＷとなる。ＮＡＮＤゲート２７
の出力がＬＯＷとなるとＭＯＳトランジスタ２８のゲー
トはオフとなる。データバッファ装置ＤＢ１１，ＤＢ１
２，ＤＢ１３の全てのＭＯＳトランジスタ２８のゲート
がオフとなると転送終了信号線２３はＨＩＧＨとなる。
即ち、各データバッファ装置ＤＢ１１，ＤＢ１２，ＤＢ
１３に於けるＮＡＮＤゲート２７とＭＯＳトランジスタ
２８とによって構成される各論理積出力手段の論理積が
プロセッサＰ１に入力されることになる。プロセッサＰ
１は転送終了信号線２３がＨＩＧＨとなることにより、
プロセッサＰ１への転送データの転送が完了したことを
検知する。
置Ｍ１，Ｍ２，Ｍ３からプロセッサＰ１へのデータ転送
と同期処理は次のように行なわれる。まず、記憶装置Ｍ
１，Ｍ２，Ｍ３からデータバッファ装置ＤＢ１１〜ＤＢ
３３のデータ記憶装置２５に転送データが送出される。
転送データの送出が終了すると、各記憶装置Ｍ１，Ｍ
２，Ｍ３は送出終了信号線２２を介して各データバッフ
ァ装置ＤＢ１１〜ＤＢ３３のＮＡＮＤゲート２７にＨＩ
ＧＨの信号を出力する。一方、各データバッファ装置Ｄ
Ｂ１１〜ＤＢ３３のデータ記憶装置２５は、各プロセッ
サＰ１，Ｐ２，Ｐ３に転送データの転送を行う。転送が
終了すると空フラグ信号線２６を介してＮＡＮＤゲート
２７にＨＩＧＨの信号が出力される。ＮＡＮＤゲート２
７には上述のように既に送出終了信号線２２を介してＨ
ＩＧＨの信号が入力されているので、空フラグ信号線２
６にＨＩＧＨの信号が入力されることによってＮＡＮＤ
ゲート２７の出力はＬＯＷとなる。ＮＡＮＤゲート２７
の出力がＬＯＷとなるとＭＯＳトランジスタ２８のゲー
トはオフとなる。データバッファ装置ＤＢ１１，ＤＢ１
２，ＤＢ１３の全てのＭＯＳトランジスタ２８のゲート
がオフとなると転送終了信号線２３はＨＩＧＨとなる。
即ち、各データバッファ装置ＤＢ１１，ＤＢ１２，ＤＢ
１３に於けるＮＡＮＤゲート２７とＭＯＳトランジスタ
２８とによって構成される各論理積出力手段の論理積が
プロセッサＰ１に入力されることになる。プロセッサＰ
１は転送終了信号線２３がＨＩＧＨとなることにより、
プロセッサＰ１への転送データの転送が完了したことを
検知する。
【００２９】このように、記憶装置から送出される送出
終了信号線２２と空フラグ信号線２６の論理積をＭＯＳ
トランジスタ２８のゲートに出力し、各ＭＯＳトランジ
スタ２８の出力の論理積をプロセッサに出力するという
比較的簡単な構成によって、各プロセッサＰ１，Ｐ２，
Ｐ３が即時にデータ転送の完了を知ることができる。
終了信号線２２と空フラグ信号線２６の論理積をＭＯＳ
トランジスタ２８のゲートに出力し、各ＭＯＳトランジ
スタ２８の出力の論理積をプロセッサに出力するという
比較的簡単な構成によって、各プロセッサＰ１，Ｐ２，
Ｐ３が即時にデータ転送の完了を知ることができる。
【００３０】なお、本実施例に於いては転送データが記
憶装置からプロセッサへ転送される場合について示した
が、本実施例はプロセッサから記憶装置へのデータ転送
にも適用可能である。この場合には、送出終了信号線２
２及び転送終了信号線２３は各転送方向で独立に設ける
ことができ、また共用することも容易に可能である。ま
た、本実施例に於いては複数のプロセッサと複数の記憶
装置間のデータ転送に関して説明したが、本実施例はプ
ロセッサとプロセッサとの間のデータ転送にも適用可能
であり、同様の効果が得られることは明かである。
憶装置からプロセッサへ転送される場合について示した
が、本実施例はプロセッサから記憶装置へのデータ転送
にも適用可能である。この場合には、送出終了信号線２
２及び転送終了信号線２３は各転送方向で独立に設ける
ことができ、また共用することも容易に可能である。ま
た、本実施例に於いては複数のプロセッサと複数の記憶
装置間のデータ転送に関して説明したが、本実施例はプ
ロセッサとプロセッサとの間のデータ転送にも適用可能
であり、同様の効果が得られることは明かである。
【００３１】図４及び図５に本発明の第３の実施例に係
るパラレルプロセッサシステムの概略構成を示す。本実
施例は、図４に示すように送出終了信号線２２が設けら
れていないことと、図５に示すように記憶装置Ｍ１，Ｍ
２，Ｍ３によって転送データの転送の終了を示す信号が
設定される終了指示レジスタ４０が設けられていること
とを除いて、前述の第２の実施例と同様である。図４及
び図５に於いて、図２及び図３に対応する部分には同じ
番号を付してある。
るパラレルプロセッサシステムの概略構成を示す。本実
施例は、図４に示すように送出終了信号線２２が設けら
れていないことと、図５に示すように記憶装置Ｍ１，Ｍ
２，Ｍ３によって転送データの転送の終了を示す信号が
設定される終了指示レジスタ４０が設けられていること
とを除いて、前述の第２の実施例と同様である。図４及
び図５に於いて、図２及び図３に対応する部分には同じ
番号を付してある。
【００３２】前述の第２の実施例に於いては記憶装置Ｍ
１，Ｍ２，Ｍ３からデータバッファ装置ＤＢ１１〜ＤＢ
３３へのデータ転送の完了が送出終了信号線２２によっ
て検知されるのに対して、本実施例に於いては各記憶装
置Ｍ１，Ｍ２，Ｍ３と各データバッファ装置ＤＢ１１〜
ＤＢ３３とを接続する第１のデータバス群のデータバス
２０に接続された終了指示レジスタ４０に転送データの
送出の終了を示すデータが書き込まれ、それによって終
了指示レジスタ４０から転送データ送出の終了を示す信
号が出力される。次に、第２の実施例と同様に、終了指
示レジスタ４０からの出力信号とデータ記憶装置２５の
空フラグ信号線２６からの信号との論理積がとられ、こ
の論理積の出力がＭＯＳトランジスタ２８を介してオー
プンドレインで転送終了信号線２３に出力される。本実
施例のパラレルプロセッサシステムの機能及び効果は第
２の実施例とほぼ同様であるが、第２の実施例に於ける
送出終了信号線２２を省略することができ、より簡易な
構成が可能となる。
１，Ｍ２，Ｍ３からデータバッファ装置ＤＢ１１〜ＤＢ
３３へのデータ転送の完了が送出終了信号線２２によっ
て検知されるのに対して、本実施例に於いては各記憶装
置Ｍ１，Ｍ２，Ｍ３と各データバッファ装置ＤＢ１１〜
ＤＢ３３とを接続する第１のデータバス群のデータバス
２０に接続された終了指示レジスタ４０に転送データの
送出の終了を示すデータが書き込まれ、それによって終
了指示レジスタ４０から転送データ送出の終了を示す信
号が出力される。次に、第２の実施例と同様に、終了指
示レジスタ４０からの出力信号とデータ記憶装置２５の
空フラグ信号線２６からの信号との論理積がとられ、こ
の論理積の出力がＭＯＳトランジスタ２８を介してオー
プンドレインで転送終了信号線２３に出力される。本実
施例のパラレルプロセッサシステムの機能及び効果は第
２の実施例とほぼ同様であるが、第２の実施例に於ける
送出終了信号線２２を省略することができ、より簡易な
構成が可能となる。
【００３３】本実施例に於いても転送データが記憶装置
からプロセッサへ転送される場合について示したが、本
実施例はプロセッサから記憶装置へのデータ転送にも適
用可能である。この場合には、記憶装置から対応する各
データバッファ装置に対して転送終了信号線２３に対応
する信号線を付加する必要がある。また、本実施例に於
いては複数のプロセッサと複数の記憶装置間のデータ転
送に関して説明したが、本実施例はプロセッサとプロセ
ッサとの間のデータ転送にも適用可能であり、同様の効
果が得られることは明かである。
からプロセッサへ転送される場合について示したが、本
実施例はプロセッサから記憶装置へのデータ転送にも適
用可能である。この場合には、記憶装置から対応する各
データバッファ装置に対して転送終了信号線２３に対応
する信号線を付加する必要がある。また、本実施例に於
いては複数のプロセッサと複数の記憶装置間のデータ転
送に関して説明したが、本実施例はプロセッサとプロセ
ッサとの間のデータ転送にも適用可能であり、同様の効
果が得られることは明かである。
【００３４】
【発明の効果】以上説明したように、請求項１の発明に
係るパラレルプロセッサシステムに於いては、全ての処
理装置に於ける前記転送データの転送が完了したこと
が、ルータへのデータ送出の終了を示す信号を保持する
ラッチの出力と、ルータ内のデータバッファにデータが
ないことを示す空フラグの出力との論理積を出力するゲ
ートからの出力の論理積をとることによって検知される
ので、データ転送の終了を監視することによる各処理装
置のプロセッサの負担を軽減することができ、しかもデ
ータ送受信処理とその同期処理とを一体化した簡易な構
成を有する高速のパラレルプロセッサシステムを提供す
ることができる。
係るパラレルプロセッサシステムに於いては、全ての処
理装置に於ける前記転送データの転送が完了したこと
が、ルータへのデータ送出の終了を示す信号を保持する
ラッチの出力と、ルータ内のデータバッファにデータが
ないことを示す空フラグの出力との論理積を出力するゲ
ートからの出力の論理積をとることによって検知される
ので、データ転送の終了を監視することによる各処理装
置のプロセッサの負担を軽減することができ、しかもデ
ータ送受信処理とその同期処理とを一体化した簡易な構
成を有する高速のパラレルプロセッサシステムを提供す
ることができる。
【００３５】また、請求項２の発明に係るパラレルプロ
セッサシステムに於いては、データを受信する装置への
転送データの転送が完了したことが、各データバッファ
装置のデータ記憶装置の空フラグ信号と送出終了を示す
送出終了信号線からの信号との論理積を出力する論理積
出力手段からの信号の論理積によって検知されるため、
データ転送の終了を監視することによるプロセッサの負
担を軽減することができ、しかもデータ送受信処理とそ
の同期処理とを一体化した簡易な構成を有する高速のパ
ラレルプロセッサシステムを提供することができる。
セッサシステムに於いては、データを受信する装置への
転送データの転送が完了したことが、各データバッファ
装置のデータ記憶装置の空フラグ信号と送出終了を示す
送出終了信号線からの信号との論理積を出力する論理積
出力手段からの信号の論理積によって検知されるため、
データ転送の終了を監視することによるプロセッサの負
担を軽減することができ、しかもデータ送受信処理とそ
の同期処理とを一体化した簡易な構成を有する高速のパ
ラレルプロセッサシステムを提供することができる。
【００３６】更に、請求項３の発明に係るパラレルプロ
セッサシステムに於いては、データを受信する装置への
転送データの転送が完了したことが、各データバッファ
装置のデータ記憶装置の空フラグ信号と送出終了を示す
終了指示レジスタからの信号との論理積を出力する論理
積出力手段からの信号の論理積によって検知されるた
め、データ転送の終了を監視することによるプロセッサ
の負担を軽減することができ、しかもデータ送受信処理
とその同期処理とを一体化した簡易な構成を有する高速
のパラレルプロセッサシステムを提供することができ
る。
セッサシステムに於いては、データを受信する装置への
転送データの転送が完了したことが、各データバッファ
装置のデータ記憶装置の空フラグ信号と送出終了を示す
終了指示レジスタからの信号との論理積を出力する論理
積出力手段からの信号の論理積によって検知されるた
め、データ転送の終了を監視することによるプロセッサ
の負担を軽減することができ、しかもデータ送受信処理
とその同期処理とを一体化した簡易な構成を有する高速
のパラレルプロセッサシステムを提供することができ
る。
【００３７】また、請求項４及び５の発明に係るパラレ
ルプロセッサシステムでは、第１の装置群の装置である
記憶装置又はプロセッサから第２の装置群の装置である
プロセッサへの転送データの転送の終了を監視する必要
がないため、プロセッサの負担を軽減することができ、
しかもデータ送受信処理とその同期処理とを一体化した
簡易な構成を有する高速のパラレルプロセッサシステム
を提供することができる。
ルプロセッサシステムでは、第１の装置群の装置である
記憶装置又はプロセッサから第２の装置群の装置である
プロセッサへの転送データの転送の終了を監視する必要
がないため、プロセッサの負担を軽減することができ、
しかもデータ送受信処理とその同期処理とを一体化した
簡易な構成を有する高速のパラレルプロセッサシステム
を提供することができる。
【図１】本発明の第１の実施例に係るパラレルプロセッ
サシステムの概略構成を示す図である。
サシステムの概略構成を示す図である。
【図２】本発明の第２の実施例に係るパラレルプロセッ
サシステムの概略構成を示す図である。
サシステムの概略構成を示す図である。
【図３】本発明の第２の実施例に於けるデータバッファ
装置の概略構成図である。
装置の概略構成図である。
【図４】本発明の第３の実施例に係るパラレルプロセッ
サシステムの概略構成を示す図である。
サシステムの概略構成を示す図である。
【図５】本発明の第３の実施例に於けるデータバッファ
装置の概略構成図である。
装置の概略構成図である。
【図６】従来のパラレルプロセッサシステムに於ける処
理フロー図である。
理フロー図である。
【図７】従来のパラレルプロセッサシステムの概略構成
図である。
図である。
１ ネットワーク
２ａ 処理装置
２ｂ 処理装置
２ｃ 処理装置
３ａ データバス
３ｂ データバス
３ｃ データバス
４ プロセッサ
５ ルータ
６ 終了信号線
７ ラッチ
８ データバッファ
９ 空フラグ出力線
１０ ＡＮＤゲート（論理積出力手段）
１４ プルアップ抵抗
２０ 第１のデータバス群のデータバス
２１ 第２のデータバス群のデータバス
２２ 送出終了信号線
２３ 転送終了信号線
２４ プルアップ抵抗
２７ ＮＡＮＤゲート
２８ ＭＯＳトランジスタ
４０ 終了指示レジスタ
Ｍ１，Ｍ２，Ｍ３ 記憶装置（第１の装置群の装置）
Ｐ１，Ｐ２，Ｐ３ プロセッサ（第２の装置群の装置）
ＤＢ１１，ＤＢ１２，ＤＢ１３，ＤＢ２１，ＤＢ２２，
ＤＢ２３，ＤＢ３１，ＤＢ３２，ＤＢ３３ データバッ
ファ装置
ＤＢ２３，ＤＢ３１，ＤＢ３２，ＤＢ３３ データバッ
ファ装置
Claims (5)
- 【請求項１】 複数の処理装置と、該複数の処理装置間
を結合するネットワークとを備えたパラレルプロセッサ
システムであって、前記処理装置のそれぞれは、プロセ
ッサと、該プロセッサに於いて生成された転送データを
前記ネットワークに送信し或いは他の処理装置からの転
送データを受信するルータと、前記プロセッサから出力
され転送データの前記ルータへの送出の終了を示す信号
を保持するラッチと、前記ルータ内の転送データを保持
するデータバッファにデータがないことを示す空フラグ
信号と前記ラッチからの転送データ送出の終了を示す信
号との論理積を出力する論理積出力手段とを有し、前記
論理積出力手段のそれぞれの出力の論理積によって全て
の処理装置に於ける転送データの転送が完了したことを
検知するように構成されていることを特徴とするパラレ
ルプロセッサシステム。 - 【請求項２】 それぞれが複数のデータバスよりなる２
つのデータバス群であって、一のデータバス群の各デー
タバスが他のデータバス群のデータバスと格子状に交差
するように配置された第１及び第２のデータバス群と、 前記第１のデータバス群の各データバスにそれぞれに接
続された複数の装置よりなる第１の装置群と、 前記第２のデータバス群の各データバスにそれぞれに接
続された複数の装置よりなる第２の装置群と、 前記第１のデータバス群の各データバスと前記第２のデ
ータバス群の各データバスとの各交点に配置され前記第
１及び前記第２のデータバス群のそれぞれのデータバス
に接続されたデータバッファ装置と、 前記第１の装置群の各装置から出力され当該装置に接続
されたデータバッファ装置に供給される転送データの送
出の終了を示す信号を伝達する送出終了信号線と、 前記データバッファ装置のそれぞれに設けられ前記第１
及び第２のデータバス群の各データバスに各々接続され
たデータ記憶装置と、 前記データバッファ装置のそれぞれに設けられ前記デー
タ記憶装置に転送データがないことを示す空フラグ信号
と前記送出終了信号線からの転送データ送出の終了を示
す信号との論理積を出力する論理積出力手段とを備え、 前記第２のデータバス群の各データバスに接続されてい
る前記データバッファ装置の前記論理積出力手段のそれ
ぞれの出力の論理積によって前記第２の装置群の各装置
への転送データの転送が完了したことを検知するように
構成されていることを特徴とするパラレルプロセッサシ
ステム。 - 【請求項３】 それぞれが複数のデータバスよりなる２
つのデータバス群であって、一のデータバス群の各デー
タバスが他のデータバス群のデータバスと格子状に交差
するように配置された第１及び第２のデータバス群と、 前記第１のデータバス群の各データバスにそれぞれに接
続された複数の装置よりなる第１の装置群と、 前記第２のデータバス群の各データバスにそれぞれに接
続された複数の装置よりなる第２の装置群と、 前記第１のデータバス群の各データバスと前記第２のデ
ータバス群の各データバスとの各交点に配置され前記第
１及び前記第２のデータバス群のそれぞれのデータバス
に接続されたデータバッファ装置と、 前記データバッファ装置のそれぞれに設けられ前記第１
の装置群の各装置によって設定されるデータに基づいて
転送データ送出の終了を示す信号を出力する終了指示レ
ジスタと、 前記データバッファ装置のそれぞれに設けられ前記第１
及び第２のデータバス群の各データバスに各々接続され
たデータ記憶装置と、 前記データバッファ装置のそれぞれに設けられ前記デー
タ記憶装置に転送データがないことを示す空フラグ信号
と前記終了指示レジスタからの転送データ送出の終了を
示す信号との論理積を出力する論理積出力手段とを備
え、 前記第２のデータバス群の各データバスに接続されてい
る前記データバッファ装置の前記論理積出力手段のそれ
ぞれの出力の論理積によって前記第２の装置群の各装置
への転送データの転送が完了したことを検知するように
構成されていることを特徴とするパラレルプロセッサシ
ステム。 - 【請求項４】 前記第１及び第２の装置群の各装置はプ
ロセッサであることを特徴とする請求項２又は３記載の
パラレルプロセッサシステム。 - 【請求項５】 前記第１の装置の各装置は記憶装置であ
り、前記第２の装置群の各装置はプロセッサであること
を特徴とする請求項２又は３記載のパラレルプロセッサ
システム。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175419A JPH0520284A (ja) | 1991-07-16 | 1991-07-16 | パラレルプロセツサシステム |
| US08/366,378 US5511221A (en) | 1991-07-16 | 1994-12-29 | Parallel processor system for detecting the end of data transmission |
| US08/590,643 US5623689A (en) | 1991-07-16 | 1996-01-24 | Parallel processor system for quickly detecting the termination of data transmission |
| US08/783,178 US5701509A (en) | 1991-07-16 | 1997-01-15 | Parallel processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3175419A JPH0520284A (ja) | 1991-07-16 | 1991-07-16 | パラレルプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0520284A true JPH0520284A (ja) | 1993-01-29 |
Family
ID=15995770
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3175419A Pending JPH0520284A (ja) | 1991-07-16 | 1991-07-16 | パラレルプロセツサシステム |
Country Status (2)
| Country | Link |
|---|---|
| US (3) | US5511221A (ja) |
| JP (1) | JPH0520284A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0520284A (ja) * | 1991-07-16 | 1993-01-29 | Matsushita Electric Ind Co Ltd | パラレルプロセツサシステム |
| JP3125842B2 (ja) * | 1995-03-03 | 2001-01-22 | 株式会社日立製作所 | 並列計算機での通信処理方法及びそのシステム |
| US6282203B1 (en) | 1995-06-28 | 2001-08-28 | Hyundai Electronics Ind. Co., Ltd. | Packet data transmitting apparatus, and method therefor |
| EP0910008A3 (en) * | 1997-10-14 | 2005-01-26 | Canon Kabushiki Kaisha | Apparatus and method for changing, adding and deleting a job, and a storage medium for such a program |
| US6681341B1 (en) * | 1999-11-03 | 2004-01-20 | Cisco Technology, Inc. | Processor isolation method for integrated multi-processor systems |
| US6763150B1 (en) * | 2000-08-29 | 2004-07-13 | Freescale Semiconductor, Inc. | Image processing system with multiple processing units |
| US7581079B2 (en) * | 2005-03-28 | 2009-08-25 | Gerald George Pechanek | Processor composed of memory nodes that execute memory access instructions and cooperate with execution nodes to execute function instructions |
| GB2580165B (en) * | 2018-12-21 | 2021-02-24 | Graphcore Ltd | Data exchange in a computer with predetermined delay |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4493053A (en) * | 1982-12-10 | 1985-01-08 | At&T Bell Laboratories | Multi-device apparatus synchronized to the slowest device |
| US4720780A (en) * | 1985-09-17 | 1988-01-19 | The Johns Hopkins University | Memory-linked wavefront array processor |
| US5021947A (en) * | 1986-03-31 | 1991-06-04 | Hughes Aircraft Company | Data-flow multiprocessor architecture with three dimensional multistage interconnection network for efficient signal and data processing |
| US5038386A (en) * | 1986-08-29 | 1991-08-06 | International Business Machines Corporation | Polymorphic mesh network image processing system |
| US5230079A (en) * | 1986-09-18 | 1993-07-20 | Digital Equipment Corporation | Massively parallel array processing system with processors selectively accessing memory module locations using address in microword or in address register |
| US5165023A (en) * | 1986-12-17 | 1992-11-17 | Massachusetts Institute Of Technology | Parallel processing system with processor array and network communications system for transmitting messages of variable length |
| US5293481A (en) * | 1987-02-18 | 1994-03-08 | Canon Kabushiki Kaisha | Data parallel processing apparatus |
| US5117420A (en) * | 1987-04-27 | 1992-05-26 | Thinking Machines Corporation | Method and apparatus for routing message packets |
| US4989131A (en) * | 1988-07-26 | 1991-01-29 | International Business Machines Corporation | Technique for parallel synchronization |
| US5239654A (en) * | 1989-11-17 | 1993-08-24 | Texas Instruments Incorporated | Dual mode SIMD/MIMD processor providing reuse of MIMD instruction memories as data memories when operating in SIMD mode |
| US5280474A (en) * | 1990-01-05 | 1994-01-18 | Maspar Computer Corporation | Scalable processor to processor and processor-to-I/O interconnection network and method for parallel processing arrays |
| CA2036688C (en) * | 1990-02-28 | 1995-01-03 | Lee W. Tower | Multiple cluster signal processor |
| US5083265A (en) * | 1990-04-17 | 1992-01-21 | President And Fellows Of Harvard College | Bulk-synchronous parallel computer |
| WO1992006436A2 (en) * | 1990-10-03 | 1992-04-16 | Thinking Machines Corporation | Parallel computer system |
| JPH0520284A (ja) * | 1991-07-16 | 1993-01-29 | Matsushita Electric Ind Co Ltd | パラレルプロセツサシステム |
| US5243699A (en) * | 1991-12-06 | 1993-09-07 | Maspar Computer Corporation | Input/output system for parallel processing arrays |
-
1991
- 1991-07-16 JP JP3175419A patent/JPH0520284A/ja active Pending
-
1994
- 1994-12-29 US US08/366,378 patent/US5511221A/en not_active Expired - Fee Related
-
1996
- 1996-01-24 US US08/590,643 patent/US5623689A/en not_active Expired - Fee Related
-
1997
- 1997-01-15 US US08/783,178 patent/US5701509A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5701509A (en) | 1997-12-23 |
| US5623689A (en) | 1997-04-22 |
| US5511221A (en) | 1996-04-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19991130 |