JPH05226627A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH05226627A JPH05226627A JP4023619A JP2361992A JPH05226627A JP H05226627 A JPH05226627 A JP H05226627A JP 4023619 A JP4023619 A JP 4023619A JP 2361992 A JP2361992 A JP 2361992A JP H05226627 A JPH05226627 A JP H05226627A
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- JP
- Japan
- Prior art keywords
- photodiode
- layer
- conductivity type
- semiconductor device
- cathode
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- Pending
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Light Receiving Elements (AREA)
Abstract
(57)【要約】
【目的】 ホトダイオードを備えたＢi−ＣＭＯＳ半導
体装置において、ホトダイオードで発生した少数キャリ
アが上記ホトダイオード周辺の回路部に流入することを
抑えることができ、かつホトダイオード自体の感度を向
上できる半導体装置を提供する。 【構成】 ホトダイオードのＮ-ウェル層５,５とＮ+埋
込み層２,２で構成され、ホトダイオードのＮ+拡散層１
０からなるカソード部から、Ｐ型エピタキシャル層４を
突き抜けてＰ型半導体基板１に達するカソード延長部を
備えた。Ｐ型エピタキシャル層４で発生した少数キャリ
アを上記カソード部だけでなく、上記カソード延長部で
も受ける。
体装置において、ホトダイオードで発生した少数キャリ
アが上記ホトダイオード周辺の回路部に流入することを
抑えることができ、かつホトダイオード自体の感度を向
上できる半導体装置を提供する。 【構成】 ホトダイオードのＮ-ウェル層５,５とＮ+埋
込み層２,２で構成され、ホトダイオードのＮ+拡散層１
０からなるカソード部から、Ｐ型エピタキシャル層４を
突き抜けてＰ型半導体基板１に達するカソード延長部を
備えた。Ｐ型エピタキシャル層４で発生した少数キャリ
アを上記カソード部だけでなく、上記カソード延長部で
も受ける。
Description
【０００１】
【産業上の利用分野】本発明は、バイポーラトランジス
タとＣＭＯＳ(コンプリメンタリ・メタル・オキサイド
・セミコンダクタ)トランジスタおよびホトダイオード
を同一の半導体基板に形成した半導体装置に関する。
タとＣＭＯＳ(コンプリメンタリ・メタル・オキサイド
・セミコンダクタ)トランジスタおよびホトダイオード
を同一の半導体基板に形成した半導体装置に関する。
【０００２】
【従来の技術】集積回路技術の著しい進歩および集積回
路応用技術の進歩に伴って、バイポーラトランジスタと
ＭＯＳトランジスタの双方の特性を活用したＢi−ＣＭ
ＯＳ集積回路が開発され、実用化されている。
路応用技術の進歩に伴って、バイポーラトランジスタと
ＭＯＳトランジスタの双方の特性を活用したＢi−ＣＭ
ＯＳ集積回路が開発され、実用化されている。
【０００３】図３に、従来から用いられているＢi−Ｃ
ＭＯＳ半導体装置の１例の断面を示す。図３に示すよう
に、この半導体装置はＰ型半導体基板３１の表面にＮ+
埋込み層３２,３２が形成され、このＮ+埋込み層３２,
３２上にＮ-ウェル層３５,３５が形成されている。図３
中左側のＮ-ウェル層３５にＮ+コレクタ拡散層３７,Ｐ+
ベース拡散層３８,Ｎ+エミッタ層３９を形成し、さらに
エミッタポリシリコン電極４４および電極４７を形成す
ることでＮＰＮバイポーラトランジスタを形成してい
る。また、図３中右側のＮ-ウェル層３５にソース４２
およびドレイン４２をなすＰ+層を形成し、さらにゲー
トポリシリコン電極４５および電極４７とを形成するこ
とでＰチャネルＭＯＳトランジスタを形成している。
ＭＯＳ半導体装置の１例の断面を示す。図３に示すよう
に、この半導体装置はＰ型半導体基板３１の表面にＮ+
埋込み層３２,３２が形成され、このＮ+埋込み層３２,
３２上にＮ-ウェル層３５,３５が形成されている。図３
中左側のＮ-ウェル層３５にＮ+コレクタ拡散層３７,Ｐ+
ベース拡散層３８,Ｎ+エミッタ層３９を形成し、さらに
エミッタポリシリコン電極４４および電極４７を形成す
ることでＮＰＮバイポーラトランジスタを形成してい
る。また、図３中右側のＮ-ウェル層３５にソース４２
およびドレイン４２をなすＰ+層を形成し、さらにゲー
トポリシリコン電極４５および電極４７とを形成するこ
とでＰチャネルＭＯＳトランジスタを形成している。
【０００４】また、図３中央のＰ型エピタキシャル層３
４にソース４１,ドレイン４１をなすＮ+層を形成し、さ
らにゲートポリシリコン４５および電極４７を形成する
ことで、ＮチャネルＭＯＳトランジスタを形成してい
る。
４にソース４１,ドレイン４１をなすＮ+層を形成し、さ
らにゲートポリシリコン４５および電極４７を形成する
ことで、ＮチャネルＭＯＳトランジスタを形成してい
る。
【０００５】このように、上記Ｂi−ＣＭＯＳ半導体装
置は、同一のＰ型半導体基板３１に上記ＮＰＮバイポー
ラトランジスタとＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタが形成されている。
置は、同一のＰ型半導体基板３１に上記ＮＰＮバイポー
ラトランジスタとＰチャネルＭＯＳトランジスタとＮチ
ャネルＭＯＳトランジスタが形成されている。
【０００６】図４に示すように、上記Ｂi−ＣＭＯＳ半
導体装置のＰ型エピタキシャル層３４にカソード部とし
てのＮ+拡散層４０とホトダイオード電極取出し用Ｐ+拡
散層４３を形成し、更に電極４７を形成することで、上
記Ｂi−ＣＭＯＳ半導体装置に回路内蔵受光素子となる
ホトダイオードを内蔵させることができる。
導体装置のＰ型エピタキシャル層３４にカソード部とし
てのＮ+拡散層４０とホトダイオード電極取出し用Ｐ+拡
散層４３を形成し、更に電極４７を形成することで、上
記Ｂi−ＣＭＯＳ半導体装置に回路内蔵受光素子となる
ホトダイオードを内蔵させることができる。
【０００７】図４に示すホトダイオードを内蔵したＢi
−ＣＭＯＳ半導体装置において、上記ホトダイオードも
しくは上記ホトダイオードの周辺に光が入射すると、図
４左端に示すＰ型エピタキシャル層３４内で少数キャリ
アが発生し、この少数キャリアのうち再結合せずに、Ｎ
+拡散層４０に到達したものが光電流となる。
−ＣＭＯＳ半導体装置において、上記ホトダイオードも
しくは上記ホトダイオードの周辺に光が入射すると、図
４左端に示すＰ型エピタキシャル層３４内で少数キャリ
アが発生し、この少数キャリアのうち再結合せずに、Ｎ
+拡散層４０に到達したものが光電流となる。
【０００８】
【発明が解決しようとする課題】ところが、上記従来の
半導体装置では、上記ホトダイオードのＰ型エピタキシ
ャル層３４で発生した少数キャリアが、その拡散距離の
範囲内で、Ｎ+拡散層４０だけでなく上記ホトダイオー
ド周辺のＮＰＮトランジスタやＭＯＳトランジスタを含
む回路部にも流入し、上記周辺の回路部の特性に悪影響
を与えるという問題がある。
半導体装置では、上記ホトダイオードのＰ型エピタキシ
ャル層３４で発生した少数キャリアが、その拡散距離の
範囲内で、Ｎ+拡散層４０だけでなく上記ホトダイオー
ド周辺のＮＰＮトランジスタやＭＯＳトランジスタを含
む回路部にも流入し、上記周辺の回路部の特性に悪影響
を与えるという問題がある。
【０００９】そこで、本発明の目的は、ホトダイオード
で発生した少数キャリアが上記ホトダイオード周辺の回
路部に流入することを抑えることができ、かつホトダイ
オード自体の感度を向上できる半導体装置を提供するこ
とにある。
で発生した少数キャリアが上記ホトダイオード周辺の回
路部に流入することを抑えることができ、かつホトダイ
オード自体の感度を向上できる半導体装置を提供するこ
とにある。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明の半導体装置は、第１導電型半導体基板上に
形成された第１導電型エピタキシャル層内に第２導電型
ウェルが形成され、上記第１導電型エピタキシャル層に
第２導電型チャネルＭＯＳトランジスタおよびホトダイ
オードが形成され、上記第２導電型ウェルに第１導電型
チャネルＭＯＳトランジスタおよびバイポーラトランジ
スタが形成された半導体装置において、上記ホトダイオ
ードの第２導電型層からなるカソード部から、上記第１
導電型エピタキシャル層を突き抜けて、上記第１導電型
半導体基板に達する第２導電型層からなるカソード延長
部を備えたことを特徴としている。
め、本発明の半導体装置は、第１導電型半導体基板上に
形成された第１導電型エピタキシャル層内に第２導電型
ウェルが形成され、上記第１導電型エピタキシャル層に
第２導電型チャネルＭＯＳトランジスタおよびホトダイ
オードが形成され、上記第２導電型ウェルに第１導電型
チャネルＭＯＳトランジスタおよびバイポーラトランジ
スタが形成された半導体装置において、上記ホトダイオ
ードの第２導電型層からなるカソード部から、上記第１
導電型エピタキシャル層を突き抜けて、上記第１導電型
半導体基板に達する第２導電型層からなるカソード延長
部を備えたことを特徴としている。
【００１１】
【作用】上記構成によれば、上記ホトダイオードが受光
したときに、上記ホトダイオードの第１導電型エピタキ
シャル層で発生した少数キャリアを、上記カソード部だ
けでなく上記カソード延長部でも受ける。したがって、
上記少数キャリアが上記ホトダイオード周辺のＭＯＳト
ランジスタやバイポーラトランジスタを含む回路部に流
入することが抑えられる。したがって、上記少数キャリ
アが上記周辺回路部の動作に悪影響を与えることが抑え
られ、上記周辺回路部の動作特性が向上する。また、上
記少数キャリアは、上記カソード部だけでなく上記カソ
ード延長部によっても光電流に変換されるので、上記ホ
トダイオードの感度が向上する。
したときに、上記ホトダイオードの第１導電型エピタキ
シャル層で発生した少数キャリアを、上記カソード部だ
けでなく上記カソード延長部でも受ける。したがって、
上記少数キャリアが上記ホトダイオード周辺のＭＯＳト
ランジスタやバイポーラトランジスタを含む回路部に流
入することが抑えられる。したがって、上記少数キャリ
アが上記周辺回路部の動作に悪影響を与えることが抑え
られ、上記周辺回路部の動作特性が向上する。また、上
記少数キャリアは、上記カソード部だけでなく上記カソ
ード延長部によっても光電流に変換されるので、上記ホ
トダイオードの感度が向上する。
【００１２】
【実施例】以下、本発明の半導体装置を図示の実施例に
より詳細に説明する。
より詳細に説明する。
【００１３】図１に示す本発明の実施例の半導体装置の
形成過程を説明する。
形成過程を説明する。
【００１４】まず、図１に示すように、バイポーラトラ
ンジスタ,ＰチャネルＭＯＳトランジスタを形成しよう
とする領域のＰ型半導体基板１および形成しようとする
ホトダイオードのカソード部の周囲に対向する領域にＮ
+埋込み層２を形成し、次に、上記Ｐ型半導体基板１上
にＰ型エピタキシャル層４を成長させる。
ンジスタ,ＰチャネルＭＯＳトランジスタを形成しよう
とする領域のＰ型半導体基板１および形成しようとする
ホトダイオードのカソード部の周囲に対向する領域にＮ
+埋込み層２を形成し、次に、上記Ｐ型半導体基板１上
にＰ型エピタキシャル層４を成長させる。
【００１５】次に、周知のホトリソグラフィ技術や不純
物拡散技術を用いて、上記バイポーラトランジスタ,Ｐ
チャネルＭＯＳトランジスタを形成しようとする領域の
Ｐ型エピタキシャル層４および上記形成しようとするホ
トダイオードのカソード部の周囲の領域のＰ型エピタキ
シャル層４にＮ-ウェル層５を形成する。このＮ-ウェル
層５の形成時に、上記Ｎ+埋込み層２が、這い上がりに
より上記Ｎ-ウェル層５と接触するように熱処理を施
す。この後、上記バイポーラトランジスタのコレクタ拡
散層７,ベース拡散層８,エミッタ層９および形成しよう
とするＮチャネルＭＯＳトランジスタのソース１１,ド
レイン１１となるＮ+層および上記ＰチャネルＭＯＳト
ランジスタのソース１２,ドレイン１２となるＰ+層およ
び上記ホトダイオードのカソード部となるＮ+拡散層１
０およびホトダイオード電極取出し用Ｐ+拡散層１３を
形成する。更に、絶縁膜１６と上記ＰチャネルＭＯＳト
ランジスタおよびＮチャネルＭＯＳトランジスタのゲー
トポリシリコン電極１５,１５と電極１７,１７を形成す
る。
物拡散技術を用いて、上記バイポーラトランジスタ,Ｐ
チャネルＭＯＳトランジスタを形成しようとする領域の
Ｐ型エピタキシャル層４および上記形成しようとするホ
トダイオードのカソード部の周囲の領域のＰ型エピタキ
シャル層４にＮ-ウェル層５を形成する。このＮ-ウェル
層５の形成時に、上記Ｎ+埋込み層２が、這い上がりに
より上記Ｎ-ウェル層５と接触するように熱処理を施
す。この後、上記バイポーラトランジスタのコレクタ拡
散層７,ベース拡散層８,エミッタ層９および形成しよう
とするＮチャネルＭＯＳトランジスタのソース１１,ド
レイン１１となるＮ+層および上記ＰチャネルＭＯＳト
ランジスタのソース１２,ドレイン１２となるＰ+層およ
び上記ホトダイオードのカソード部となるＮ+拡散層１
０およびホトダイオード電極取出し用Ｐ+拡散層１３を
形成する。更に、絶縁膜１６と上記ＰチャネルＭＯＳト
ランジスタおよびＮチャネルＭＯＳトランジスタのゲー
トポリシリコン電極１５,１５と電極１７,１７を形成す
る。
【００１６】上記ホトダイオードのＮ-ウェル層５,５と
Ｎ+埋込み層２,２とが、上記ホトダイオードのＮ+拡散
層１０からなるカソード部から上記Ｐ型エピタキシャル
層４を突き抜けて、上記Ｐ型半導体基板１に達するカソ
ード延長部を構成する。
Ｎ+埋込み層２,２とが、上記ホトダイオードのＮ+拡散
層１０からなるカソード部から上記Ｐ型エピタキシャル
層４を突き抜けて、上記Ｐ型半導体基板１に達するカソ
ード延長部を構成する。
【００１７】上記構成によれば、上記ホトダイオードが
受光したときに、上記ホトダイオードのＰ型エピタキシ
ャル層４で発生した少数キャリアを、上記Ｎ+拡散層１
０からなるカソード部だけでなく、上記ホトダイオード
のＮ-ウェル層５,５とＮ+埋込み層２,２からなるカソー
ド延長部でも受ける。したがって、上記少数キャリアが
上記ホトダイオード周辺の上記バイポーラトランジスタ
やＭＯＳトランジスタを含む回路部に流入することを抑
えることができる。したがって、上記少数キャリアが上
記周辺の回路部の動作に悪影響を与えることを抑えるこ
とができ、上記周辺回路部の動作特性を向上できる。
受光したときに、上記ホトダイオードのＰ型エピタキシ
ャル層４で発生した少数キャリアを、上記Ｎ+拡散層１
０からなるカソード部だけでなく、上記ホトダイオード
のＮ-ウェル層５,５とＮ+埋込み層２,２からなるカソー
ド延長部でも受ける。したがって、上記少数キャリアが
上記ホトダイオード周辺の上記バイポーラトランジスタ
やＭＯＳトランジスタを含む回路部に流入することを抑
えることができる。したがって、上記少数キャリアが上
記周辺の回路部の動作に悪影響を与えることを抑えるこ
とができ、上記周辺回路部の動作特性を向上できる。
【００１８】また、上記少数キャリアは、上記カソード
部だけでなく、上記カソード延長部によっても光電流に
変換されるので、上記ホトダイオードの感度を向上でき
る。
部だけでなく、上記カソード延長部によっても光電流に
変換されるので、上記ホトダイオードの感度を向上でき
る。
【００１９】尚、上記実施例では、ホトダイオードのカ
ソード部の周囲に低濃度のＮ層であるＮ-ウェル層５を
形成したが、上記カソード部の周囲に高濃度のＮ層を形
成してもよい。
ソード部の周囲に低濃度のＮ層であるＮ-ウェル層５を
形成したが、上記カソード部の周囲に高濃度のＮ層を形
成してもよい。
【００２０】また、上記実施例では、Ｎ+拡散層１０か
らなるカソード部の周囲にＮ-ウェル層５,Ｎ+埋込み層
２からなるカソード延長部を設けたが、図２に示すよう
に、Ｎ+拡散層１０からなるカソード部の下面全体にＮ-
ウェル層５５,Ｎ+埋込み層５２からなり、Ｐ型半導体基
板１に達するカソード延長部を設けてもよい。
らなるカソード部の周囲にＮ-ウェル層５,Ｎ+埋込み層
２からなるカソード延長部を設けたが、図２に示すよう
に、Ｎ+拡散層１０からなるカソード部の下面全体にＮ-
ウェル層５５,Ｎ+埋込み層５２からなり、Ｐ型半導体基
板１に達するカソード延長部を設けてもよい。
【００２１】
【発明の効果】以上の説明より明らかなように、本発明
の半導体装置は、ホトダイオードとＭＯＳトランジスタ
とバイポーラトランジスタが形成され、上記ホトダイオ
ードの第２導電型層からなるカソード部から、上記第１
導電型エピタキシャル層を突き抜けて、上記第１導電型
半導体基板に達する第２導電型層からなるカソード延長
部を備えたものである。
の半導体装置は、ホトダイオードとＭＯＳトランジスタ
とバイポーラトランジスタが形成され、上記ホトダイオ
ードの第２導電型層からなるカソード部から、上記第１
導電型エピタキシャル層を突き抜けて、上記第１導電型
半導体基板に達する第２導電型層からなるカソード延長
部を備えたものである。
【００２２】したがって、上記ホトダイオードが受光し
たときに、上記ホトダイオードの第１導電型エピタキシ
ャル層で発生した少数キャリアを、上記カソード部だけ
でなく上記カソード延長部でも受ける。したがって、上
記少数キャリアが上記ホトダイオード周辺のＭＯＳトラ
ンジスタやバイポーラトランジスタを含む回路部に流入
することを抑えることができる。したがって、上記少数
キャリアが上記周辺回路部の動作に悪影響を与えること
を抑えることができ、上記周辺回路部の動作特性を向上
できる。また、少数キャリアは、上記カソード部だけで
なく上記カソード延長部によっても光電流に変更される
ので、上記ホトダイオードの感度を向上できる。
たときに、上記ホトダイオードの第１導電型エピタキシ
ャル層で発生した少数キャリアを、上記カソード部だけ
でなく上記カソード延長部でも受ける。したがって、上
記少数キャリアが上記ホトダイオード周辺のＭＯＳトラ
ンジスタやバイポーラトランジスタを含む回路部に流入
することを抑えることができる。したがって、上記少数
キャリアが上記周辺回路部の動作に悪影響を与えること
を抑えることができ、上記周辺回路部の動作特性を向上
できる。また、少数キャリアは、上記カソード部だけで
なく上記カソード延長部によっても光電流に変更される
ので、上記ホトダイオードの感度を向上できる。
【図１】 本発明の半導体装置の実施例の断面図であ
る。
る。
【図２】 上記実施例の変形例の断面図である。
【図３】 Ｂi−ＣＭＯＳ半導体装置の断面図である。
【図４】 従来の半導体装置の断面図である。
１ Ｐ型半導体基板 ２ Ｎ+埋込
み層 ４ Ｐ型エピタキシャル層 ５ Ｎ-ウェ
ル層 ７ コレクタ拡散層 ８ ベース拡
散層 ９ エミッタ層 １０ ホトダイオードのＮ+拡散層 １１ ＮチャネルＭＯＳトランジスタのソース,ドレ
イン １２ ＰチャネルＭＯＳトランジスタのソース,ドレ
イン １３ ホトダイオード電極取出し用Ｐ+拡散層 １４ エミッタポリシリコン電極 １５ ゲートポリシリコン電極 １６ 絶縁膜 １７ 電極
み層 ４ Ｐ型エピタキシャル層 ５ Ｎ-ウェ
ル層 ７ コレクタ拡散層 ８ ベース拡
散層 ９ エミッタ層 １０ ホトダイオードのＮ+拡散層 １１ ＮチャネルＭＯＳトランジスタのソース,ドレ
イン １２ ＰチャネルＭＯＳトランジスタのソース,ドレ
イン １３ ホトダイオード電極取出し用Ｐ+拡散層 １４ エミッタポリシリコン電極 １５ ゲートポリシリコン電極 １６ 絶縁膜 １７ 電極
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 8422−4Ｍ Ｈ０１Ｌ 31/10 Ｚ
Claims (1)
- 【請求項１】 第１導電型半導体基板上に形成された第
１導電型エピタキシャル層内に第２導電型ウェルが形成
され、上記第１導電型エピタキシャル層に第２導電型チ
ャネルＭＯＳトランジスタおよびホトダイオードが形成
され、上記第２導電型ウェルに第１導電型チャネルＭＯ
Ｓトランジスタおよびバイポーラトランジスタが形成さ
れた半導体装置において、 上記ホトダイオードの第２導電型層からなるカソード部
から、上記第１導電型エピタキシャル層を突き抜けて、
上記第１導電型半導体基板に達する第２導電型層からな
るカソード延長部を備えたことを特徴とする半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023619A JPH05226627A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4023619A JPH05226627A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05226627A true JPH05226627A (ja) | 1993-09-03 |
Family
ID=12115626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4023619A Pending JPH05226627A (ja) | 1992-02-10 | 1992-02-10 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05226627A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284711A (ja) * | 1997-04-10 | 1998-10-23 | Hamamatsu Photonics Kk | ＢｉＣＭＯＳ内蔵受光半導体装置 |
| WO1999039391A1 (en) * | 1998-01-30 | 1999-08-05 | Hamamatsu Photonics K.K. | LIGHT-RECEIVING SEMICONDUCTOR DEVICE WITH BUIT-IN BiCMOS AND AVALANCHE PHOTODIODE |
| JP2001284629A (ja) * | 2000-03-29 | 2001-10-12 | Sharp Corp | 回路内蔵受光素子 |
| US7247899B2 (en) * | 2003-09-12 | 2007-07-24 | Canon Kabushiki Kaisha | Semiconductor device, photoelectric conversion device and method of manufacturing same |
-
1992
- 1992-02-10 JP JP4023619A patent/JPH05226627A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10284711A (ja) * | 1997-04-10 | 1998-10-23 | Hamamatsu Photonics Kk | ＢｉＣＭＯＳ内蔵受光半導体装置 |
| WO1999039391A1 (en) * | 1998-01-30 | 1999-08-05 | Hamamatsu Photonics K.K. | LIGHT-RECEIVING SEMICONDUCTOR DEVICE WITH BUIT-IN BiCMOS AND AVALANCHE PHOTODIODE |
| US6392282B1 (en) | 1998-01-30 | 2002-05-21 | Hamamatsu Photonics K.K. | BiCMOS-integrated photodetecting semiconductor device having an avalanche photodiode |
| JP2001284629A (ja) * | 2000-03-29 | 2001-10-12 | Sharp Corp | 回路内蔵受光素子 |
| US7247899B2 (en) * | 2003-09-12 | 2007-07-24 | Canon Kabushiki Kaisha | Semiconductor device, photoelectric conversion device and method of manufacturing same |
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