JPH05327771A - パケット組み上げ方式 - Google Patents

Abstract

(57)【要約】 【目的】パケット組み上げ処理が高速に行えるようにす
る。 【構成】データグラムを分割して生成されたパケットの
受信毎に、同パケット中の各ヘッダの解析を行いなが
ら、同パケットをパケットバッファメモリ２に格納する
と共に、その各ヘッダ、データグラムのメモリ２内格納
位置を示す情報等をパケットディスクリプタメモリ３に
格納する動作をパケット解析回路１にて行う構成とす
る。また、最終パケットについての上記の格納動作が終
了すると、パケット組立回路４が起動され、メモリ３に
格納されている位置情報等に従い、メモリ２に格納され
ている複数パケットから１つのまとまったデータに組み
上げるのに必要な各データの転送指示をその位置情報等
と共に転送回路５に順に与えることで、その指示された
順で、その指定位置のデータがメモリ２から連続的に読
み込まれてマイクロプロセッサ側へ転送される構成とす
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、パケット通信機能を
持ったデータ通信端末、ホストマシン等に好適なパケッ
ト組み上げ方式に関する。

【０００２】

【従来の技術】一般に、パケット通信機能を持ったデー
タ通信端末、ホストマシン等においては、ネットワーク
上から受信したパケットをバッファメモリに格納し、そ
のパケットをパケットヘッダ部分などの非データ部分と
データグラムとに分けた後、データグラム部分を取り出
して別のバッファメモリに複写し、複数のパケットから
ある１つのまとまったデータとして組み上げるパケット
デコード処理が行われていた。

【０００３】また、ネットワーク上への送信の際には、
データを分割し、プロトコルに従ってヘッダを付加して
パケットを生成するパケットエンコード処理が行われて
いた。以上のパケットデコード処理およびパケットエン
コード処理は、マイクロプロセッサのプログラム処理に
より行われていた。

【０００４】

【発明が解決しようとする課題】上記したように従来
は、パケットの組み上げ処理（パケットデコード処理）
をマイクロプロセッサのプログラム処理で行い、しかも
その処理において、パケットを別のバッファメモリに複
写してパケット組み上げを行うため、その複写に長時間
を要し、パケット送受信の性能が向上できないといった
問題があった。この発明は上記事情に鑑みてなされたも
のでその目的は、パケット組み上げ処理が高速に行える
パケット組み上げ方式を提供することにある。

【０００５】

【課題を解決するための手段】この発明は、データグラ
ムを分割して生成された複数のパケットを受信順に格納
するための第１の格納手段と、この第１の格納手段に格
納される複数のパケットの各々について、そのパケット
中の各ヘッダおよびデータグラムの少なくとも位置情報
を順に格納するための第２の格納手段の２つの格納手段
を設けると共に、パケット組立手段と転送手段とを設
け、パケット組立手段は、第２の格納手段の格納情報に
従い、第１の格納手段に格納されている複数のパケット
から１つのまとまったデータに組み上げるのに必要な各
データの転送指示を少なくともその位置情報と共に転送
手段に順に与え、転送手段は、パケット組立手段により
指示された順で、その指定位置のデータを第１の格納手
段から読み込んで転送することを特徴とするものであ
る。

【０００６】

【作用】上記の構成においては、データグラムを分割し
て生成された複数のパケットが受信順に第１の格納手段
に格納され、そのパケット中の各ヘッダおよび（分割さ
れた）データグラムの位置情報等が順に第２の格納手段
に格納される。パケット組立手段は、第２の格納手段に
格納されている位置情報等に従い、第１の格納手段に格
納されている複数パケットから１つのまとまったデータ
に組み上げるのに必要な各データ（ヘッダと複数の分割
されたデータグラム）の転送指示をその位置情報等と共
に転送手段に順に与える。転送手段は、パケット組立手
段からの転送指示を受け、その指示された順で、その指
定位置のデータを第１の格納手段から連続的に読み込ん
で所定の転送先へ転送する。この連続的に転送されるデ
ータは、複数パケットから組み上げられた１つのまとま
ったデータである。

【０００７】このように、上記の構成によれば、第１の
格納手段に格納された複数のパケットから１つのまとま
ったデータに組み上げるのに必要な各データを抽出して
別の格納手段に複写するといった手続きを経ずに、単に
パケット組立手段の制御に基づく転送手段によるデータ
転送だけで、複数のパケットから１つのまとまったデー
タに組み上げることができる。

【０００８】

【実施例】図１はこの発明のパケット組み上げ方式を適
用するパケットエンコード／デコード装置の一実施例を
示すブロック構成図である。この図１の装置は、パケッ
ト通信機能を持ったデータ通信端末、ホストマシン等に
用いられるものである。図１の装置の左側にはシリアル
インタフェースが接続され、右側にはマイクロプロセッ
サ、主メモリ等（いずれも図示せず）が接続されている
ものとする。

【０００９】図１において、１はシリアルインタフェー
スより受信したパケットのヘッダを解析するパケット解
析回路である。パケット解析回路１には、送受信パケッ
トを格納するためのパケットバッファメモリ２、および
パケットバッファメモリ２に格納されているパケット中
の各ヘッダ、データグラムの位置を示す情報（ポイン
タ）等を格納するためのパケットディスクリプタメモリ
３が接続される。パケット解析回路１は、解析した受信
パケットをパケットバッファメモリ２に格納すると共
に、そのパケットの各ヘッダ、データグラムの位置情報
等をバッファディスクリプタメモリ３に格納するように
構成されている。

【００１０】パケットディスクリプタメモリ３には、パ
ケットバッファメモリ２に格納されている複数パケット
を対象とするパケット組み立て（組み上げ）を同ディス
クリプタメモリ３の格納情報に従って制御するパケット
組立回路４が接続される。このパケット組立回路４およ
びパケットバッファメモリ２には、同組立回路４の制御
のもとでパケットバッファメモリ２からデータを読み込
みマイクロプロセッサ側に転送する転送回路５が接続さ
れる。

【００１１】パケットバッファメモリ２およびパケット
ディスクリプタメモリ３にはまた、データ分割回路６が
接続される。データ分割回路６は、マイクロプロセッサ
側から送られる送信すべきデータを論理的に分割し、そ
のデータにヘッダを付加してパケットバッファメモリ２
に格納すると共に、そのヘッダ、分割された各データの
位置情報等をパケットディスクリプタメモリ３に格納す
るように構成される。

【００１２】パケットディスクリプタメモリ３にはま
た、パケットバッファメモリ２に格納されているヘッダ
およびデータグラムを対象とするパケット生成を同ディ
スクリプタメモリ３の格納情報に従って制御するパケッ
ト生成回路７が接続される。このパケット生成回路７お
よびパケットバッファメモリ２には、同生成回路７の制
御のもとでパケットバッファメモリ２からデータを読み
込みシリアルインタフェース側に転送する送信回路８が
接続される。パケット組立回路４、データ分割回路６お
よびパケット生成回路７は、制御回路９により制御され
る。

【００１３】次に、図１のパケットエンコード／デコー
ド装置の受信時の動作を、複数の受信ＩＰ（Internet P
rotocol ）パケットからＵＤＰ（User Datagram Protoc
ol）パケットを生成転送するパケット組み上げ（パケッ
トデコード）を例に説明する。

【００１４】まず、図１の装置において、シリアルイン
タフェースより図２の構造のＩＰパケットが受信された
ものとする。このＩＰパケットは、ＵＤＰパケットのデ
ータグラムを所定サイズで分割して生成されたものであ
る。ＩＰパケットのデータグラムは、ＵＤＰヘッダおよ
びＵＤＰパケットの分割されたデータグラムからなる。
このＩＰパケットのデータグラムには、ＭＡＣ（Media
Access Control）ヘッダおよびＩＰヘッダが付加されて
いる。ＩＰヘッダには、そのＩＰパケットが対応するＵ
ＤＰパケットを構成する何番目のパケットであるかを示
すパケット番号（パケットNO）と、そのパケットのデー
タを送信先で必要とするか否かを示すフラグが含まれて
いる。

【００１５】さて、図１の装置で受信されたパケット
（ＩＰパケット）はパケット解析回路１に入力される。
パケット解析回路１は、受信パケットが入力されると、
そのパケット中の各ヘッダの解析を行いながら、そのパ
ケット自体をパケットバッファメモリ２に格納すると共
に、各ヘッダのパケットバッファメモリ２内格納位置を
示す情報（ヘッダポインタ）、更には（ＭＡＣヘッダま
たはＩＰヘッダについては）ヘッダサイズおよび（ヘッ
ダ中の）パケット番号を示す情報（サイズ／パケットN
O）と、そのパケット中のデータグラム（ＵＤＰパケッ
トの分割されたデータグラム）のパケットバッファメモ
リ２内格納位置を示す情報（データポインタ）をパケッ
トディスクリプタメモリ３に格納する。

【００１６】パケットディスクリプタメモリ３に格納さ
れた上記の各種位置情報等の先頭には、パケット組み上
げの際に該当するＩＰパケットの次に取り出すべきＩＰ
パケットについての同様の情報の格納位置を示すチェイ
ン・ポインタが付加される。このチェイン・ポインタ
は、新たにパケット解析回路１に入力されたＩＰパケッ
トのＩＰヘッダの中から、同パケットを送信先で必要と
することを示すフラグが検出され、そのパケットについ
ての上記の各種位置情報等がパケットディスクリプタメ
モリ３に格納された際に設定される。

【００１７】パケット解析回路１は、以上の動作を、受
信パケットが入力される毎にメモリ２，３の格納領域を
切り替えながら行う。そしてパケット解析回路１は、最
終パケットであることを示すＩＰヘッダを検出した場合
には、上記したメモリ２，３への情報格納の後、制御回
路９に対してその旨を通知する。これを受けて制御回路
９は、マイクロプロセッサへの受信通知を行う。このと
きのメモリ２，３の情報格納状態の一例を図３に示す。

【００１８】マイクロプロセッサが制御回路９からの受
信通知を受けとると、受信処理プログラム（受信タス
ク）が起動する。マイクロプロセッサは、受信タスクに
従い、制御回路９に転送指示を与える。すると制御回路
９は、この転送指示をパケット組立回路４に与え、同回
路４を起動する。

【００１９】これによりパケット組立回路４は、パケッ
トディスクリプタメモリ３の格納情報に従い、マイクロ
プロセッサ側に転送すべきパケットバッファメモリ２内
データ（ヘッダまたはデータグラム）の格納位置を示す
ポインタ、更には（ＭＡＣヘッダまたはＩＰヘッダの場
合には）そのデータサイズを指定した転送指示を、転送
回路５に対して次々と与える。

【００２０】転送回路５は、パケット組立回路４からの
転送指示の順に、パケットバッファメモリ２内の指定位
置から始まるデータを指定サイズ分（あるいは所定サイ
ズ分）だけ読み込み、マイクロプロセッサ側に転送す
る。このパケット組立回路４および転送回路５の動作を
更に詳細に説明する。

【００２１】ＩＰパケットからＵＤＰパケットを生成転
送する本実施例では、パケット組立回路４はまず、先頭
のＩＰパケット（フラグメント＃１）中のＵＤＰヘッダ
のパケットバッファメモリ２内格納位置を示すポインタ
（ＵＤＰヘッダポインタ）をパケットディスクリプタメ
モリ３から取り出して転送回路５に与え、１回目の転送
を指示する。

【００２２】すると転送回路５は、パケット組立回路４
によって指定された格納位置から始まる所定サイズ（Ｕ
ＤＰヘッダサイズ）分のデータ、即ち先頭のＩＰパケッ
ト（フラグメント＃１）中のＵＤＰヘッダを、パケット
バッファメモリ２から読み込み、マイクロプロセッサ側
に転送する。

【００２３】パケット組立回路４は、１回目の転送を指
示すると、先頭のＩＰパケット（フラグメント＃１）中
のデータグラム（ＵＤＰパケットの分割された先頭デー
タグラム）のパケットバッファメモリ２内格納位置を示
すポインタ（データポインタ）をパケットディスクリプ
タメモリ３から取り出して転送回路５に与え、２回目の
転送を指示する。

【００２４】すると転送回路５は、パケット組立回路４
によって指定された格納位置から始まる所定サイズ分の
データ、即ち先頭のＩＰパケット（フラグメント＃１）
中のデータグラム（ＵＤＰパケットの分割された先頭デ
ータグラム）をパケットバッファメモリ２から読み込
み、マイクロプロセッサ側に転送する。

【００２５】パケット組立回路４は、２回目の転送を指
示すると、パケットディスクリプタメモリ３において、
その転送対象となったＩＰパケット（ここでは先頭のＩ
Ｐパケット）についての各種位置情報等に付されている
チェイン・ポインタを参照する。そしてパケット組立回
路４は、このチェイン・ポインタの指定する次のＩＰパ
ケットについてのパケットディスクリプタメモリ３内情
報の中から、同パケット（フラグメント＃２）中のデー
タグラムのパケットバッファメモリ２内格納位置を示す
ポインタ（データポインタ）を取り出して転送回路５に
与え、転送を指示する。

【００２６】すると転送回路５は、パケット組立回路４
によって指定された格納位置から始まる所定サイズ分の
データ、即ち次のＩＰパケット（フラグメント＃２）中
のデータグラムをパケットバッファメモリ２から読み込
み、マイクロプロセッサ側に転送する。以下、同様の動
作が、最後の転送対象ＩＰパケットまで繰り返し行われ
る。

【００２７】このようにして、マイクロプロセッサ側に
は、パケットバッファメモリ２に格納された複数の受信
ＩＰパケットの中から自動的に抽出されたＵＤＰヘッダ
およびデータグラムの群（ＵＤＰパケットの分割された
データグラムの群）が順に転送される。即ちマイクロプ
ロセッサ側には、パケットバッファメモリ２に格納され
た複数の受信ＩＰパケットから、他のメモリにデータを
複写することなく、１つのまとまったデータとして組み
上げられたＵＤＰパケットが転送される。したがってマ
イクロプロセッサ側では、パケット組み上げのための処
理は不要となる。

【００２８】次に、図１の装置の送信時の動作を、ＵＤ
Ｐパケットから複数のＩＰパケットを生成転送するパケ
ット分割生成（パケットエンコード）を例に説明する。
まず送信時には、マイクロプロセッサから制御回路９に
送信要求が出されると共に、送信すべきデータであるＵ
ＤＰパケット（データグラムにＵＤＰヘッダが付加され
たＵＤＰパケット）がデータ分割回路６に送られる。制
御回路９は、マイクロプロセッサからの送信要求を受け
取ると、データ分割回路６を起動する。

【００２９】これによりデータ分割回路６は、マイクロ
プロセッサから送られたＵＤＰパケットにＭＡＣヘッダ
およびＩＰヘッダ（の基本パターン）を付加して図４に
示すようにパケットバッファメモリ２に格納する。

【００３０】またデータ分割回路６は、ＵＤＰパケット
のデータグラムを所定の分割サイズ（ＩＰパケット中の
ＵＤＰヘッダを除くデータグラム部分のサイズ）で論理
的に分割して、その分割数（即ち生成すべきＩＰパケッ
ト数）を求める。そしてデータ分割回路６は、パケット
バッファメモリ２内の各ヘッダ（ＭＡＣヘッダ、ＩＰヘ
ッダおよびＵＤＰヘッダ）の格納位置を示す情報（ヘッ
ダポインタ）、更には（ＭＡＣヘッダまたはＩＰヘッダ
については）ヘッダサイズおよび（ヘッダ中の）パケッ
ト番号を示す情報（サイズ／パケットNO）を、上記の分
割数（生成すべきＩＰパケット数）だけ図４に示すよう
にパケットディスクリプタメモリ３に複写する。

【００３１】データ分割回路６は更に、パケットバッフ
ァメモリ２内のＵＤＰパケットの論理的に分割された各
データグラムの格納位置を示す情報（データポインタ）
を、図４に示すように、該当する各種ヘッダ位置情報等
に対応させてパケットディスクリプタメモリ３に格納す
る。

【００３２】以上のデータ分割回路６の動作が終了する
と、制御回路９はパケット生成回路７を起動する。これ
によりパケット生成回路７は、パケットディスクリプタ
メモリ３の格納情報を順に読み込み、送信すべきパケッ
トバッファメモリ２内データ（ヘッダまたはデータグラ
ム）の格納位置を示すポインタ、更には（ＭＡＣヘッダ
またはＩＰヘッダの場合には）そのデータサイズを指定
した送信指示を、送信回路８に対して次々と与える。ま
たパケット生成回路７は、ＭＡＣヘッダまたはＩＰヘッ
ダの送信指示の場合には、パケット番号も送信回路８に
与える。

【００３３】送信回路８は、パケット組立回路４からの
送信指示の順に、パケットバッファメモリ２内の指定さ
れた格納位置から始まるデータを指定サイズ分（あるい
は所定サイズ分）だけ読み込み、シリアルインタフェー
ス側に送信する。ここで、ＭＡＣヘッダまたはＩＰヘッ
ダを読み込んだ際には、パケット生成回路７から与えら
れたパケット番号が同ヘッダの所定位置に設定されて送
信される。

【００３４】このようにして、マイクロプロセッサから
与えられてパケットバッファメモリ２に格納されたデー
タ（ＭＡＣヘッダおよびＩＰヘッダが付加されたＵＤＰ
パケット）から、分割されたデータグラムを持つ複数の
ＩＰパケットが生成されて、順にシリアルインタフェー
スに送信される。

【００３５】以上は、特定のプロトコルに対応したパケ
ットエンコード／デコード装置について説明したが、各
種プロトコルに対応するヘッダ情報を予めメモリ等に持
つことにより、マルチプロトコルに対応したパケットエ
ンコード／デコード装置を実現することも可能である。

【００３６】

【発明の効果】以上詳述したようにこの発明によれば、
データグラムを分割して生成された複数のパケットを受
信順に第１の格納手段に格納すると共に、そのパケット
中の各ヘッダおよびデータグラムの位置情報等を順に第
２の格納手段に格納し、この第２の格納手段に格納され
ている位置情報等に従い、第１の格納手段に格納されて
いる複数パケットから１つのまとまったデータに組み上
げるのに必要な各データの転送指示をその位置情報等と
共にパケット組立手段から転送手段に順に与え、これを
受けて転送手段が、指示された順で、その指定位置のデ
ータを第１の格納手段から連続的に読み込んで所定の転
送先へ転送する構成としたので、この転送先には複数の
パケット（フラグメント）から１つのまとまったデータ
が自動的に組み上げられた形で転送されることになる。

【００３７】即ち、この発明によれば、第１の格納手段
に格納された複数の受信パケットから１つのまとまった
データに組み上げるのに必要な各データを抽出して別の
格納手段に複写するといった手続きを経ずに、単にパケ
ット組立手段の制御に基づく転送手段によるデータ転送
だけで、複数のパケットから１つのまとまったデータに
高速に組み上げることができる。特に、上記各手段をハ
ードウェアで実現した場合には、パケット組み上げの一
層の高速化が可能となり、マイクロプロセッサの負担も
軽減できる。

【図面の簡単な説明】

【図１】この発明のパケット組み上げ方式を適用するパ
ケットエンコード／デコード装置の一実施例を示すブロ
ック構成図。

【図２】受信パケットの構造例を示す図。

【図３】パケット受信時のパケットバッファメモリ２お
よびパケットディスクリプタメモリ３の情報格納状態の
一例を示す図。

【図４】パケット送信時のパケットバッファメモリ２お
よびパケットディスクリプタメモリ３の情報格納状態の
一例を示す図。

【符号の説明】

１…パケット解析回路、２…パケットバッファメモリ
（第１の格納手段）、３…パケットディスクリプタメモ
リ（第２の格納手段）、４…パケット組立回路、５…転
送回路、６…データ分割回路、７…パケット生成回路、
８…送信回路、９…制御回路。

Claims (1)

【特許請求の範囲】
1. 【請求項１】データグラムを分割して生成された複数の
   パケットを受信順に格納するための第１の格納手段と、 前記第１の格納手段に格納される複数のパケットの各々
   について、そのパケット中の各ヘッダおよびデータグラ
   ムの少なくとも位置情報を順に格納するための第２の格
   納手段と、 前記第１の格納手段に格納されている複数のパケットを
   対象とするパケット組み上げを、前記第２の格納手段の
   格納情報に従って制御するパケット組立手段と、 前記パケット組立手段の制御のもとで、前記第１の格納
   手段に格納されている複数のパケットを対象とするデー
   タ読み込みを行って、その読み込みデータを所定の転送
   先へ送る転送手段と、 を具備し、前記パケット組立手段は、前記第２の格納手
   段の格納情報に従い、前記第１の格納手段内の前記複数
   のパケットから１つのまとまったデータに組み上げるの
   に必要な各データの転送指示を少なくともその位置情報
   と共に前記転送手段に順に与え、前記転送手段は、前記
   パケット組立手段により指示された順で、その指定位置
   のデータを前記第１の格納手段から読み込んで転送する
   ことを特徴とするパケット組み上げ方式。