JPH0536968A - 薄膜半導体装置 - Google Patents

Abstract

(57)【要約】 【目的】 各素子構成部の薄膜半導体層の膜厚を厚くす
ることなく光電流を増加させ、さらにチャネル伝導率を
増加する。 【構成】 二つの主電極と、オーミック層と、薄膜半導
体層と、絶縁層と、制御電極とを備えた絶縁ゲート型素
子構成部２０，２１を有し、絶縁性基体１上に、主電極
となる第１及び第２の電極２，３を下層に設け制御電極
となる第３の電極７を上層に設けた第一の絶縁ゲート型
素子構成部２０と、この第一の絶縁ゲート型素子２０上
に配され、該第３の電極７を共通の制御電極とし、主電
極となる第４及び第５の電極１１，１２を上層に設けた
第二の絶縁ゲート型素子構成部２１と、を有する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は薄膜半導体装置に係り、
特に薄膜トランジスタ及び薄膜トランジスタ型光電変換
素子に関する。本発明はディスプレー、イメージスキャ
ナなどに用いられる薄膜半導体装置、特に薄膜トランジ
スタ及び薄膜トランジスタ型光電変換素子に好適に用い
られるものである。

【０００２】

【従来の技術】従来、大面積デバイス等の用途に用いら
れる光電変換素子には、非単結晶シリコンからなる薄膜
半導体が一般的に使われる。ここで、薄膜半導体を用い
た光電変換素子には、１次光電流型（フォトダイオード
型）と２次光電流型の二種類がある。一次光電流型光電
変換素子は入射光によって発生した電子と正孔を取り出
して光電変換する光電変換素子であるが、光電流が小さ
いという問題がある。一方、２次光電流型光電変換素子
は、前記１次光電型光電変換素子と比べて大きな光電流
が得られる。さらに、２次光電流型光電変換素子におい
て、特性（光電流・暗電流など）の安定化と向上のため
に補助電極を設けた薄膜トランジスタ型光電変換素子が
提案されている。

【０００３】図１４は、補助電極を設けた薄膜トランジ
スタ型光電変換素子の構成を示す概略的断面図である。
図１４に示すように、補助電極を設けた薄膜トランジス
タ型光電変換素子は、基板１上にゲート電極７、ゲート
絶縁層６、薄膜半導体層５、オーミック層４、ソース、
ドレイン電極層２，３を順次形成して構成される。

【０００４】

【発明が解決しようとしている課題】前記従来の薄膜半
導体装置の電気特性、特に光電流、または薄膜トランジ
スタのチャネル伝導率は薄膜半導体層の膜厚に依存す
る。図１５は光電流の薄膜半導体層の膜厚に対する依存
性を示す特性図である。膜厚の増加にともない光電流の
増加が見られる。一方、薄膜トランジスタのチャネル伝
導率（ｇsd＝∂Ｉsd／∂Ｖsd）の薄膜半導体層の膜厚に
対する依存性を図１６に示す。図１６に示すように前記
薄膜半導体層の膜厚の増加に対してチャネル伝導率は上
昇するが、ある膜厚を越えるとまた減少する。これは、
図１６に示すように薄膜半導体層の膜厚が薄いと薄膜ト
ランジスタの閾値電圧が高くなりチャネル伝導率が減少
するからである。一方、薄膜半導体層の膜厚の増加によ
り閾値電圧が一定になってからは、ソース、ドレイン電
極の接合抵抗の増加によりチャネル伝導率の減少が生じ
る。このように、薄膜トランジスタ型光電変換素子と薄
膜トランジスタを一体で形成して、イメージセンサを作
成しようとすると、薄膜半導体層の膜厚は、ある範囲内
に限定され、光電流の増加が制限されるという問題があ
った。

【０００５】

【課題を解決するための手段】本発明の薄膜半導体装置
は、二つの主電極と、オーミック層と、薄膜半導体層
と、絶縁層と、制御電極とを備えた絶縁ゲート型素子構
成部を有する薄膜半導体装置であって、絶縁性基体上
に、主電極となる第１及び第２の電極を下層に設け制御
電極となる第３の電極を上層に設けた第一の絶縁ゲート
型素子構成部と、この第一の絶縁ゲート型素子上に配さ
れ、該第３の電極を共通の制御電極とし、主電極となる
第４及び第５の電極を上層に設けた第二の絶縁ゲート型
素子構成部と、を有することを特徴とする。なお、ここ
で絶縁ゲート型素子とは、制御電極の電位制御により、
主電極間の電流を制御可能な素子をいい、例えば、薄膜
トランジスタ型光電変換素子、薄膜トランジスタ等を示
す。

【０００６】

【作 用】本発明の薄膜半導体装置は、絶縁性基体に第
一の絶縁ゲート型素子構成部、第二の絶縁ゲート型素子
構成部を積層二段構成として設け、両素子構成部の制御
電極を共通にすることで、第一の絶縁ゲート型素子構成
部、第二の絶縁ゲート型素子構成部の両方の主電極から
光電流を取り出すものである。本発明においては、各素
子構成部の薄膜半導体層の膜厚を厚くすることなく、二
つの絶縁ゲート型素子構成部から光電流を取り出すこと
ができるので、チャネル伝導率を増加させるとともに光
電流を増大させることができる。

【０００７】

【実施例】以下、本発明を実施例にもとづき説明する。 ［第１の実施例］図１は、本発明の薄膜トランジスタ型
光電変換素子の第１の実施例の断面図である。図１に示
した本発明の薄膜トランジスタ型光電変換素子の製造方
法を説明する。 （１）絶縁性基板１に第１の電極２、第２の電極３（主
電極となる）をＣｒ（１０００Å）で選択形成し、続い
て第１のオーミック層４をＰドープの水素化アモルファ
スシリコン（以下、ｎ+ 層）で形成する。前記第１のオ
ーミック層４のギャップ部分を除去し、第１の薄膜半導
体層５となる水素化アモルファスシリコン膜（以下、ａ
−Ｓｉ：Ｈ膜という）を４０００Å、第１の絶縁膜６と
なる水素化アモルファスシリコン窒化膜（以下、窒化シ
リコン膜という）を３０００ÅプラズマＣＶＤ法によ
り、順次堆積する。 （２）次に、第３の電極７（制御電極となる）となる透
光性の電極としてＩＴＯ膜を１０００Åスパッタリング
法で堆積する。 （３）さらに、第２の絶縁層８となる窒化シリコン膜を
３０００Å、第２の薄膜半導体層９となるａ−Ｓｉ：Ｈ
膜を４０００Å、第２のオーミック層１０としてｎ+ 層
を１５００ÅプラズマＣＶＤ法で順次堆積する。 （４）第４の電極１１、第５の電極１２（主電極とな
る）となるアルミニュウムを５０００Åスパッタリング
法で堆積後、第４の電極１１、第５の電極１２のパター
ンをエッチングで形成し、さらに第２のオーミック層１
０を除去する。

【０００８】以上のようにして、本発明の第１の実施例
の薄膜トランジスタ型光電変換素子は作成される。

【０００９】本実施例の薄膜トランジスタ型光電変換素
子の光電流及びチャネル伝導率を従来の薄膜トランジス
タ型光電変換素子の値と比較した結果を図２に示す。図
２には、図１に示した薄膜半導体層５，９を４０００Å
とした場合について示されている。図２からわかるよう
に従来例では、薄膜半導体層の膜厚の増加によって光電
流が増加するが（図中、実線で示す）、チャネル伝導率
の減少が生じていた（図中、破線で示す）。本実施例の
薄膜トランジスタ型光電変換素子は、光電流の増加（図
中、丸印で示す）もチャネル伝導率の増加（図中、三角
印で示す）も同時に実現できることがわかる。

【００１０】第１の実施例で、図１の２０に示す部分を
第１の薄膜トランジスタ、２１を第２の薄膜トランジス
タとして、第２の薄膜トランジスタの部分の構成を変え
て図３に示すように第２の絶縁層８を堆積した後で、第
４の電極１１、第５の電極１２をアルミニュウムで形成
し、第２のオーミック層１０を堆積して、さらにギャッ
プ部を除去した後に第２の薄膜半導体層９となるａ−Ｓ
ｉ：Ｈ膜をプラズマＣＶＤ法にて堆積させてもよい。 ［第２の実施例］さらに図４に示すように、第１の薄膜
トランジスタ２０の構成の異なる実施例を示す。 （１）絶縁性基板１に第１の薄膜半導体層５となるａ−
Ｓｉ：Ｈ膜を４０００Å、第１のオーミック層４となる
ｎ+ 層を１５００ÅプラズマＣＶＤ法で順次堆積する。 （２）第１の電極２、第２の電極３となるＣｒを１００
０Åスパッタリング法で堆積し、ギャップ部をエッチン
グで除去し、第１の電極２、第２の電極３を形成する。 （３）第１の電極２、第２の電極３の除かれた部分のｎ
+ 層を除去する。 （４）第１の絶縁層６となる窒化シリコン膜を３０００
ÅプラズマＣＶＤ法で堆積し、次に第３の電極７となる
透光性電極としてＩＴＯ膜を１０００Åスパッタリング
法で堆積する。 （５）次に、第２の絶縁層８として窒化シリコン膜を３
０００Åと第２の薄膜半導体層９としてａ−Ｓｉ：Ｈ膜
を４０００Å、さらに第２のオーミック層１０としてｎ
+ 層を１５００ÅプラズマＣＶＤ法により順次堆積す
る。 （６）第４の電極１１、第５の電極１２となるアルミニ
ュウムを５０００Åスパッタリング法で堆積して、ギャ
ップ部を除去して第４の電極１１、第５の電極１２を形
成する。 （７）（６）で形成された第４の電極１１と第５の電極
１２の間の部分の第２のオーミック層１０を除去する。

【００１１】以上のようにして本発明の第２の実施例の
薄膜トランジスタ型光電変換素子は作成された。

【００１２】図５に第２の実施例の別の構成例を示す。

【００１３】第２の薄膜トランジスタ部の構成が第２の
絶縁層８、第４の電極１１、第５の電極１２、第２のオ
ーミック層１０、第２の薄膜半導体層９の順に形成され
ている。

【００１４】なお以上説明したどの実施例も、第１の実
施例で示した図２に見られるように、光電流の増加と同
時に薄膜トランジスタのチャネル伝導率の増加が実現で
きている。 ［第３の実施例］本発明の第３の実施例は、１次元完全
コンタクト型センサアレイとして、第１の実施例の工程
で作成された薄膜トランジスタ型光電変換素子及び薄膜
トランジスタ等からなる駆動回路を用いて構成した。

【００１５】本発明の第１の実施例の工程で作成された
薄膜トランジスタ型光電変換素子は、図１に示すように
第１の電極から第５の電極まで五つの電極を持ってい
る。第３の実施例においては、図６に示すように第１の
電極２と第４の電極１１、さらに第２の電極３と第５の
電極１２をそれぞれ接続した状態で使用する。図６の素
子を図７に示すようにひとつの薄膜トランジスタ型光電
変換素子として扱う。

【００１６】図８に本発明の薄膜トランジスタ型光電変
換素子及び薄膜トランジスタ等からなる回路の一例を示
す。但し、ここでは９個の薄膜トランジスタ型光電変換
素子をもつセンサアレイの場合を取り上げる。

【００１７】同図において、薄膜トランジスタ型光電変
換素子Ｅ１〜Ｅ９は、３個で１ブロックを構成した３ブ
ロックでセンサアレイを構成している。薄膜トランジス
タ型光電変換素子Ｅ１〜Ｅ９に各々に対応してコンデン
サＣ１〜Ｃ９、スイッチングトランジスタＳＴ１〜ＳＴ
９が接続される。また光電変換素子Ｅ１〜Ｅ９で同一順
番を有する個別電極は、各々スイッチングトランジスタ
Ｔ１〜Ｔ９を介して、共通線１０２〜１０４のひとつに
接続されている。詳細にいえば、各ブロックの第１のス
イッチングトランジスタＴ１，Ｔ４，Ｔ７が共通線１０
２に、各ブロックの第２のスイッチングトランジスタＴ
２，Ｔ５，Ｔ８が共通線１０３に、各ブロックの第３の
スイッチングトランジスタＴ３，Ｔ６，Ｔ９が共通線１
０４に、それぞれ接続されている。共通線１０２〜１０
４は、各々スイッチングトランジスタＴ１０〜Ｔ１２を
介して、アンプ１０５に接続されている。スイッチング
トランジスタＴ１〜Ｔ９のゲート電極は、ブロック毎に
共通接続され、ブロック毎にシフトレジスタ１０６の並
列出力端子に接続されている。また、スイッチングトラ
ンジスタＴ１０〜Ｔ１２のゲート電極は、シフトレジス
タ１０７の並列出力端子に接続されている。

【００１８】スイッチングトランジスタＳＴ１〜ＳＴ９
のゲート電極は、スイッチングトランジスタＴ１〜Ｔ９
のゲート電極と同様に、ブロック毎に共通接続され、ブ
ロック毎にシフトレジスタ１０９の並列出力端子に接続
されている。したがって、シフトレジスタ１０９のシフ
トタイミングによってスイッチングトランジスタＳＴ１
〜ＳＴ９はブロック毎に順次ＯＮ状態になる。

【００１９】また図８において、共通線１０２〜１０４
は、それぞれコンデンサＣ１０〜Ｃ１２を介して接地さ
れ、且つスイッチングトランジスタＣＴ１〜ＣＴ３を介
して接地されている。

【００２０】コンデンサＣ１０〜Ｃ１２の容量はコンデ
ンサＣ１〜Ｃ９のそれよりも充分大きく取っておく。ス
イッチングトランジスタＣＴ１〜ＣＴ３の各ゲート電極
は共通に接続され、端子１０８に接続されている。すな
わち、端子１０８にハイレベルが印加されることで、ス
イッチングトランジスタＣＴ１〜ＣＴ３は同時にオン状
態となり共通線１０２〜１０４が接地されることにな
る。

【００２１】さらに薄膜トランジスタ型光電変換素子Ｅ
１〜Ｅ９にそれぞれ第１のゲート電極Ｇ１〜Ｇ９が対応
している。

【００２２】図９は、図８に示した回路図にもとづいて
作成された完全コンタクトセンサの部分平面図を示す。
同図において、１１１は、共通線１０２〜１０４などか
らなるマトリクス状の配線部、１１２は本発明による薄
膜トランジスタ型光電変換素子部、１１３はコンデンサ
Ｃ１〜Ｃ９よりなる電荷蓄積部、１１４はスイッチング
トランジスタＴ１〜Ｔ９からなる本発明の薄膜トランジ
スタ型光電変換素子と同一の構造である薄膜トランジス
タを用いた転送スイッチ、１１５はスイッチングトラン
ジスタＴ１〜Ｔ９からなる本発明の薄膜トランジスタ型
光電変換素子と同一の構造である薄膜トランジスタを用
いた放電スイッチ、１１６は転送スイッチ１１４の信号
出力を信号処理ＩＣに接続する引き出し線、１１７はコ
ンデンサＣ１０〜Ｃ１２からなる、転送用スイッチ１１
４によって転送された信号電荷を蓄積し読み出すための
負荷コンデンサである。

【００２３】図１０は、図９に示したＡ−Ａ’断面図で
ある。同図で明らかな様に、薄膜トランジスタ型光電変
換素子部１１２、電荷蓄積部１１３、転送スイッチ１１
４、マトリックス状の配線部１１１（不図示の放電スイ
ッチ１１５、負荷コンデンサ１１７も同様である）等す
べて、メタル、絶縁層、光導電性半導体、オーミックコ
ンタクト層、メタルから構成される同一の構造をなす。

【００２４】また、材料等の作成方法は、第１の実施例
と同様である。

【００２５】本実施例では、前記の転送スイッチ１１
４、放電スイッチ１１５を本発明の薄膜トランジスタ型
光電変換素子と同一の構造である薄膜トランジスタで形
成した例を示した。しかし、該転送スイッチ１１４、放
電スイッチ１１５として、第２の薄膜トランジスタを形
成しない従来の薄膜トランジスタを用いて本発明の薄膜
トランジスタ型光電変換素子と組み合わせることもで
き、また、第３の電極として、遮光性の電極を用い、本
発明の透光性の第３の電極を有する薄膜トランジスタ型
光電変換素子と組み合わせることもできる。

【００２６】図１１に示す様に光電変換部、駆動回路部
の上にガラスなどからなる耐摩耗層３１を形成してガラ
ス等の透光性基板の裏面から発光ダイオード等の光源３
２により照明し、原稿３３を読み取るレンズレスの完全
コンタクトセンサアレイに使用できる。また、本発明の
光センサアレイは、図１２に示すような等倍結像レンズ
３４を用いた完全コンタクトセンサアレイにも使用可能
である。

【００２７】図１３は、本実施例に係るセンサユニット
を用いて構成した画像情報処理装置として通信機能を有
するファクシミリの一例を示す概略的構成図である。

【００２８】ここで、202 は原稿ＰＰを読み取り位置に
向けて給送するための給送手段としての給送ローラ、20
4 は原稿ＰＰを一枚ずつ確実に分離給送するための分離
片である。206 はセンサユニットに対して読み取り位置
に設けられて原稿ＰＰの被読み取り面を規制するととも
に原稿ＰＰを搬送する搬送手段としてのプラテンローラ
である。

【００２９】Ｐは図示の例ではロール紙形態をした記録
媒体であり、センサユニットにより読み取られた画像情
報あるいはファクシミリ装置等の場合には外部から送信
された画像情報がここに再生される。210 は当該画像形
成をおこなうための記録手段としての記録ヘッドで、サ
ーマルヘッド、インクジェット記録ヘッド等種々のもの
を用いることができる。また、この記録ヘッドは、シリ
アルタイプのものでも、ラインタイプのものでもよい。
212 は記録ヘッド210 による記録位置に対して記録媒体
Ｐを搬送するとともにその被記録面を規制する搬送手段
としてのプラテンローラである。

【００３０】220 は、入力／出力手段としての操作入力
を受容するスイッチやメッセージその他、装置の状態を
報知するための表示部等を配したオペレーションパネル
である。

【００３１】230 は制御手段としてのシステムコントロ
ール基板であり、各部の制御を行なう制御部（コントロ
ーラー）や、光電変換素子の駆動回路（ドライバー）、
画像情報の処理部（プロセッサー）、送受信部等が設け
られる。240 は装置の電源である。

【００３２】本発明の情報処理装置に用いられる記録手
段としては、例えば米国特許第4723129 号明細書、同第
4740796 号明細書にその代表的な構成や原理が開示され
ているものが好ましい。この方式は液体（インク）が保
持されているシートや液路に対応して配置されている電
気熱変換体に、記録情報に対応していて核沸騰を越える
急速な温度上昇を与える少なくとも一つの駆動信号を印
加することによって、電気熱変換体に熱エネルギーを発
生せしめ、記録ヘッドの熱作用面に膜沸騰させて、結果
的にこの駆動信号に一対一に対応した液体（インク）内
の気泡を形成出来るので有効である。この気泡の成長、
収縮により吐出用開口を介して液体（インク）を吐出さ
せて、少なくとも一つの滴を形成する。

【００３３】更に、記録装置が記録できる最大記録媒体
の幅に対応した長さを有するフルラインタイプの記録ヘ
ッドとしては、上述した明細書に開示されているような
複数記録ヘッドの組み合わせによって、その長さを満た
す構成や一体的に形成された一個の記録ヘッドとしての
構成のいずれでも良い。

【００３４】加えて、装置本体に装着されることで、装
置本体との電気的な接続や装置本体からのインクの供給
が可能になる交換自在のチップタイプの記録ヘッド、あ
るいは記録ヘッド自体にインクタンクを一体的に設けら
れたカートリッジタイプの記録ヘッドを用いた場合にも
本発明は有効である。

【００３５】

【発明の効果】以上詳細に説明したように、本発明によ
れば、各素子構成部の薄膜半導体層の膜厚を厚くするこ
となく光電流を増加させ、さらにチャネル伝導率を増加
することができる新規な素子を提供することができる。

【図面の簡単な説明】

【図１】本発明による第１の実施例による半導体装置の
断面図である。

【図２】従来例と本発明による薄膜トランジスタ型光電
変換素子の光電流とチャネル伝導率の比較を示す特性図
である。

【図３】本発明による第１の実施例の別の構成例を示す
断面図である。

【図４】本発明による第２の実施例による半導体装置の
断面図である。

【図５】本発明による第２の実施例の別の構成例を示す
断面図である。

【図６】図１に示した本発明の薄膜トランジスタ型光電
変換素子をコンタクト型センサとして用いる際の接続方
法を示す図である。

【図７】図６に示した薄膜トランジスタ型光電変換素子
の等価回路である。

【図８】完全コンタクトセンサ回路の一例を示す図であ
る。

【図９】図８に示した回路に基づいて作成された完全コ
ンタクトセンサの部分平面図である。

【図１０】図８に示した回路に基づいて作成された完全
コンタクトセンサの断面図である。

【図１１】本発明のレンズレス完全コンタクトセンサの
一例を示す断面図である。

【図１２】本発明のレンズ付き完全コンタクトセンサの
一例を示す断面図である。

【図１３】本実施例に係るセンサユニットを用いて構成
した画像情報処理装置として通信機能を有するファクシ
ミリの一例を示す概略的構成図である。

【図１４】従来の半導体装置の断面図である。

【図１５】従来の薄膜トランジスタ型光電変換素子の光
電流の薄膜半導体の膜厚依存性を示す特性図である。

【図１６】従来の薄膜トランジスタ素子のチャネル伝導
率と閾値電圧の薄膜半導体の膜厚依存性を示す特性図で
ある。

【符号の説明】

１ 絶縁性基板（ガラス基板）、 ２ 第１の電極、
３ 第２の電極、 ４第１のオーミック層、 ５ 第１
の薄膜半導体層、 ６ 第１の絶縁層、 ７第３の電
極、 ８ 第２の絶縁層、 ９ 第２の薄膜半導体層、
１０ 第２のオーミック層、 １１ 第４の電極、
１２ 第５の電極、 ２０ 第１の薄膜トランジスタ、
２１ 第２の薄膜トランジスタ、 ３１ 耐摩耗層、
３２光源、３３ 原稿、 ３４ 等倍結像レンズ、
３５ センサアレイ基板、３６筐体、３７ 原稿、 １
１１ マトリックス形成された配線部、 １１２光電変
換素子構成部、 １１３ 電荷蓄積部、 １１４ 転送
用スイッチ、 １１５ 放電用スイッチ、 １１６ 信
号出力の引き出し線、 １１７ 負荷コンデンサ、Ｅ１
光電変換素子、 Ｅ２ 光電変換素子、 Ｅ３ 光電変
換素子、 Ｅ４光電変換素子、 Ｅ５ 光電変換素子、
Ｅ６ 光電変換素子、 Ｅ７ 光電変換素子、Ｅ８
光電変換素子、 Ｅ９ 光電変換素子、Ｇ１ 第１のゲ
ート電極、 Ｇ２第１のゲート電極、 Ｇ３ 第１のゲ
ート電極、 Ｇ４ 第１のゲート電極、 Ｇ５ 第１の
ゲート電極、 Ｇ６ 第１のゲート電極、 Ｇ７ 第１
のゲート電極、 Ｇ８ 第１のゲート電極、 Ｇ９第１
のゲート電極、Ｃ１ コンデンサ、Ｃ２ コンデンサ、
Ｃ３ コンデンサ、 Ｃ４ コンデンサ、 Ｃ５ コ
ンデンサ、 Ｃ６ コンデンサ、 Ｃ７ コンデンサ、
Ｃ８ コンデンサ、 Ｃ９コンデンサ、 Ｃ１０ コ
ンデンサ、 Ｃ１１ コンデンサ、 Ｃ１２ コンデン
サ、ＳＴ１ スイッチングトランジスタ、 ＳＴ２ ス
イッチングトランジスタ、ＳＴ３ スイッチングトラン
ジスタ、 ＳＴ４ スイッチングトランジスタ、ＳＴ５
スイッチングトランジスタ、 ＳＴ６ スイッチング
トランジスタ、ＳＴ７ スイッチングトランジスタ、
ＳＴ８ スイッチングトランジスタ、ＳＴ９ スイッチ
ングトランジスタ、Ｔ１ スイッチングトランジスタ、
Ｔ２ スイッチングトランジスタ、 Ｔ３ スイッチ
ングトランジスタ、 Ｔ４ スイッチングトランジス
タ、 Ｔ５スイッチングトランジスタ、 Ｔ６ スイッ
チングトランジスタ、 Ｔ７ スイッチングトランジス
タ、 Ｔ８ スイッチングトランジスタ、 Ｔ９ スイ
ッチングトランジスタ、 Ｔ１０ スイッチングトラン
ジスタ、 Ｔ１１ スイッチングトランジスタ、 Ｔ１
２ スイッチングトランジスタ、ＣＴ１ スイッチング
トランジスタ、ＣＴ２ スイッチングトランジスタ、Ｃ
Ｔ３ スイッチングトランジスタ、１０１ バイアス電
源、 １０２ 共通線、 １０３ 共通線、 １０４
共通線、 １０５ アンプ、 １０６ シフトレジス
タ、 １０７ シフトレジスタ、 １０８ 端子、 １
０９ シフトレジスタ、202 給送ローラ、 204 分
離片、 206 プラテンローラ、 Ｐ 記録媒体、 210
記録ヘッド、 212 プラテンローラ、 220 オ
ペレーションパネル、 230 システムコントロール基
板、 240 装置の電源。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 二つの主電極と、オーミック層と、薄膜
   半導体層と、絶縁層と、制御電極とを備えた絶縁ゲート
   型素子構成部を有する薄膜半導体装置であって、 絶縁性基体上に、主電極となる第１及び第２の電極を下
   層に設け制御電極となる第３の電極を上層に設けた第一
   の絶縁ゲート型素子構成部と、この第一の絶縁ゲート型
   素子上に配され、該第３の電極を共通の制御電極とし、
   主電極となる第４及び第５の電極を上層に設けた第二の
   絶縁ゲート型素子構成部と、を有する薄膜半導体装置。
2. 【請求項２】 前記第３の電極が透光性電極であること
   を特徴とする請求項１記載の薄膜半導体装置。
3. 【請求項３】 絶縁性基体上に、第１及び第２の電極、
   第１のオーミック層、第１の薄膜半導体層、第１の絶縁
   層、第３の電極、第２の絶縁層、第２の薄膜半導体層、
   第２のオーミック層、第４及び第５の電極を順次積層す
   ることで前記第一及び第二の絶縁ゲート素子構成部を構
   成してなる請求項１又は請求項２記載の薄膜半導体装
   置。
4. 【請求項４】 絶縁性基体上に、第１及び第２の電極、
   第１のオーミック層、第１の薄膜半導体層、第１の絶縁
   層、第３の電極、第２の絶縁層、第４及び第５の電極、
   第２のオーミック層、第２の薄膜半導体層を順次積層す
   ることで前記第一及び第二の絶縁ゲート素子構成部を構
   成してなる請求項１又は請求項２記載の薄膜半導体装
   置。
5. 【請求項５】 絶縁性基体上に、第１の薄膜半導体層、
   第１のオーミック層、第１及び第２の電極、第１の絶縁
   層、第３の電極、第２の絶縁層、第２の薄膜半導体層、
   第２のオーミック層、第４及び第５の電極を順次積層す
   ることで前記第一及び第二の絶縁ゲート素子構成部を構
   成してなる請求項１又は請求項２記載の薄膜半導体装
   置。
6. 【請求項６】 絶縁性基体上に、第１の薄膜半導体層、
   第１のオーミック層、第１及び第２の電極、第１の絶縁
   層、第３の電極、第２の絶縁層、第４及び第５の電極、
   第２のオーミック層、第２の薄膜半導体層を順次積層す
   ることで前記第一及び第二の絶縁ゲート素子を構成して
   なる請求項１又は請求項２記載の薄膜半導体装置。