JPH06101498B2 - 半導体装置の故障解析方法 - Google Patents
半導体装置の故障解析方法Info
- Publication number
- JPH06101498B2 JPH06101498B2 JP62276388A JP27638887A JPH06101498B2 JP H06101498 B2 JPH06101498 B2 JP H06101498B2 JP 62276388 A JP62276388 A JP 62276388A JP 27638887 A JP27638887 A JP 27638887A JP H06101498 B2 JPH06101498 B2 JP H06101498B2
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- Japan
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- failure analysis
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- insulating film
- conductor wiring
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の故障解析方法に関し、特に容易に
電子ビームテスターによる半導体装置故障解析が可能な
方法に関する。
電子ビームテスターによる半導体装置故障解析が可能な
方法に関する。
従来、この種の半導体集積回路の故障解析は、第1の方
法として、パッシベーション膜8および導体配線7の層
間の絶縁膜II8を全く除去せずに電子ビームテスター
(もしくはストロボSEM)を用いて電位コントラストお
よび波形を観察している。
法として、パッシベーション膜8および導体配線7の層
間の絶縁膜II8を全く除去せずに電子ビームテスター
(もしくはストロボSEM)を用いて電位コントラストお
よび波形を観察している。
また、第2の方法としては、第2図(a)および(b)
に示すように、前記絶縁膜II8をエンッチングにより除
去し同様の観察を行っている。
に示すように、前記絶縁膜II8をエンッチングにより除
去し同様の観察を行っている。
上述した従来の半導体集積回路の故障解析方法の場合、
まず、第1の方法では、電子ビームテスターで観測した
い電位の絶対値が小さいときには電位コントラストの判
別ができないという欠点がある。また、第2の方法で
は、絶縁膜がシリコン窒化膜のようなときには、等方性
のプラズマエンッチング等を用いているが、第2図
(b)のように、下層の導体配線と上層の導体配線との
間のシリコン窒化膜が除去されて下層の導体配線と上層
の導体配線とがショートしてしまうという欠点がある。
まず、第1の方法では、電子ビームテスターで観測した
い電位の絶対値が小さいときには電位コントラストの判
別ができないという欠点がある。また、第2の方法で
は、絶縁膜がシリコン窒化膜のようなときには、等方性
のプラズマエンッチング等を用いているが、第2図
(b)のように、下層の導体配線と上層の導体配線との
間のシリコン窒化膜が除去されて下層の導体配線と上層
の導体配線とがショートしてしまうという欠点がある。
本発明の半導体装置の故障解析方法は、一主面上に半導
体素子等の拡散領域および多層導体配線を有する半導体
集積回路において、前記半導体集積回路上のパッシベー
ション用絶縁膜および多層導体配線の層間の絶縁膜を反
応性イオンエンッチングにより除去する第1の工程と、
前記第1の工程により表面に露出された各層の導体配線
の表面に残された絶縁膜のみをフォーカスド・イオン・
ビームを用いたエンッチングにより完全に除去する第2
の工程と、前記第2の工程により完全に前記絶縁膜を除
去された前記各層の導体配線表面をストロボSEMを用い
た電子ビームテスターにより故障解析をする第3の工程
とを含む。
体素子等の拡散領域および多層導体配線を有する半導体
集積回路において、前記半導体集積回路上のパッシベー
ション用絶縁膜および多層導体配線の層間の絶縁膜を反
応性イオンエンッチングにより除去する第1の工程と、
前記第1の工程により表面に露出された各層の導体配線
の表面に残された絶縁膜のみをフォーカスド・イオン・
ビームを用いたエンッチングにより完全に除去する第2
の工程と、前記第2の工程により完全に前記絶縁膜を除
去された前記各層の導体配線表面をストロボSEMを用い
た電子ビームテスターにより故障解析をする第3の工程
とを含む。
次に、本発明について図面を参照して詳細に説明する。
第1図(a)〜(e)は本発明の一実施例を工程順に示
す断面図であり、2層配線を有するシリコン半導体集積
回路を電子ビームテスターにより故障解析する方法に適
用した実施例である。
す断面図であり、2層配線を有するシリコン半導体集積
回路を電子ビームテスターにより故障解析する方法に適
用した実施例である。
まず、同図(a)のように、n型シリコン基板1上にシ
リコン酸化膜2が形成され、アルミニウム3の2層配線
が層間およびパッシベーション膜としてシリコン窒化膜
4を用いて形成されている半導体集積回路を解析する場
合、同図(b)のように、まず、RIE(反応性イオンエ
ンッチング)を用いてシリコン窒化膜4が異方的にエン
ッチングされて同図(c)に示すようになる。第1層の
アルミニウム配線3上および第2層のアルミニウム配線
3上にはシリコン窒化膜4が残っている。さらに、同図
(d)に示すように、FIB(フォーカスド・イオン・ビ
ーム)エンッチングを用いて第1層のアルミニウム配線
3上および第2層のアルミニウム配線3上に残されたシ
リコン窒化膜4のみが除去される。そして、同図(e)
に示すように、電子ビームが第1層および第2層のアル
ミニウム配線上に照射され、同時に、このシリコン集積
回路がLSIテスター等を用いて開始され、ストロボ走査
型電子顕微鏡1(SEM)の原理を用いて電位コントラス
トおよび内部の電位波形が観察される。電位差としては
0.5Vないし0.25V以下の電位が観察できる。
リコン酸化膜2が形成され、アルミニウム3の2層配線
が層間およびパッシベーション膜としてシリコン窒化膜
4を用いて形成されている半導体集積回路を解析する場
合、同図(b)のように、まず、RIE(反応性イオンエ
ンッチング)を用いてシリコン窒化膜4が異方的にエン
ッチングされて同図(c)に示すようになる。第1層の
アルミニウム配線3上および第2層のアルミニウム配線
3上にはシリコン窒化膜4が残っている。さらに、同図
(d)に示すように、FIB(フォーカスド・イオン・ビ
ーム)エンッチングを用いて第1層のアルミニウム配線
3上および第2層のアルミニウム配線3上に残されたシ
リコン窒化膜4のみが除去される。そして、同図(e)
に示すように、電子ビームが第1層および第2層のアル
ミニウム配線上に照射され、同時に、このシリコン集積
回路がLSIテスター等を用いて開始され、ストロボ走査
型電子顕微鏡1(SEM)の原理を用いて電位コントラス
トおよび内部の電位波形が観察される。電位差としては
0.5Vないし0.25V以下の電位が観察できる。
このようにして、電子ビームテスターにより不良解析が
行われる。
行われる。
以上説明したように本発明は、多層配線を有する半導体
集積回路のパッシベーション用絶縁膜および多層導体配
線の層間の絶縁膜を反応性イオンエンッチング(RIE)
により除去し、かつ、前記多層導体配線の表面に少し残
った絶縁膜のみをフォーカスド・イオン・ビーム(FI
B)エッチングにより完全に除去することにより、前記
各層の導体配線の表面をストロボSEMを用いた電子ビー
ムテスターにより電位コントラスト法および波形法によ
り非常に小さな電位差、例えば、0.25Vもしくは0.5Vの
電位差を容易に故障解析することができるという効果が
ある。
集積回路のパッシベーション用絶縁膜および多層導体配
線の層間の絶縁膜を反応性イオンエンッチング(RIE)
により除去し、かつ、前記多層導体配線の表面に少し残
った絶縁膜のみをフォーカスド・イオン・ビーム(FI
B)エッチングにより完全に除去することにより、前記
各層の導体配線の表面をストロボSEMを用いた電子ビー
ムテスターにより電位コントラスト法および波形法によ
り非常に小さな電位差、例えば、0.25Vもしくは0.5Vの
電位差を容易に故障解析することができるという効果が
ある。
第1図(a)〜(e)は本発明の一実施例の断面図およ
び第2図(a)〜(b)は従来の方法における問題点を
説明するための断面図である。 1……n型シリコン基板、2……シリコン酸化膜、3…
…アルミニウム配線、4……シリコン窒化膜、5……半
導体基板、6……絶縁膜I、7……導体配線、8……絶
縁膜II。
び第2図(a)〜(b)は従来の方法における問題点を
説明するための断面図である。 1……n型シリコン基板、2……シリコン酸化膜、3…
…アルミニウム配線、4……シリコン窒化膜、5……半
導体基板、6……絶縁膜I、7……導体配線、8……絶
縁膜II。
Claims (1)
- 【請求項1】一主面上に半導体素子等の拡散領域および
多層導体配線を有する半導体集積回路の故障解析方法に
おいて、前記半導体集積回路上のパッシベーション用絶
縁膜および前記多層導体配線の層間の絶縁膜を反応性イ
オンエンッチングにより除去する第1の工程と、前記第
1の工程により表面に露出された各層の導体配線の表面
に残された絶縁膜のみをフォーカスド・イオン・ビーム
を用いたエンッチングにより完全に除去する第2の工程
と、前記第2の工程により完全に前記絶縁膜を除去され
た前記各層の導体配線表面をストロボ走査型電子顕微鏡
を用いた電子ビームテスターにより故障解析する第3の
工程とを含むことを特徴とする半導体装置の故障解析方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276388A JPH06101498B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の故障解析方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62276388A JPH06101498B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の故障解析方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01119037A JPH01119037A (ja) | 1989-05-11 |
| JPH06101498B2 true JPH06101498B2 (ja) | 1994-12-12 |
Family
ID=17568718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62276388A Expired - Lifetime JPH06101498B2 (ja) | 1987-10-30 | 1987-10-30 | 半導体装置の故障解析方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06101498B2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5952247A (en) * | 1994-11-23 | 1999-09-14 | Intel Corporation | Method of accessing the circuitry on a semiconductor substrate from the bottom of the semiconductor substrate |
| US6020746A (en) * | 1994-11-23 | 2000-02-01 | Intel Corporation | Method and apparatus for probing an integrated circuit through the back side of an integrated circuit die |
| US5976980A (en) * | 1994-11-23 | 1999-11-02 | Intel Corporation | Method and apparatus providing a mechanical probe structure in an integrated circuit die |
| US6153891A (en) * | 1994-11-23 | 2000-11-28 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
| US5904486A (en) * | 1997-09-30 | 1999-05-18 | Intel Corporation | Method for performing a circuit edit through the back side of an integrated circuit die |
| US6309897B1 (en) | 1997-09-30 | 2001-10-30 | Intel Corporation | Method and apparatus providing a circuit edit structure through the back side of an integrated circuit die |
| US6159754A (en) * | 1998-05-07 | 2000-12-12 | Intel Corporation | Method of making a circuit edit interconnect structure through the backside of an integrated circuit die |
| US6692995B2 (en) | 2002-04-05 | 2004-02-17 | Intel Corporation | Physically deposited layer to electrically connect circuit edit connection targets |
-
1987
- 1987-10-30 JP JP62276388A patent/JPH06101498B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01119037A (ja) | 1989-05-11 |
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