[go: up one dir, main page]

JPH06151385A - SiOx材料をプラズマエッチングするための方法および集積回路内の層間の金属接続部を生成するための方法 - Google Patents

SiOx材料をプラズマエッチングするための方法および集積回路内の層間の金属接続部を生成するための方法

Info

Publication number
JPH06151385A
JPH06151385A JP5149242A JP14924293A JPH06151385A JP H06151385 A JPH06151385 A JP H06151385A JP 5149242 A JP5149242 A JP 5149242A JP 14924293 A JP14924293 A JP 14924293A JP H06151385 A JPH06151385 A JP H06151385A
Authority
JP
Japan
Prior art keywords
etching
gas
plasma
tin
wafer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP5149242A
Other languages
English (en)
Other versions
JP3339920B2 (ja
Inventor
Subhash Gupta
サバッシュ・グプタ
Susan H Chen
スーザン・エイチ・チェン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Advanced Micro Devices Inc
Original Assignee
Advanced Micro Devices Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Advanced Micro Devices Inc filed Critical Advanced Micro Devices Inc
Publication of JPH06151385A publication Critical patent/JPH06151385A/ja
Application granted granted Critical
Publication of JP3339920B2 publication Critical patent/JP3339920B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76805Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics the opening being a via or contact hole penetrating the underlying conductor
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • ing And Chemical Polishing (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

(57)【要約】 【目的】 CHF3 、N2 および質量の軽い冷却ガスを
用いての改良されたSiOx エッチング方法を提供す
る。 【構成】 密閉されたプラズマ反応装置内で、全圧が3
000mTorrのオーダにある状態でSiOx 材料を
エッチングする。少なくとも10:1の高いアスペクト
比を得ることができる。

Description

【発明の詳細な説明】
【0001】
【発明の分野】この発明は、シリコン化合物をエッチン
グするための新しいドライエッチングプロセスに関し、
特にSiOx 化合物またはガラスにおいてアスペクト比
の高いホールを作るのに応用されるプロセスに関する。
【0002】
【発明の背景】シリコン化合物またはガラスのより迅速
なエッチングのための技術によって改良できる、電気お
よび半導体装置ならびにプロセスが多数ある。良いエッ
チングプロセスの基準となるのは、そのアスペクト比の
高いホールを形成する能力である。先行技術において、
シリコン化合物におけるこのような穴の深さ/直径の
比、すなわちアスペクト比Rの報告されている最高値
は、R=1.5のオーダにある。また、ホールの直径が
小さくなるにつれて、ドライエッチング技術を用いての
達成可能なアスペクト比は悪化してきている。したがっ
て、シリコンベースの材料のための改良されたプロセス
が必要である。表面を損傷することなく、材料にアスペ
クト比の高いホールを迅速に形成できるエッチングプロ
セスはいずれも、その材料の良い一般的なエッチャント
であると解されている。
【0003】表面のイオン衝撃は、プラズマエッチン
グ、反応性イオンエッチング、およびスパッタ堆積の重
要な局面である。イオン衝撃はまた、二次イオン質量分
析法(SIMS法)、および低エネルギイオン散乱分光
分析(LEIS)などのいくつかの分析技術の重要な部
分でもある。オージェ電子分光(AIS)もまた、物理
的なスパッタリングのために低エネルギ不活性ガスイオ
ンを用いて、深さのプロファイルを支持する侵食を得
る。これらは非常に重要なプロセスとなったが、イオン
により引起こされた界面化学現象および新しい界面化学
的、物理的、および電子的な特徴の変化は非常に複雑
で、まだよく理解されていないプロセスである。これ
が、ほとんどの、工業用のプラズマに援助されたエッチ
ングプロセスの実験的な開発につながった。
【0004】プラズマは部分的にイオン化された準中性
(quasi-neutral)ガスである。それらは真空のチャンバ
内で、ガスをイオン化するのに十分な電界を与えること
によって作られる。その電源は、DC電界、誘導高周波
コイル、マイクロ波または容量性結合された高周波電界
であってもよい。電子は他の粒子に比べ質量が小さいた
め、これらのシステムにおいて得られるエネルギのほと
んどは、最初に電子によって吸収される。これらの高エ
ネルギの電子は、他の分子と衝突し、ガスをイオン化
し、プラズマを維持する。典型的なイオン化のポテンシ
ャルは高いため、分子および原子の大多数は中性のまま
である。結局、プラズマと任意の近くにある誘導体表面
との間でDCのポテンシャルが高まり、さらなる不均衡
を妨げる。
【0005】一般的に半導体処理プラズマは、熱非平衡
の状態にあり、以下のものによって影響される。
【0006】(a)電力−吸収される電力を増すことに
よって、シースポテンシャルと生成されるイオンの数と
が増加する。プラズマ内のいかなるウエハも、増加した
イオンの流量と、増加されたイオンエネルギの衝突とか
ら引起こされた温度の増加を経験する。明らかに、電力
が高いと基板に、より大きい損傷が起こり得る。
【0007】(b)圧力−より高い圧力では、より多く
のガス分子が利用可能であり、これは結果としてより高
いイオンの流量をもたらすと一般に考えられている。非
常に高速のエッチングは、通常高エネルギのイオンで起
こる表面の損傷を頻繁に伴う。このような表面の損傷は
重いイオンにおいて予想されるが、一方軽いイオンでも
報告されている。
【0008】(c)装置の形状−基板の位置や磁石の形
状、チャンバの材料、およびイオンの密度の均一性を含
むチャンバのジオメトリ等のパラメータは、エッチング
プロセスに影響する。
【0009】種々のエッチャントガスによる材料のエッ
チングレートが明らかに異なることに対する説明は、反
応性のガス分子の、エッチングされる表面に浸透する能
力、サブサーフェスの結合を壊す、または表面の原子が
結合するエネルギを低下させる能力、放出温度において
放出される生成物が揮発性となるようにその結合に代わ
ってそれ自体を基板に結合する能力と関係がある。高エ
ネルギのイオンが固体に突き当ると、それはそのエネル
ギを表面付近の原子に一連の弾性衝突、ならびに電子の
および振動のプロセスを介して移す。衝突のカスケード
効果は、イオン注入、結晶性の損傷、イオン混合、およ
び物理的なスパッタリングを生じさせ得る。これらの効
果はまた、低エネルギのイオン衝撃からも起こり得る。
イオン混合とは、目標の原子がイオン衝撃により配置し
なおされるプロセスであり、そのプロセスは反跳および
カスケードによる寄与によって破壊される。揮発性のあ
る生成物の形成を促進する点において、混合プロセスは
重要であるかもしれないと考えられている。これは表面
付近の原子が、表面の電位障壁を克服し、それによって
真空へと出るのに十分な、表面に垂直な運動量の移動を
受ける、スパッタリングから明らかである。
【0010】現在プラズマエッチングのため最も頻繁に
用いられるいくつかの形式の装置がある。密閉されたプ
ラズマ反応装置は、このような装置の1つの形式であ
り、高周波電源によって励起されて、その間でプラズマ
を誘導し維持する、一般に近接して隔てられた平行平板
を用いる。これらの比較的簡単で、本質的に平行平板の
電極装置では、プラズマの密度およびイオンエネルギが
別個に抑制されず、したがって、高い電力を必要とする
状況では高いイオンエネルギが縮小され得ないという難
しさがある。
【0011】典型的には、先行技術では、これらの反応
装置はエッチングのための0.3−0.5Torrのオ
ーダの圧力での動作を特徴とする、1対の近接して隔て
られた平面の電極からなる。この圧力は一般に、これら
に等方性エッチングの特性を与える。前は、これらの反
応装置は単一のウエハ動作における、工業用のエッチン
グ使用には遅すぎていた。
【0012】アスペクト比の高いホールの主な応用は、
半導体装置の製造におけるコンタクトホール、すなわち
「VIA」の創出においてである。これらのVIAは、
集積回路の表面上の誘電体層を貫いて作られ、それは回
路の表面への電気的接続を可能にし、もしくは回路の活
性のエレメントを覆う誘電体層上に前もって置かれてい
る金属の相互接続片への接続を可能にする。しかしなが
ら、このようなエッチングプロセスは集積回路に限定さ
れない、というのはSiOx 、またはガラスから作られ
る装置および物体で、このような材料においてアスペク
ト比の高いホールを作ることができる改良されたミクロ
機械プロセスによって改良され得るものが多く存在する
からである。
【0013】SiO2 のRIEにおける窒素の役割は、
J.スモリンスキー(Smolinsky )によって、「エレク
トロケミストリ」( Electro Chemistry)Vol.12
9、No.5、1982年5月、pp.1036−10
40で報告されている。この報告は、改良されたアスペ
クト比を示しているが、後述のようなパンチスルーの問
題は克服しなかった。
【0014】この発明のプロセスは、半導体集積回路の
製造における特殊な問題に関連して説明されるが、この
プロセスの応用はそれに限定されないと理解されたい。
【0015】半導体集積回路は、回路の部分間に多数の
低抵抗接続を必要とする。これらは相互接続部と呼ばれ
る。相互接続部は、通常金属であるが、ドープされたポ
リシリコンからできていてもよい。誘電体層によって離
される相互接続部のいくつかのレベルが、通常は要求さ
れる。典型的には、相互接続部に用いられる金属はAl
であるか、またはAlを含む、というのもこれは低い抵
抗を有し、比較的安価で与えられるからである。
【0016】相互接続の異なるレベル間に接続を与える
こともまた不可欠である。おおまかに言えばこれは、選
択された場所で、表面から誘電体層を通って下にある相
互接続部に達するまでホールを開けることによって達成
される。次に、ホール、または「VIA」は、低抵抗の
材料、通常は金属で、下へ、誘電体の上まで充填され、
そして上部表面がAlで被覆される。次に、金属層上
に、通常窒化チタンTiNの薄い反射防止コーティング
(ARC)が施される。次にレジストが、ARC層上に
積層され、UV放射に露光されて、マスクパターンを形
成する。パターン化されたマスクは、金属のエッチング
を制御して、次のレベルの相互接続部を形成するため用
いられる。ARCコーティングは、金属からの光の反射
を減少し、形成されるべき光学像のマスク上のより鋭い
焦点を可能にする。保護誘電体の次の層が、相互接続部
上に施される。
【0017】このような多層構造においては、金属が下
にある鋭い端を覆う必要がなく、次の層のための写真の
プロセスが、より鋭い焦点のための単一の深さが平坦な
範囲を有するように、層の各々の最終表面を滑らかにす
るため誘電体層の各々の表面に平坦化のプロセスを与え
ることが不可欠である。この平坦化の要求が新たな問題
につながった。大きな、全体にわたる平坦化のプロセス
の結果、図1のように、単一のチップで平坦化された表
面1から、下にある接触する表面までの距離が、ここで
5500Åから16500Åに大きく変化する可能性が
ある。VIAのためのエッチングプロセスはしたがっ
て、浅いホール2の底の材料を損傷することなく、同時
に、より深いホール2′を作成することができなくては
ならない。
【0018】従来の先行のエッチングプロセスでは、V
IAのホールの深さがチップで大きく変化する例におい
ては、浅いVIA2の底の露光されたARC層8は、通
常は350ÅのTiNのARC層が実質的に1000Å
まで厚くされたときでさえも、頻繁にエッチングされ
る。この結果、下にある金属7のスパッタリング、およ
び/または下にある表面9の損傷が起こる。また、先行
のプロセスにおいては、ポリマーの増強10がVIAホ
ールで通常起こり、これは除去し難い。また、これはし
ばしば、結果として起こるVIAの抵抗が実質的により
高くなる結果につながる。
【0019】
【発明の概要】この発明の目的はシリコン酸化物、およ
び/またはガラスにおいてアスペクト比の高いホールを
作成するためのエッチングプロセスを提供することであ
る。
【0020】この発明の他の目的は、SiOx および/
またはガラスの高いエッチングレート、ならびにTiN
の低いエッチングレートを有するエッチングプロセスを
提供することである。
【0021】この発明のさらに他の特徴は、平行平板の
反応装置において、窒素、CHF3、およびHeを使用
することである。
【0022】この発明のさらに他の目的は、深いVIA
と浅いVIAとが3以上のファクタだけ深さの異なる、
シリコン集積回路におけるコンタクトVIAを、浅いV
IAの下にある領域を損傷することなく作成するための
エッチングプロセスを提供することである。
【0023】このエッチングプロセスの発明の特徴は、
これまで堆積のためのみに用いられていた高い全圧の領
域における密閉されたプラズマを用いることである。
【0024】この発明のさらに他の特徴は、酸化物をエ
ッチングする間に、VIAにおいて本質的にポリマーの
増強が起こらないこと、かつ少なくともR=10のアス
ペクト比が達成可能なことである。
【0025】この発明のさらに他の特徴は、プロセスガ
スとしてのHeの使用により、TiNエッチングに関す
るプロセスの弁別(discrimination)が改良されること
である。
【0026】
【実施例の詳細な説明】オーバーエッチングによって浅
いVIAに与えられる損傷に加えて、発明者らは、後続
のメタライゼーションで低抵抗のVIAを得るために
は、清浄なVIAの壁および接触する表面が不可欠であ
ると判断した。半導体VIAの作成における酸化シリコ
ン誘電体膜の従来の密閉されたプラズマ平行平板型反応
装置エッチングは、炭化フッ素源ガスCHF3 およびC
4 の混合物を少量の酸素および/またはアルゴン、ヘ
リウム等の不活性ガスとともに用いる。酸素の役割は炭
化フッ素の炭素と結合し、それにより活性のあるエッチ
ング種であると考えられているフッ素を放出することで
あると一般に考えられている。酸素/炭素の結合は一般
に、エッチングガスからの炭素の大きな分子の形成から
起こる、VIAの壁上のポリマーの増強を規制する/制
御するのを助けると考えられている。
【0027】ポリマーの増強により、発明者らは、放出
される炭素を捕える捕獲剤を探求するようかりたてられ
た。このため発明者は、炭素および炭素の化合物が重合
されてVIASの壁上に見える炭素分子の堆積物の長い
鎖を形成する前に、それらと結合するより効果的で自由
なラジカル捕獲剤が必要であるという理論に基づいて、
プロセスガスとしてのN2 を追加する実験をまず行なっ
た。酸素とは異なり、そのプロセスにおける窒素の量
は、フォトレジストマスクにかかわるプロセスにおいて
は制限されない。SiO2 エッチングにおけるアンモニ
アからの窒素の捕獲剤の役割は、スモリンスキー.J
(Smolinsky )等によって、「エレクトロケミストリ」
( Electro Chemistry)、Vol.129、No.5、
1982年5月、pp.1036−1040に論じられ
ている。
【0028】発明者の実験は、LAMリサーチ(LAM Re
search)によって製造された2つの異なる密閉されたプ
ラズマ反応装置、モデルET01およびET13で実行
されてきた。モデルET01装置の形状は図2に開示さ
れる。
【0029】図2を参照すると、平行平板型のプラズマ
反応装置のハウジング23は、Alの下部電極21を支
持し、下部電極は約12インチの直径を有し、その上で
扱われるウエハがその中央24でクランプ22によって
クランプされる。上部電極20は通常黒鉛で、電極間の
間隙は小さく、調整可能である。この実験においては、
間隙は1.2センチメートルに設定された。ウエハは、
図示されない裏面のヘリウムの冷却部によって冷却され
る。クランプ22でウエハをクランプすることによっ
て、ウエハの表面上の熱、および電気の均一性を改善す
る。モデルET13においては、下部電極はその中央が
わずかに半球形に膨らんでおり、冷却のためのよりよい
熱伝導性を与える。密閉されたイオン化されたプラズマ
は、電極20と21との間の小さい領域で維持される。
【0030】図3を参照すると、プラズマを励起して維
持する電界は約400KHzで高周波電源30によって
与えられる。高周波変圧器31は、接地された中央のタ
ップ32を有し、上部および下部電極20および21に
対称に結合される。素子33、34、および35は、空
洞インピーダンスを高周波電源にマッチングしチューニ
ングするためのものである。
【0031】発明者の要因実験の第1の組では、電力=
800W、間隙=0.75cm、かつCHF3 =CF4
=50SCCMで実行された。発明者らは、エッチング
ガス、CHF3 、CF4 の標準的な混合物およびアルゴ
ンを用い、500−1900mTorrの圧力範囲にお
いてN2 の追加を含めた。我々は、少なくとも86°の
壁の角度を得るためには、CF4 に対するCHF3 の比
が1/1より小さいことが要求される一方、これに反し
て、CHF3 より高いCF4 の流れが結果として、Ti
N上のエッチングレートを高くすることを発見した。発
明者の戦略は、TiNに対して弁別し、かつTiNが停
止層として働き、そのため浅いVIAの底部におけるT
iNがあるところでは、深いVIAがエッチングされる
間、侵食しないプロセスを開発することである。N2
追加されてさえも従来のエッチング圧力、すなわち1.
0Torrを下回る圧力で、密閉されたプラズマにおい
て従来のエッチング薬品を、使用することは、TiNの
弁別を改善しない。パターニングされたウエハにおい
て、6−10のTiNに対するエッチング選択比が、S
iO2 と比べて、達成可能な最高値である。これらの実
験の間発明者は、ウエハの中央付近の方が端よりもTi
Nのエッチングレートが速く、VIA内は開放領域より
速くエッチングされる等のいくつかの効果を認めた。こ
れらの観察によって発明者は、TiNのエッチングレー
トは、すぐ近くの局部の温度に正比例することを発見す
るに至った。これらの要因から発明者は、増加された非
弾性衝突によってプラズマを冷却する手段を探求するこ
とにした。これは、質量の軽いガス、Heの高い流量を
追加することにより、圧力を増すことによって達成され
た。非弾性衝突とは、相互交換されるエネルギのタイプ
に制限がなく、かつ運動および内部またはポテンシャル
エネルギの交換を含むものである。
【0032】発明者の次の実験は、より高い全圧1.5
−3.0TorrでCHF3 およびCF4 の混合物を用
い、Heの流量をより高くした。TiNを弁別したエッ
チングは、まだあまり改善されていない。したがって、
発明者の次の実験では、CF 4 を除き、TiNの選択比
を増したが、これらの圧力では発明者はエッチングの代
わりに堆積物を得た。
【0033】最後に発明者は全圧の高い領域を保持し
て、N2 の小さい流れを導入し、プロセスがエッチング
に戻ること、かつそのエッチングレートはN2 の流量に
正比例することを発見した。N2 は炭素および水素と反
応し、そのためSiOx と反応するのに利用可能なフッ
素イオン種が多くなると我々は考えている。
【0034】発明者は、最適な酸化物対TiNエッチン
グレート選択比を得るためのプロセスを微調整すること
に成功してきた。圧力=2700mTorr、1.2c
mの間隙、CHF3 =50SCCM、N2 =65SCC
M、He=3500SCCM、電力=1000Wで、発
明者はパターニングされたTiNで21の選択比、およ
び88±1°の壁の角度を得ることができる。我々は側
壁にポリマーの堆積物の形跡を残すことなく、アスペク
ト比10のホールを作成した。30−40のアスペクト
比が達成できない理由は見当らない。
【0035】発明者は上述のエッチングプロセスで集積
回路を作成し、VIAは1.2Ωの抵抗を有し、標準偏
差は0.3Ωである。さらに、このプロセスはより制御
可能である。というのは酸素の多い部分とより少ない部
分とのエッチングレートは等しく、すなわちマイクロロ
ーディングまたはRIの遅れがなく、したがってアスペ
クト比依存性がないからである。
【0036】発明者の実験はまた、広範囲のプロセスパ
ラメータで成功した、かつ改善されたフロー高アスペク
ト比プロセスが得られることを示した。TiN選択比に
関していえば、CHF3 の広いマージンもまたTiN選
択比に関して確認される。図4にあるように、パラメー
タ3000mTorr/800W/1.2cm/50C
HF3 /3500He/60N2 で、3000mTor
rないし3500mTorrの圧力範囲にわたって、均
一性、壁の角度、およびTiN選択比の値はほぼ同じ
で、壁の角度は88に近く、選択比は21である。N2
の流量および電力を調整することによって、発明者は幾
分高い酸化物エッチングレートおよびより高いTiN選
択比を達成することができた。
【0037】アスペクト比を増す(すなわち壁の角度を
より垂直にする)ためには、我々はN2 の流量を、他の
パラメータを変える必要なく、増すであろう。
【0038】この発明を、図面の特定の実施例に関連し
て説明してきた。我々の発明を任意の特定の実施例に制
限することは我々の意図ではなく、発明の範囲は特許請
求の範囲によって定められるべきである。
【図面の簡単な説明】
【図1】全体にわたる平坦化の結果、深いおよび浅いV
IAを示す、集積回路の断面図である。
【図2】高圧の密閉されたプラズマ反応装置の概略図で
ある。
【図3】前記反応装置の電極への高周波励起の概略図で
ある。
【図4】この発明のプロセスのパラメータの等高線図で
ある。
【符号の説明】
20 上部電極 21 下部電極 30 高周波電源
───────────────────────────────────────────────────── フロントページの続き (72)発明者 スーザン・エイチ・チェン アメリカ合衆国、94007 カリフォルニア 州、サニィベイル、マラード・ウェイ、 1468

Claims (17)

    【特許請求の範囲】
  1. 【請求項1】 (a)近接して対向配置された2つの平
    板の電極間の密閉された領域において、反応性ガスの流
    れを前記密閉された領域に与え、かつ400KHzのオ
    ーダの周波数で高周波電力を前記電極に与えることによ
    って、真空の容器内にプラズマを確立するステップと、 (b)エッチングされるべきSiOx 材料を前記電極の
    1つに固定するステップとを含むSiOx 材料をプラズ
    マエッチングする方法であって、改良点は 1.前記反応性ガスがCHF3 を含み、 2.非弾性衝突によって前記プラズマを冷却するステッ
    プと、 3.前記ガスの流れを選択し、10.0Torr>p>
    1.5Torrとなるチャンバの全圧力p.を得るステ
    ップとを含む、方法。
  2. 【請求項2】 前記冷却のステップが、質量の軽いガス
    の高い流量が、前記反応性ガスに含まれるよう引起こす
    ステップを含む、請求項1に記載の方法。
  3. 【請求項3】 前記質量の軽いガスがHeである、請求
    項2に記載の方法。
  4. 【請求項4】 前記反応性ガスがさらに、N2 ガスの流
    れを含む、請求項2に記載の方法。
  5. 【請求項5】 前記SiOx のエッチングのレートが、
    前記N2 ガスの流れの量を規制することによって規制さ
    れる、請求項4に記載の方法。
  6. 【請求項6】 前記反応性ガスが、さらにN2 ガスの流
    れを含む、請求項3に記載の方法。
  7. 【請求項7】 前記SiOx のエッチングのレートが、
    前記N2 ガスの流れをCHF3 の流量の40−400%
    の範囲に規制することによって規制される、請求項6に
    記載の方法。
  8. 【請求項8】 前記質量の軽い冷却ガスの流量が、N2
    の質量流量、またはCHF3 の質量流量のいずれかより
    もはるかに大きい、請求項4に記載の方法。
  9. 【請求項9】 CHF3 およびN2 の流量が同じオーダ
    で、かつ質量の軽い冷却ガスの流量が、CHF3 または
    2 の質量流量のいずれかより、50−100倍大きい
    オーダにある、請求項8に記載の方法。
  10. 【請求項10】 エッチングされるウエハが、エッチン
    グされるのに先立ってTiNの層で被覆され、かつ前記
    エッチングが前記シリコンおよびシリコン化合物を前記
    TiNが前記プラズマによりエッチングされるよりもは
    るかに速いレートで選択的にエッチングする、請求項9
    に記載の方法。
  11. 【請求項11】 SiOx 対TiNのエッチングレート
    選択比が20/1のオーダにある、請求項10に記載の
    方法。
  12. 【請求項12】 前記シリコン化合物との前記プラズマ
    反応によって生成されるエッチング生成物が、再堆積の
    前に、前記エッチング生成物が前記真空の容器から除去
    されるのを可能にするのに十分な時間の間、実質的に全
    体に揮発性である、請求項4に記載の方法。
  13. 【請求項13】 前記TiNが停止層であり、そのため
    清浄な壁を有するアスペクト比の高い浅いホールが、前
    記ウエハに、深いホールと同時にエッチングされ得、か
    つ前記深いホールは浅いホールの3倍のオーダの深さで
    あり得る、請求項10に記載の方法。
  14. 【請求項14】 集積回路内の、その上に金属の相互接
    続片を有する、層間の金属の相互接続部を生成する方法
    であって、 (a)TiNの層を前記金属の相互接続片の頂部に与え
    るステップと、 (b)前記TiNで被覆された金属の相互接続片上に誘
    電体の充填材を与えるステップと、 (c)前記誘電体の充填材の頂部を平坦化するステップ
    と、 (d)前記平坦化された層の頂部にレジストマスクを与
    え、パターニングし、VIAを設けて、金属を前記金属
    の相互接続片に接続するステップと、 (e)前記パターニングされたウエハを密閉されたプラ
    ズマエッチング反応装置に位置付け、かつ前記ウエハを
    前記装置の電極に固定するステップと、 (f)反応性ガスを導入するステップとを含み、前記反
    応性ガスは前記密閉されたプラズマエッチング装置への
    CHF3 、N2 、および質量の軽い冷却ガスを含み、さ
    らに (g)約400KHzの高周波エネルギを与えることに
    よって前記プラズマを励起するステップを含む、方法。
  15. 【請求項15】 前記質量の軽い冷却ガスがHeであ
    り、かつHeの質量流量が、CHF3 およびN2 のいず
    れかの質量流量よりはるかに大きく、全体の流れが調整
    されて、10.0Torr>p>1.5Torrとなる
    高い圧力pを確立する、請求項14に記載の方法。
  16. 【請求項16】 前記TiNの層が1000Åのオーダ
    にある、請求項15に記載の方法。
  17. 【請求項17】 ステップ(h)をさらに含み、前記ス
    テップ(h)はVIAホールをTiまたはTi/TiN
    およびタングステンプラグで充填するステップを含み、
    前記プラグは直径0.8ミクロンのVIAプラグで1.
    2Ωのオーダの抵抗を有する、請求項16に記載の方
    法。
JP14924293A 1992-10-09 1993-06-21 SiOx材料をプラズマエッチングするための方法および集積回路内の層間の金属接続部を生成するための方法 Expired - Lifetime JP3339920B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US07/960,499 US5468339A (en) 1992-10-09 1992-10-09 Plasma etch process
US960499 1992-10-09

Publications (2)

Publication Number Publication Date
JPH06151385A true JPH06151385A (ja) 1994-05-31
JP3339920B2 JP3339920B2 (ja) 2002-10-28

Family

ID=25503250

Family Applications (1)

Application Number Title Priority Date Filing Date
JP14924293A Expired - Lifetime JP3339920B2 (ja) 1992-10-09 1993-06-21 SiOx材料をプラズマエッチングするための方法および集積回路内の層間の金属接続部を生成するための方法

Country Status (6)

Country Link
US (1) US5468339A (ja)
EP (1) EP0596593B1 (ja)
JP (1) JP3339920B2 (ja)
KR (1) KR940010217A (ja)
DE (1) DE69322058T2 (ja)
TW (1) TW214606B (ja)

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5468340A (en) * 1992-10-09 1995-11-21 Gupta; Subhash Highly selective high aspect ratio oxide etch method and products made by the process
US5935877A (en) * 1995-09-01 1999-08-10 Applied Materials, Inc. Etch process for forming contacts over titanium silicide
US5843846A (en) * 1996-12-31 1998-12-01 Intel Corporation Etch process to produce rounded top corners for sub-micron silicon trench applications
US5882535A (en) * 1997-02-04 1999-03-16 Micron Technology, Inc. Method for forming a hole in a semiconductor device
US5961791A (en) * 1997-02-26 1999-10-05 Motorola, Inc. Process for fabricating a semiconductor device
US5893752A (en) * 1997-12-22 1999-04-13 Motorola, Inc. Process for forming a semiconductor device
US6090304A (en) * 1997-08-28 2000-07-18 Lam Research Corporation Methods for selective plasma etch
US6183655B1 (en) * 1997-09-19 2001-02-06 Applied Materials, Inc. Tunable process for selectively etching oxide using fluoropropylene and a hydrofluorocarbon
US6066566A (en) * 1998-01-28 2000-05-23 International Business Machines Corporation High selectivity collar oxide etch processes
US6080676A (en) * 1998-09-17 2000-06-27 Advanced Micro Devices, Inc. Device and method for etching spacers formed upon an integrated circuit gate conductor
US6281132B1 (en) 1998-10-06 2001-08-28 Advanced Micro Devices, Inc. Device and method for etching nitride spacers formed upon an integrated circuit gate conductor
US6214742B1 (en) * 1998-12-07 2001-04-10 Advanced Micro Devices, Inc. Post-via tin removal for via resistance improvement
US6169036B1 (en) 1999-03-25 2001-01-02 Lucent Technologies Inc. Method for cleaning via openings in integrated circuit manufacturing
DE10027932C2 (de) * 2000-05-31 2003-10-02 Infineon Technologies Ag Verfahren zur Bildung eines Kontaktlochs in einer Isolierschicht eines elektronischen oder mikroelektronischen Bauelements
US6569774B1 (en) 2000-08-31 2003-05-27 Micron Technology, Inc. Method to eliminate striations and surface roughness caused by dry etch
US6630407B2 (en) * 2001-03-30 2003-10-07 Lam Research Corporation Plasma etching of organic antireflective coating
JP4176365B2 (ja) * 2002-03-25 2008-11-05 東京エレクトロン株式会社 プラズマエッチング方法
US7608195B2 (en) * 2006-02-21 2009-10-27 Micron Technology, Inc. High aspect ratio contacts
US7648872B2 (en) 2006-12-11 2010-01-19 Micron Technology, Inc. Methods of forming DRAM arrays

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4028155A (en) * 1974-02-28 1977-06-07 Lfe Corporation Process and material for manufacturing thin film integrated circuits
JPS5813625B2 (ja) * 1979-12-12 1983-03-15 超エル・エス・アイ技術研究組合 ガスプラズマ食刻法
US4534816A (en) * 1984-06-22 1985-08-13 International Business Machines Corporation Single wafer plasma etch reactor
US5227335A (en) * 1986-11-10 1993-07-13 At&T Bell Laboratories Tungsten metallization
GB2214709A (en) * 1988-01-20 1989-09-06 Philips Nv A method of enabling connection to a substructure forming part of an electronic device
DD288481A5 (de) * 1989-10-12 1991-03-28 Veb Mikroelektronik "Anna Seghers" Neuhaus,De Verfahren zur plasmachemischen erzeugung von sio tief 2-strukturen fuer die herstellung von elektronischen bauelementen
US5254213A (en) * 1989-10-25 1993-10-19 Matsushita Electric Industrial Co., Ltd. Method of forming contact windows
US4978420A (en) * 1990-01-03 1990-12-18 Hewlett-Packard Company Single chamber via etch through a dual-layer dielectric
US5021121A (en) * 1990-02-16 1991-06-04 Applied Materials, Inc. Process for RIE etching silicon dioxide
US5213659A (en) * 1990-06-20 1993-05-25 Micron Technology, Inc. Combination usage of noble gases for dry etching semiconductor wafers
US5176790A (en) * 1991-09-25 1993-01-05 Applied Materials, Inc. Process for forming a via in an integrated circuit structure by etching through an insulation layer while inhibiting sputtering of underlying metal
US5269879A (en) * 1991-10-16 1993-12-14 Lam Research Corporation Method of etching vias without sputtering of underlying electrically conductive layer
US5284549A (en) * 1992-01-02 1994-02-08 International Business Machines Corporation Selective fluorocarbon-based RIE process utilizing a nitrogen additive
US5468340A (en) * 1992-10-09 1995-11-21 Gupta; Subhash Highly selective high aspect ratio oxide etch method and products made by the process

Also Published As

Publication number Publication date
JP3339920B2 (ja) 2002-10-28
DE69322058D1 (de) 1998-12-17
KR940010217A (ko) 1994-05-24
EP0596593A1 (en) 1994-05-11
EP0596593B1 (en) 1998-11-11
TW214606B (en) 1993-10-11
DE69322058T2 (de) 1999-07-01
US5468339A (en) 1995-11-21

Similar Documents

Publication Publication Date Title
US6090717A (en) High density plasma etching of metallization layer using chlorine and nitrogen
JP3339920B2 (ja) SiOx材料をプラズマエッチングするための方法および集積回路内の層間の金属接続部を生成するための方法
JP5019748B2 (ja) プラズマエッチングのパフォーマンスを改善する方法
US6284149B1 (en) High-density plasma etching of carbon-based low-k materials in a integrated circuit
US5772906A (en) Mechanism for uniform etching by minimizing effects of etch rate loading
JPH05308062A (ja) ドライエッチング方法
US6008139A (en) Method of etching polycide structures
US5883007A (en) Methods and apparatuses for improving photoresist selectivity and reducing etch rate loading
WO2004093176A1 (en) Method for plasma etching using periodic modulation of gas chemistry
JPH1041274A (ja) 誘電層のエッチング方法
EP1042796A1 (en) Improved techniques for etching an oxide layer
US5880033A (en) Method for etching metal silicide with high selectivity to polysilicon
KR101075045B1 (ko) 플라즈마 에칭 성능 강화를 위한 방법
JP2988455B2 (ja) プラズマエッチング方法
JP2001506421A (ja) プラズマ誘発帯電損傷を低減するための方法
US6410451B2 (en) Techniques for improving etching in a plasma processing chamber
JP3464061B2 (ja) SiOX層をその上に有する基板中にアスペクト比の高いホールまたは開口部をプラズマエッチングするための方法
US6228774B1 (en) High aspect ratio sub-micron contact etch process in an inductively-coupled plasma processing system
JPH0774147A (ja) ドライエッチング方法およびドライエッチング装置
JP4128365B2 (ja) エッチング方法及びエッチング装置
JPH0590217A (ja) ドライエツチング方法
JP3326864B2 (ja) ドライエッチング方法
JPH0637058A (ja) ドライエッチング方法
JP2639402B2 (ja) 酸化物層のテーパーエッチング方法
JPH088244B2 (ja) ドライエッチング方法

Legal Events

Date Code Title Description
A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20010130

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20020709

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20070816

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080816

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090816

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100816

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110816

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120816

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120816

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130816

Year of fee payment: 11

EXPY Cancellation because of completion of term