JPH06152358A - Semiconductor integrated circuit device - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、正電源電圧と接地電位
との電位差が急瞬に増加することに起因する暴走，誤動
作，ラッチアップ等を防止する電源電圧変動検出機能を
備えた半導体集積回路装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit having a power supply voltage fluctuation detecting function for preventing runaway, malfunction, latch-up, etc. due to a sudden increase in the potential difference between the positive power supply voltage and the ground potential. Regarding circuit devices.
【０００２】[0002]
【従来の技術】図１は従来におけるCMOS回路構成の半導
体集積回路装置を示す回路図、図２は同じくその動作説
明図であり、図中１は１段目のインバータ、２は同じく
２段目のインバータを示している。インバータ１はｐチ
ャネルMOS トランジスタ11とｎチャネルMOS トランジス
タ12のドレイン同士を、またインバータ２はｐチャネル
MOS トランジスタ21とｎチャネルMOS トランジスタ22と
のドレイン同士を夫々接続すると共に、ｐチャネルMOS
トランジスタ11,21 のソースは正電圧源Ｖに、またｎチ
ャネルMOS トランジスタ12,22 のソースは接地電位に夫
々接続してある。2. Description of the Related Art FIG. 1 is a circuit diagram showing a conventional semiconductor integrated circuit device having a CMOS circuit configuration, and FIG. 2 is a diagram for explaining the operation thereof. In FIG. 1, 1 is a first stage inverter, and 2 is a second stage. Shows the inverter of. The inverter 1 connects the drains of the p-channel MOS transistor 11 and the n-channel MOS transistor 12, and the inverter 2 connects the p-channel MOS transistor 11 and the p-channel MOS transistor 12.
The drains of the MOS transistor 21 and the n-channel MOS transistor 22 are connected to each other, and the p-channel MOS transistor is connected.
The sources of the transistors 11 and 21 are connected to the positive voltage source V, and the sources of the n-channel MOS transistors 12 and 22 are connected to the ground potential.
【０００３】１段目のインバータ１を構成するｐチャネ
ルMOS トランジスタ11, ｎチャネルMOS トランジスタ12
の各ゲートは夫々入力線３に、また２段目のインバータ
２を構成するｐチャネルMOS トランジスタ21, ｎチャネ
ルMOS トランジスタ22の各ゲートは、１段目のインバー
タ１の出力端である前記ｐチャネルMOS トランジスタ11
とｎチャネルMOS トランジスタ12の接続点に接続され、
更に２段目のインバータ２の出力端であるｐチャネルMO
S トランジスタ21とｎチャネルMOS トランジスタ22との
接続点は夫々出力線４に接続されている。５は寄生抵
抗、６は寄生容量である。A p-channel MOS transistor 11 and an n-channel MOS transistor 12 forming the first-stage inverter 1
Gates of the p-channel MOS transistor 21 and the n-channel MOS transistor 22 constituting the second-stage inverter 2 are the output terminals of the first-stage inverter 1, respectively. MOS transistor 11
And n-channel MOS transistor 12 connection point,
Furthermore, the p-channel MO that is the output terminal of the second-stage inverter 2
The connection points between the S transistor 21 and the n-channel MOS transistor 22 are connected to the output line 4, respectively. Reference numeral 5 is a parasitic resistance, and 6 is a parasitic capacitance.
【０００４】このような半導体集積回路装置にあっては
入力線３に、例えば論理信号である「０」レベルの信号
を入力すると、１段目，２段目のインバータ１，２の作
用で出力線４から出力される信号も同じ「０」レベルに
なる。しかしこのような動作は電源電位，接地電位が安
定していることが前提であり、電源電位と接地電位との
電位差が所定の範囲を越えて変動すると誤動作、暴走、
或いはラッチアップを招くこととなる。例えば正電圧源
Ｖの電圧を図２に示すＶccからＶddに上昇させると、寄
生抵抗５と寄生容量６で寄生的に構成される積分遅延回
路により２段目のインバータ２の入力端近傍のＴ点の電
位は一点鎖線で示す如くに変化し、この結果ｐチャネル
MOS トランジスタ21の入力電圧Ｖinが正電圧源Ｖの電圧
Ｖddよりも低くなり、下記(1) 式で示す如き状態が発生
する。 Ｖdd＞Ｖin …(1) 但し、Ｖdd：正電圧源Ｖの電圧 Ｖin：ｐチャネルMOS トランジスタ21のソース電圧In such a semiconductor integrated circuit device, when a "0" level signal, which is a logical signal, is input to the input line 3, it is output by the action of the inverters 1 and 2 in the first and second stages. The signal output from the line 4 also becomes the same "0" level. However, such an operation is premised on that the power supply potential and the ground potential are stable, and if the potential difference between the power supply potential and the ground potential fluctuates beyond a predetermined range, malfunction, runaway, or
Alternatively, it will cause latch-up. For example, when the voltage of the positive voltage source V is increased from V cc shown in FIG. 2 to V dd , the integration delay circuit parasitically composed of the parasitic resistance 5 and the parasitic capacitance 6 causes the vicinity of the input terminal of the second-stage inverter 2. The electric potential at the T point changes as shown by the alternate long and short dash line.
Input voltage V in of the MOS transistor 21 becomes lower than the voltage V dd of the positive voltage supply V, such condition occurs represented by the following formula (1). V dd> V in ... (1 ) However, V dd: Voltage V in the positive voltage source V: source voltage of the p-channel MOS transistor 21
【０００５】この時、正電圧源Ｖが図２に示す如くＶcc
からＶddに急瞬にの立上がると、この立上がりの期間に
過渡的に(2),(3) 式で示す如き条件が成立することがあ
る。 ｜Ｖdd−Ｖin｜＞｜Ｖthp21 ｜ …(2) ｜Ｖin−ＶSS｜＞Ｖthn22 …(3) 但し、Ｖthp21 ：ｐチャネルMOS トランジスタ21の閾値 Ｖthn22 ：ｎチャネルMOS トランジスタ22の閾値 ＶSS ：接地電位の電圧[0005] At this time, the positive voltage source V is as shown in FIG. 2 V cc
When the voltage suddenly rises from V dd to V dd , the conditions as shown by the equations (2) and (3) may be transiently established during this rising period. │V dd -V in │> │Vth p21 │ ... (2) │V in -V SS │> Vth n22 (3) where Vth p21 : threshold value of the p-channel MOS transistor 21 Vth n22 : n-channel MOS transistor 22 Threshold V SS : Ground potential voltage
【０００６】このためｐチャネルMOS トランジスタ21と
ｎチャネルMOS トランジスタ22が同時的にオン状態とな
り、出力線４に図２に示す時間ｔ4 の前後の期間で(4)
式で示す如き分圧値の出力電圧Ｖout が発生する。 Ｖout ＝（Ｖdd×Ｒn12 ）／（Ｒp11 ＋Ｒn12 ） …(4) 但し、Ｒn12 ：ｎチャネルMOS トランジスタ12のオン抵
抗 Ｒp11 ：ｐチャネルMOS トランジスタ11のオン抵抗For this reason, the p-channel MOS transistor 21 and the n-channel MOS transistor 22 are simultaneously turned on, and the output line 4 has a period (4) before and after the time t 4 shown in FIG.
An output voltage V out having a voltage division value as expressed by the equation is generated. V out = (V dd × R n12 ) / (R p11 + R n12 ) ... (4) where R n12 : On-resistance of n-channel MOS transistor 12 R p11 : On-resistance of p-channel MOS transistor 11
【０００７】図２は横軸に時間（Ｓ）を、また縦軸に電
圧（Ｖ）をとって示してあり、図中Ｊは２段目のインバ
ータ２の入力端の電圧である。このため出力線４に接続
されている論理回路が、例えばその閾値が(4) 式で示す
出力電圧Ｖout の値より低く、しかも時間ｔ4 からｔ5
に至る期間にＶout の電圧を入力電圧として処理する回
路である場合には入力電圧が本来の入力電圧よりも高い
ために結果的に誤動作を起こすことになる。しかも実際
の半導体集積回路装置には上記のような回路構成が多数
散在している上、寄生的に構成される積分遅延回路の遅
延値も多様であるため誤動作を起こした部位の特定は困
難である。In FIG. 2, the horizontal axis represents time (S) and the vertical axis represents voltage (V). In the figure, J is the voltage at the input end of the second-stage inverter 2. Therefore, the logic circuit connected to the output line 4 has, for example, a threshold value lower than the value of the output voltage V out expressed by the equation (4), and at times t 4 to t 5.
In the case of a circuit that processes the voltage of V out as an input voltage during the period up to, the input voltage is higher than the original input voltage, resulting in malfunction. Moreover, since many circuit configurations as described above are scattered in the actual semiconductor integrated circuit device, and the delay value of the parasitic integration delay circuit is also various, it is difficult to identify the part that causes the malfunction. is there.
【０００８】また、電源電位の急瞬な変動によってラッ
チアップが発生したような場合には、電流源を人為的に
遮断するか、電源装置の過電流保護回路によって遮断せ
ざるを得なかった。この対策として、従来においては半
導体集積回路装置における電源電位の監視手段としてリ
セットIC等正電源電圧を検出する素子、或いはリセット
ICと同等機能の回路を集積回路装置と同じ配線基板上に
付加する手段を採っている。Further, when latch-up occurs due to a sudden change in the power supply potential, the current source has to be artificially cut off or it has to be cut off by an overcurrent protection circuit of the power supply device. As a countermeasure against this, conventionally, an element for detecting a positive power supply voltage such as a reset IC or a reset IC is used as a power supply potential monitoring means in a semiconductor integrated circuit device.
It employs a method to add a circuit with the same function as an IC on the same wiring board as the integrated circuit device.
【０００９】[0009]
【発明が解決しようとする課題】ところでこのような従
来の半導体集積回路装置において、そのの電源電位の監
視に用いているリセットIC等の電圧検出素子、又は同様
の回路ではリセットICに入力される電圧値を検出するた
め、電源電圧が半導体回路装置の動作し得る電圧範囲内
で緩やかに変動し、半導体集積回路装置が充分に動作し
得る電圧であっても半導体集積回路装置の初期化が行な
われてしまうという問題があった。By the way, in such a conventional semiconductor integrated circuit device, a voltage detection element such as a reset IC used for monitoring the power supply potential of the device or a similar circuit is input to the reset IC. Since the voltage value is detected, the power supply voltage gently changes within a voltage range in which the semiconductor circuit device can operate, and the semiconductor integrated circuit device is initialized even if the voltage is sufficient to operate the semiconductor integrated circuit device. There was a problem of being lost.
【００１０】この発明の第１の目的は、正電源電圧と所
定低電位との急瞬な変化を検出し、この検出信号を論理
信号として外部へ出力して必要な措置をとることを可能
とする。またこの発明の第２の目的は、電源電圧の急瞬
な変動を検出して自身の初期化を行い、暴走，誤動作を
未然に防ぐことを可能とする。更にこの発明の第３の目
的は、正電源電圧と所定低電位との電位差の急瞬な変化
を検出することで、例えば自動的に内部電源の配線を遮
断し、ラッチアップによる回路の破壊を未然に防ぐこと
を可能とする。A first object of the present invention is to detect an abrupt change between a positive power supply voltage and a predetermined low potential and output this detection signal as a logic signal to the outside so that necessary measures can be taken. To do. A second object of the present invention is to detect sudden changes in the power supply voltage and initialize the device itself to prevent runaway and malfunction. A third object of the present invention is to detect a sudden change in the potential difference between the positive power supply voltage and a predetermined low potential to automatically cut off the wiring of the internal power supply, thereby preventing the circuit from being damaged by latch-up. It is possible to prevent it in advance.
【００１１】[0011]
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、一端が正電源電圧に、また他端が所定
低電位に接続された第１，第２の入力反転回路におけ
る、前記第１の入力反転回路の出力端と第２の入力反転
回路の入力端とをその間に積分遅延回路を介して接続
し、前記第２の入力反転回路の出力端は第１の入力反転
回路の入力端に接続し、前記正電源電圧と所定低電位と
の電位差が急瞬に増加したとき、記憶している初期値が
反転し、正電源電圧と所定低電位との電位差の急瞬な増
加を論理信号として出力するようにしたことを特徴とす
る。According to a first aspect of the present invention, there is provided a semiconductor integrated circuit device in which first and second input inverting circuits have one end connected to a positive power supply voltage and the other end connected to a predetermined low potential. The output end of the first input inverting circuit and the input end of the second input inverting circuit are connected through an integration delay circuit, and the output end of the second input inverting circuit is the first input inverting circuit. When the potential difference between the positive power supply voltage and the predetermined low potential is suddenly increased, the stored initial value is inverted and the potential difference between the positive power supply voltage and the predetermined low potential is suddenly changed. It is characterized in that the increase is output as a logic signal.
【００１２】第２の発明に係る半導体集積回路装置は、
一端が正電源電圧に、また他端が所定低電位に接続され
た第１，第２の入力反転回路における、前記第１の入力
反転回路の出力端と第２の入力反転回路の入力端を接続
し、前記第２の入力反転回路の出力端は第１の入力反転
回路の入力端と接続し、第２の入力反転回路の正電圧入
力を積分遅延回路を介して正電圧源へ接続し、正電源電
圧の電圧が急瞬に降下したとき、記憶している初期値が
反転し、正電源電圧の急瞬な降下を論理信号として出力
するようにしたことを特徴とする。A semiconductor integrated circuit device according to the second invention is
The output end of the first input inverting circuit and the input end of the second input inverting circuit in the first and second input inverting circuits, one end of which is connected to the positive power supply voltage and the other end of which is connected to a predetermined low potential, are connected. The output terminal of the second input inverting circuit is connected to the input terminal of the first input inverting circuit, and the positive voltage input of the second input inverting circuit is connected to the positive voltage source through the integration delay circuit. When the voltage of the positive power supply voltage suddenly drops, the stored initial value is inverted, and the sudden drop of the positive power supply voltage is output as a logic signal.
【００１３】第３の発明に係る半導体集積回路装置は、
一端が正電源電圧に、また他端が所定低電位に接続され
た第１，第２の入力反転回路における、前記第１の入力
反転回路の出力端と第２の入力反転回路の入力端を接続
し、前記第２の入力反転回路の出力端は第１の入力反転
回路の入力端と接続し、第２の入力反転回路の入力端を
積分遅延回路を介して所定低電位へ接続し、前記低電位
の電圧が急瞬に上昇したとき、記憶している初期値が反
転し、前記低電位の急瞬な上昇を論理信号として出力す
るようにしたことを特徴とする。A semiconductor integrated circuit device according to a third invention is
The output end of the first input inverting circuit and the input end of the second input inverting circuit in the first and second input inverting circuits, one end of which is connected to the positive power supply voltage and the other end of which is connected to a predetermined low potential, are connected. And connecting the output end of the second input inverting circuit to the input end of the first input inverting circuit and connecting the input end of the second input inverting circuit to a predetermined low potential via an integration delay circuit, When the voltage of the low potential suddenly rises, the stored initial value is inverted, and the sudden rise of the low potential is output as a logic signal.
【００１４】[0014]
【作用】第１の発明にあっては、第１の入力反転回路の
出力端と第２の入力反転回路の入力端とをその間に積分
遅延回路を介在させて接続し、第２の入力反転回路の出
力端は第１の反転回路の入力端に接続することで正電源
電圧と所定低電位との電位差が急瞬に増加したとき、記
憶している初期値が反転することで正電源電圧と所定低
電位との電位差が急瞬な増加を検出することが可能とな
る。According to the first aspect of the invention, the output end of the first input inverting circuit and the input end of the second input inverting circuit are connected with an integration delay circuit interposed therebetween, and the second input inverting circuit is connected. The output terminal of the circuit is connected to the input terminal of the first inverting circuit, and when the potential difference between the positive power supply voltage and the predetermined low potential suddenly increases, the stored initial value is inverted to increase the positive power supply voltage. It is possible to detect a sudden increase in the potential difference between the voltage and the predetermined low potential.
【００１５】第２の発明にあっては正電圧源の電位が急
瞬に降下したとき、記憶している初期値が反転すること
としているから正電源電圧と所定低電位との電位差が急
瞬に変化したことを検出し、その検出結果により初期化
を行うことで誤動作，暴走等を未然に防止することが可
能となる。According to the second aspect of the invention, when the potential of the positive voltage source suddenly drops, the stored initial value is inverted. Therefore, the potential difference between the positive power supply voltage and the predetermined low potential suddenly changes. It is possible to prevent malfunctions, runaways, etc., by detecting the change in the value and performing initialization based on the detection result.
【００１６】第３の発明にあってはこれによって、所定
低電位の電圧が急瞬に上昇したとき、記憶している初期
値が反転し、所定低電位の急瞬な上昇を論理信号として
出力し、この論理信号を用いて誤動作，暴走等に対する
必要な措置を採ることが可能となる。According to the third aspect of the present invention, when the voltage of the predetermined low potential suddenly rises, the stored initial value is inverted, and the sudden rise of the predetermined low potential is output as a logic signal. However, it becomes possible to take necessary measures against malfunction, runaway, etc. by using this logic signal.
【００１７】[0017]
【実施例】以下本発明をその実施例を示す図面に基づき
具体的に説明する。 （実施例１）図３は本発明に係る半導体集積回路装置を
電源電圧変動検出回路として構成した場合の回路図であ
り、図中１は１段目のインバータ、２は２段目のインバ
ータを示している。１段目のインバータ１はｐチャネル
MOS トランジスタ11、ｎチャネルMOS トランジスタ12の
ドレイン同士を接続し、また２段目のインバータ２は同
じくｐチャネルMOS トランジスタ21、ｎチャネルMOS ト
ランジスタ22のドレイン同士を接続し、各ｐチャネルMO
S トランジスタ11,21 の各ソースを正電圧源Ｖに、また
各ｎチャネルMOS トランジスタ12,22 のソースを接地電
位に夫々接続して構成されている。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS The present invention will be specifically described below with reference to the drawings showing the embodiments. (Embodiment 1) FIG. 3 is a circuit diagram when the semiconductor integrated circuit device according to the present invention is configured as a power supply voltage fluctuation detection circuit. In FIG. 3, 1 is a first-stage inverter and 2 is a second-stage inverter. Shows. The first stage inverter 1 is a p channel
The drains of the MOS transistor 11 and the n-channel MOS transistor 12 are connected to each other, and the inverter 2 in the second stage also connects the drains of the p-channel MOS transistor 21 and the n-channel MOS transistor 22 to each other, and
The sources of the S transistors 11 and 21 are connected to the positive voltage source V, and the sources of the n-channel MOS transistors 12 and 22 are connected to the ground potential.
【００１８】１段目のインバータ１を構成するｐチャネ
ルMOS トランジスタ11のゲート、ｎチャネルMOS トラン
ジスタ12のゲートは夫々入力線３に接続され、一方２段
目のインバータ２におけるｐチャネルMOS トランジスタ
21, ｎチャネルMOS トランジスタ22の各ゲートは途中に
寄生抵抗５、寄生容量６にて構成される積分遅延回路を
介在させて１段目のインバータ１の出力端であるｐチャ
ネルMOS トランジスタ11とｎチャネルMOS トランジスタ
12との接続点に接続され、また２段目のインバータ２の
出力端であるｐチャネルMOS トランジスタ21とｎチャネ
ルMOS トランジスタ22との接続点は出力線４に接続さ
れ、そして出力線４と前記入力線３とは電源電圧変動検
出出力線31にて相互に接続されている。32は前記出力線
４に設けたｎチャネルMOS トランジスタである。ｎチャ
ネルMOS トランジスタ32はそのゲートが初期化信号線33
に、またドレインは出力線４及び電源電圧変動検出出力
線31に夫々接続され、ソースは接地されている。The gates of the p-channel MOS transistor 11 and the n-channel MOS transistor 12 constituting the first-stage inverter 1 are connected to the input line 3, respectively, while the p-channel MOS transistor in the second-stage inverter 2 is connected.
Each gate of the 21, n-channel MOS transistor 22 has an n-channel MOS transistor 11 and an n-channel MOS transistor 11 which are output terminals of the first-stage inverter 1 with an integration delay circuit formed of a parasitic resistance 5 and a parasitic capacitance 6 interposed therebetween. Channel MOS transistor
The connection point between the p-channel MOS transistor 21 and the n-channel MOS transistor 22 which is the output terminal of the second-stage inverter 2 is connected to the output line 4, and the output line 4 and The input line 3 is connected to each other through a power supply voltage fluctuation detection output line 31. Reference numeral 32 is an n-channel MOS transistor provided on the output line 4. The gate of the n-channel MOS transistor 32 has an initialization signal line 33.
Further, the drain is connected to the output line 4 and the power supply voltage fluctuation detection output line 31, respectively, and the source is grounded.
【００１９】そして前記１段目のインバータ１の閾値Ｖ
th1 は、ｐチャネルMOS トランジスタ21とｎチャネルMO
S トランジスタ22が同時にオン状態になった場合に前記
電源電圧変動検出出力線31に現れる分圧値以下の値に定
めてある。 Ｖth1 ＜Ｖ0 …(5)The threshold value V of the first-stage inverter 1 is
th 1 is a p-channel MOS transistor 21 and an n-channel MO
It is set to a value equal to or lower than the voltage division value that appears on the power supply voltage fluctuation detection output line 31 when the S transistors 22 are simultaneously turned on. Vth 1 <V 0 (5)
【００２０】つまり、正電圧源Ｖが安定しているときの
電圧をＶcc、ｐチャネルMOS トランジスタ21のオン抵抗
をＲp21 、ｎチャネルMOS トランジスタ22のオン抵抗を
Ｒn22 、インバータ１の閾値をＶth1 、ｐチャネルMOS
トランジスタ21とｎチャネルMOS トランジスタ22が同時
にオン状態となったときの電源電圧変動検出出力線31の
電位をＶo とすると、インバータ１が電位Ｖo を「１」
のレベルとして認識するための条件である(5) 式を満足
させるためのインバータ１の閾値は、(4) 式に基づき下
記(6) 式で与えられる。That is, the voltage when the positive voltage source V is stable is V cc , the on-resistance of the p-channel MOS transistor 21 is R p21 , the on-resistance of the n-channel MOS transistor 22 is R n22 , and the threshold of the inverter 1 is Vth 1 , p-channel MOS
When the potential of the power supply voltage fluctuation detection output line 31 when the transistor 21 and the n-channel MOS transistor 22 are simultaneously turned on is V o , the inverter 1 sets the potential V o to "1".
The threshold value of the inverter 1 for satisfying the condition (5), which is a condition for recognizing as the level of, is given by the following formula (6) based on the formula (4).
【００２１】 Ｖth1 ＜（Ｖcc×Ｒn22 ）／（Ｒp21 ＋Ｒn22 ） …(6) 但し、Ｒn22 ：ｎチャネルMOS トランジスタ22のオン抵
抗 Ｒp21 ：ｐチャネルMOS トランジスタ21のオン抵抗[0021] Vth 1 <(V cc × R n22) / (R p21 + R n22) ... (6) where, R n22: ON resistance of the n-channel MOS transistor 22 R p21: ON resistance of the p-channel MOS transistor 21
【００２２】前記のように構成された電源電圧変動検出
回路の動作を図４に示す動作説明図と共に説明する。図
４(a),図４(b) は夫々横軸に時間（Ｓ）を、また縦軸に
電圧（Ｖ）をとって示してある。なお図４(b) は図３に
おいて１段目のインバータ１の出力端近傍点Ａと２段目
のインバータ２の入力端近傍の点Ｂとの電位を対比して
示してある。先ず電圧変動検出回路として機能し始める
以前の初期状態では、初期化信号線33を「１」レベルに
することで出力線４を接地し、電源電圧変動検出出力線
31を「０」レベルにしておく。The operation of the power supply voltage fluctuation detecting circuit configured as described above will be described with reference to the operation explanatory view shown in FIG. 4A and 4B, the horizontal axis represents time (S) and the vertical axis represents voltage (V). Note that FIG. 4B shows the potentials of the point A near the output end of the first-stage inverter 1 and the potential B near the input end of the second-stage inverter 2 in FIG. 3 in comparison. First, in the initial state before starting to function as the voltage fluctuation detection circuit, the initialization signal line 33 is set to the "1" level to ground the output line 4 and the power supply voltage fluctuation detection output line.
Set 31 to "0" level.
【００２３】初期化後に正電圧源Ｖに急瞬な電圧の立上
がりが発生したとすると、インバータ１の出力電圧は正
電圧源Ｖの電圧波形に追従するが、インバータ２の入力
は、寄生抵抗5 と寄生容量６とから構成される積分回路
による遅延のため正電圧源Ｖの立上がりの間、これより
も低い電圧で推移する。この時ｐチャネルMOS トランジ
スタ21のゲート入力電位Ｖinが(1) 式を満たし、ｐチャ
ネルMOS トランジスタ21はオフ状態からオン状態に転
じ、ｐチャネルMOS トランジスタ21とｎチャネルMOS ト
ランジスタ22が同時にオン状態となる期間ｔ1 〜ｔ3 が
発生する。これによって(6) 式で示される閾値を持つイ
ンバータ１は「１」レベルを入力されたことになり、図
３におけるＡ点に「０」レベルを出力する。If a sudden voltage rise occurs in the positive voltage source V after the initialization, the output voltage of the inverter 1 follows the voltage waveform of the positive voltage source V, but the input of the inverter 2 is the parasitic resistance 5 During the rise of the positive voltage source V, the voltage is lower than this voltage due to the delay due to the integration circuit composed of the parasitic capacitance 6 and the parasitic capacitance 6. At this time the gate input potential V in the p-channel MOS transistor 21 satisfies the equation (1), p-channel MOS transistor 21 is turned from off to on, at the same time on state p-channel MOS transistor 21 and the n-channel MOS transistor 22 is Then, a period t 1 to t 3 occurs. As a result, the inverter 1 having the threshold value represented by the equation (6) is inputted with the "1" level, and outputs the "0" level at the point A in FIG.
【００２４】いま正電圧源Ｖが急瞬にＶddに立上がった
時、Ｂ点の電圧は過渡的に電圧Ｖddに向かう途中である
が、インバータ１の出力が「０」レベルに固定されると
同時にインバータ２の入力レベルの過渡的な変化は図４
(a),図４(b) に示す如くｔ2で接地電位の電圧方向に転
じる。その結果、インバータ２の入力電圧が「０」レベ
ルに固定され、電源電圧変動検出出力線31の電圧は初期
状態である「０」レベルからインバータ２の入力電圧が
ｐチャネルMOS トランジスタ21の閾値Ｖth21に達した時
間ｔ1 で中間電位に上昇し始め、インバータ２の入力電
圧が最も高くなった時点ｔ2 でインバータ１の閾値Ｖth
1 に達し、そしてインバータ２の入力電圧が自らの閾値
Ｖth2 に達した時間ｔ3 で「１」レベルに変化し、同時
に固定されることとなる。Now, when the positive voltage source V suddenly rises to V dd , the voltage at the point B is transiting to the voltage V dd transiently, but the output of the inverter 1 is fixed at "0" level. At the same time, the transient change in the input level of the inverter 2 is
As shown in (a) and FIG. 4 (b), at t 2 , the voltage shifts toward the ground potential. As a result, the input voltage of the inverter 2 is fixed to the “0” level, and the voltage of the power supply voltage fluctuation detection output line 31 changes from the “0” level, which is the initial state, to the threshold voltage Vth of the p-channel MOS transistor 21 when the input voltage of the inverter 2 is changed. started to increase at time t 1 to reach 21 at the intermediate potential, the threshold Vth of the inverter 1 at a time t 2 when the input voltage of the inverter 2 becomes the highest
When it reaches 1 , and the input voltage of the inverter 2 reaches its own threshold value Vth 2 at time t 3 , it changes to the “1” level and is fixed at the same time.
【００２５】つまり正電源電圧Ｖccと接地電位との電位
差が急瞬に増加したとき、記憶している初期値「０」レ
ベルが「１」レベルに反転し、正電源電圧と接地電位と
の電位差の急瞬な増加を論理信号として出力させ得るこ
ととなる。従って出力線４を、例えばリセット回路に接
続しておくことにより、初期値が変化した際に論理合成
等により当該半導体修正回路の初期化を行い、また電源
配線切断回路に接続しておくことにより、電源配線を切
り離すことが出来る。更に出力線４に外部リード端子を
設けて、検出結果を他の必要な措置を採るための装置に
適宜接続することも可能となる。That is, when the potential difference between the positive power supply voltage Vcc and the ground potential suddenly increases, the stored initial value "0" level is inverted to the "1" level, and the positive power supply voltage and the ground potential are changed. A sudden increase in the potential difference can be output as a logic signal. Therefore, by connecting the output line 4 to, for example, a reset circuit, the semiconductor correction circuit is initialized by logic synthesis or the like when the initial value changes, and connected to the power supply wiring disconnection circuit. The power supply wiring can be separated. Further, it is also possible to provide an external lead terminal on the output line 4 and appropriately connect the detection result to a device for taking other necessary measures.
【００２６】（実施例２）上記実施例１では、正電圧源
Ｖの急瞬な立上がりによって動作する電源電圧変動検出
回路としたが、この実施例２では図５に示すように寄生
容量５をインバータ２の入力端と正電圧源Ｖの間に配置
し、また出力線４及び電源電圧変動検出出力線31にｐチ
ャネルMOS トランジスタ34のドレインを接続し、ｐチャ
ネルMOS トランジスタ34のソースを正電圧源Ｖ1 に接続
してある。このような実施例２にあっては接地電位の急
瞬な立下がりに対して有効となる。(Embodiment 2) In the above-mentioned Embodiment 1, the power supply voltage fluctuation detecting circuit which operates by the sudden rise of the positive voltage source V is used, but in this Embodiment 2, the parasitic capacitance 5 is used as shown in FIG. It is arranged between the input terminal of the inverter 2 and the positive voltage source V, the drain of the p-channel MOS transistor 34 is connected to the output line 4 and the power supply voltage fluctuation detection output line 31, and the source of the p-channel MOS transistor 34 is set to the positive voltage. It is connected to the source V 1 . The second embodiment is effective against a sudden fall of the ground potential.
【００２７】このような電源電圧変動検出回路にあって
は電源電圧変動検出回路として機能し始める前の初期状
態で、初期化信号線35を「０」レベルにしてｐチャネル
MOSトランジスタ34をオン状態とし、電源電圧変動検出
出力線31を「１」レベルに設定しておく。またインバー
タ１の閾値Ｖth1 は、ｐチャネルMOS トランジスタ21と
ｎチャネルMOS トランジスタ22とが同時にオン状態にな
った場合に電源電圧変動検出出力線31に現れる分圧値で
あるＶ0 以下に設定する。In such a power supply voltage fluctuation detecting circuit, the initialization signal line 35 is set to "0" level in the initial state before the function of the power supply voltage fluctuation detecting circuit is started, and the p channel
The MOS transistor 34 is turned on, and the power supply voltage fluctuation detection output line 31 is set to the "1" level. Further, the threshold value Vth 1 of the inverter 1 is set to V 0 or less, which is a voltage division value that appears on the power supply voltage fluctuation detection output line 31 when the p-channel MOS transistor 21 and the n-channel MOS transistor 22 are simultaneously turned on. .
【００２８】接地電位が安定しているときの電圧をＶss
として、インバータ１が電源電圧変動検出出力線31の電
位Ｖo を「０」レベルとして認識するためには(7) 式が
満足されればよいが、このためのインバータ１の閾値は
(4) 式に基づき(8) 式で示す如くに与えられる。The voltage when the ground potential is stable is V ss
In order for the inverter 1 to recognize the potential V o of the power supply voltage fluctuation detection output line 31 as a “0” level, it suffices to satisfy the expression (7), but the threshold value of the inverter 1 for this is
It is given as shown in Eq. (8) based on Eq. (4).
【００２９】 Ｖth1 ＞Ｖ0 …(7) Ｖth1 ＞（Ｖcc×Ｒn22 ）／（Ｒp21 ＋Ｒn22 ） …(8) Vth 1 > V 0 (7) Vth 1 > (V cc × R n22 ) / (R p21 + R n22 ) (8)
【００３０】他の構成は図３に示す実施例１のそれと実
質的に同じであり、対応する部位には同じ番号を付して
ある。上記した如き初期化が行われた後に、接地電位に
急瞬な電圧の立下がりが発生したとすると、インバータ
１の出力電圧（Ｃ点の電圧）は接地電位の電圧波形に追
従するが、インバータ２の入力電圧は寄生抵抗５と寄生
容量６とから構成される積分遅延回路のため、接地電位
の立下がりの間、これよりも高い電圧で推移し、この
時、ｎチャネルMOS トランジスタ22のゲート入力電位が
(9),(10)式を満たす場合が生じる。 ｜Ｖin−ＶSS｜＞Ｖthn22 …(9) ｜Ｖdd−Ｖin｜＞Ｖdd−｜Ｖthp21 ｜ …(10)The other structure is substantially the same as that of the first embodiment shown in FIG. 3, and the corresponding parts are designated by the same reference numerals. If a sudden voltage drop occurs in the ground potential after the initialization as described above, the output voltage of the inverter 1 (voltage at point C) follows the voltage waveform of the ground potential. Since the input voltage of 2 is an integration delay circuit composed of the parasitic resistance 5 and the parasitic capacitance 6, the input voltage of 2 changes at a voltage higher than this during the fall of the ground potential, and at this time, the gate of the n-channel MOS transistor 22 Input potential is
In some cases, the expressions (9) and (10) are satisfied. │V in -V SS │> Vth n22 (9) │V dd -V in │> V dd -│Vth p21 │ (10)
【００３１】このためｎチャネルMOS トランジスタ22は
オフ状態からオン状態に転じ、ｐチャネルMOS トランジ
スタ21とｎチャネルMOS トランジスタ22が同時にオン状
態となる期間が発生する。これによって(8) 式で与えら
れる閾値を持つインバータ１は「１」レベルの電圧を入
力されたことになり、出力端であるＣ点に「０」レベル
を出力する。この時、インバータ２の入力端であるＤ点
の電圧は過渡的にインバータ２への入力電圧であるの
「１」レベルに向かう途中であるが、インバータ１の出
力が「０」レベルに固定されると同時に、インバータ２
の入力レベルの過渡的な変化は「０」レベル方向に転じ
る。その結果、インバータ２の入力レベルが「０」レベ
ルに固定され、電源電圧検出出力線31の初期状態である
「１」レベルは「０」レベルに変化すると同時に固定さ
れる。Therefore, the n-channel MOS transistor 22 turns from the off state to the on state, and a period occurs in which the p-channel MOS transistor 21 and the n-channel MOS transistor 22 are simultaneously turned on. As a result, the inverter 1 having the threshold value given by the equation (8) receives the voltage of "1" level and outputs the "0" level to the point C which is the output terminal. At this time, the voltage at the point D, which is the input terminal of the inverter 2, is transiting to the "1" level which is the input voltage to the inverter 2, but the output of the inverter 1 is fixed at the "0" level. At the same time, the inverter 2
The transitional change in the input level of is turned to the "0" level. As a result, the input level of the inverter 2 is fixed to the "0" level, and the "1" level, which is the initial state of the power supply voltage detection output line 31, changes to the "0" level and is fixed at the same time.
【００３２】この実施例２においても正電源電圧と接地
電位との電位差が急瞬に増加したとき、記憶されている
初期値「１」レベルが「０」レベルに反転し、正電源電
圧と接地電位との電位差の急瞬な増加の変化を論理信号
として出力することとなる。他の動作は実施例１のそれ
と実質的に同じであり、説明を省略する。Also in the second embodiment, when the potential difference between the positive power supply voltage and the ground potential suddenly increases, the stored initial value "1" level is inverted to "0" level, and the positive power supply voltage and the ground potential are grounded. A sudden change in the potential difference from the potential is output as a logic signal. The other operation is substantially the same as that of the first embodiment, and the description is omitted.
【００３３】（実施例３）図６はこの発明の更に他の実
施例を示す回路図、図７は動作状態を示す説明図であ
る。この実施例３にあってはインバータ１の出力端とイ
ンバータ２の入力端とを接続し、またインバータ２の出
力端とインバータ１の入力端とを電源電圧変動検出出力
線31にて接続し、インバータ２を構成するｐチャネルMO
S トランジスタ21のソースを寄生抵抗５を介して正電圧
源Ｖに接続すると共に、寄生容量６を介して接地電位に
接続する。電源電圧変動検出出力線31にはｎチャネルMO
S トランジスタ36のドレインを接続し、またソースは接
地してある。なおゲートは初期化信号線37に接続されて
いる。(Embodiment 3) FIG. 6 is a circuit diagram showing still another embodiment of the present invention, and FIG. 7 is an explanatory view showing an operating state. In the third embodiment, the output end of the inverter 1 and the input end of the inverter 2 are connected, and the output end of the inverter 2 and the input end of the inverter 1 are connected by the power supply voltage fluctuation detection output line 31. P-channel MO that constitutes the inverter 2
The source of the S-transistor 21 is connected to the positive voltage source V via the parasitic resistance 5 and to the ground potential via the parasitic capacitance 6. The power supply voltage fluctuation detection output line 31 has an n-channel MO
The drain of the S transistor 36 is connected and the source is grounded. The gate is connected to the initialization signal line 37.
【００３４】そしてインバータ１の閾値は、ｐチャネル
MOS トランジスタ21とｎチャネルMOS トランジスタ22と
が同時にオン状態になった場合に電源電圧変動検出出力
線31に現れる分圧値である電位Ｖ0 以下の値に設定す
る。インバータ１が電源電圧変動検出出力線31の電位Ｖ
o を「１」レベルとして認識するに必要な(5) 式を満足
させるためのインバータ１の閾値は実施例１と同じ(6)
式で与えられる。The threshold value of the inverter 1 is p channel
When the MOS transistor 21 and the n-channel MOS transistor 22 are turned on at the same time, the potential is set to a value equal to or lower than the potential V 0 which is the divided voltage value that appears on the power supply voltage fluctuation detection output line 31. The inverter 1 detects the potential V of the power supply voltage fluctuation detection output line 31.
The threshold value of the inverter 1 for satisfying the expression (5) necessary for recognizing o as the "1" level is the same as that of the first embodiment (6).
Given by the formula.
【００３５】次にこの実施例３の動作を図７に示す動作
説明図と共に説明する。電圧変動検出回路として機能す
る以前の初期状態では初期化信号線37を「１」レベルに
することでｎチャネルMOS トランジスタ36をオン状態と
し、電源電圧変動検出出力線31を「０」レベルにしてお
く。Next, the operation of the third embodiment will be described with reference to the operation explanatory view shown in FIG. In the initial state before functioning as the voltage fluctuation detection circuit, the initialization signal line 37 is set to "1" level to turn on the n-channel MOS transistor 36, and the power supply voltage fluctuation detection output line 31 is set to "0" level. deep.
【００３６】初期化後に正電圧源Ｖの電圧にＶccからＶ
ddへの急瞬な立下がりが発生したとすると、ｐチャネル
MOS トランジスタ11のドレイン、即ちインバータ１の出
力電圧とインバータ２の入力電圧（Ｅ点の電圧）は正電
圧源１の電圧波形に追従する。一方ｐチャネルMOS トラ
ンジスタ21のソース電圧は寄生抵抗５と寄生容量６とか
らなる積分遅延回路により正電圧源Ｖの電圧の立下がり
過程（時間ｔ1 の前後）でこれよりも高い電圧で推移
し、この時ｐチャネルMOS トランジスタ21のゲート入力
電位が、正電圧源Ｖを基準として(2) 式及び(3) 式に示
す条件を満たすと、ｐチャネルMOS トランジスタ21はオ
フ状態からオン状態に転じ、ｐチャネルMOS トランジス
タ21とｎチャネルMOS トランジスタ22とが同時にオン状
態となる期間（ｔ1 〜ｔ2 ）が発生する。After initialization, the voltage of the positive voltage source V is changed from V cc to V
If a sudden fall to dd occurs, p channel
The drain of the MOS transistor 11, that is, the output voltage of the inverter 1 and the input voltage of the inverter 2 (voltage at point E) follow the voltage waveform of the positive voltage source 1. On the other hand, the source voltage of the p-channel MOS transistor 21 changes to a higher voltage during the fall of the voltage of the positive voltage source V (before and after the time t 1 ) by the integration delay circuit composed of the parasitic resistance 5 and the parasitic capacitance 6. , At this time, if the gate input potential of the p-channel MOS transistor 21 satisfies the conditions shown in the equations (2) and (3) with the positive voltage source V as the reference, the p-channel MOS transistor 21 switches from the off state to the on state. , P-channel MOS transistor 21 and n-channel MOS transistor 22 are turned on at the same time (t 1 -t 2 ).
【００３７】これによって電源電圧変動検出出力線31は
「１」レベルとなり、(6) 式で与えられる閾値を持つイ
ンバータ１は「１」レベルを入力されたこととなって図
７(b) において出力端であるＥ点に「０」レベルを出力
する（時間ｔ3 ）。この時Ｆ点の電圧は過渡的にインバ
ータ２の入力電位である「１」レベルに向かう途中であ
るが、インバータ１の出力が「０」レベルに固定される
と同時にインバータ２の入力電位は「０」レベルへ固定
される。As a result, the power supply voltage fluctuation detection output line 31 becomes the "1" level, and the inverter 1 having the threshold value given by the equation (6) receives the "1" level, which is shown in FIG. 7 (b). outputs "0" level to the point E which is an output terminal (time t 3). At this time, the voltage at the point F is transiting to the "1" level which is the input potential of the inverter 2 transiently, but the output of the inverter 1 is fixed at "0" level and at the same time the input potential of the inverter 2 becomes "1". It is fixed to the "0" level.
【００３８】その結果、電源電圧変動検出出力線31の電
圧は初期状態である「０」レベルからＦ点の電圧がはｐ
チャネルMOS トランジスタ21の閾値電圧Ｖthp21 に達し
た時間ｔ1 で中間電位に上昇し始め、Ｆ点の電圧がイン
バータ２の閾値Ｖth2 に達した時間ｔ3 で「１」レベル
に変化し、同時に固定される。つまり、正電源電圧が急
瞬に降下したとき、記憶されている初期値が「０」レベ
ルが「１」レベルに反転し、正電源電圧の急瞬な降下を
論理信号として出力することとなる。他の動作は実施例
１のそれと実質的に同じであり、説明を省略する。As a result, the voltage of the power supply voltage fluctuation detection output line 31 is from the "0" level which is the initial state, and the voltage at the point F is p.
At time t 1 when the threshold voltage Vth p21 of the channel MOS transistor 21 is reached, it starts to rise to the intermediate potential, and at time t 3 when the voltage at the point F reaches the threshold Vth 2 of the inverter 2, it changes to “1” level and at the same time. Fixed. That is, when the positive power supply voltage suddenly drops, the stored initial value is inverted from the “0” level to the “1” level, and the sudden drop of the positive power supply voltage is output as a logic signal. . The other operation is substantially the same as that of the first embodiment, and the description is omitted.
【００３９】（実施例４）図８は本発明の更に他の実施
例を示す回路図、図９はこの実施例４の動作状態を示す
説明図である。この実施例４にあってはインバータ１の
出力端とインバータ２の入力端、インバータ２の出力端
とインバータ１の入力端を接続し、インバータ２のｎチ
ャネルMOS トランジスタ22のソースは寄生抵抗５を介し
て接地電位に接続すると共に、寄生容量５を介して正電
圧源Ｖに接続してある。インバータ２の出力端に接続さ
れた出力線４にはｐチャネルMOS トランジスタ38を介在
させて正電圧源Ｖに接続してある。ｐチャネルMOS トラ
ンジスタ38はそのゲートを初期化信号線39に、またドレ
インを正電圧源Ｖに、更にソースを出力線４及び電源電
圧変動検出出力線31に接続してある。(Embodiment 4) FIG. 8 is a circuit diagram showing still another embodiment of the present invention, and FIG. 9 is an explanatory view showing the operating state of the embodiment 4. In the fourth embodiment, the output terminal of the inverter 1 and the input terminal of the inverter 2 are connected, and the output terminal of the inverter 2 and the input terminal of the inverter 1 are connected, and the source of the n-channel MOS transistor 22 of the inverter 2 is connected to the parasitic resistance 5. It is connected to the ground potential via the parasitic capacitance 5 and to the positive voltage source V via the parasitic capacitance 5. The output line 4 connected to the output terminal of the inverter 2 is connected to the positive voltage source V via a p-channel MOS transistor 38. The p-channel MOS transistor 38 has its gate connected to the initialization signal line 39, its drain connected to the positive voltage source V, and its source connected to the output line 4 and the power supply voltage fluctuation detection output line 31.
【００４０】そしてインバータ１の閾値Ｖth1 は、ｐチ
ャネルMOS トランジスタ21とｎチャネルMOS トランジス
タ22が同時にオン状態になったときに電源電圧変動検出
出力線31に現れる分圧値以上の値に設定する。接地電位
が安定しているときの電圧をＶSS、ｐチャネルMOS トラ
ンジスタ21のオン抵抗をＲp21 、ｎチャネルMOS トラン
ジスタ22のオン抵抗をＲn22 、インバータ１の入力閾値
をＶth1 、ｐチャネルMOS トランジスタ21とｎチャネル
MOS トランジスタ22が同時にオン状態となったときの電
源電圧変動検出出力線31の電位をＶo としたとき、イン
バータ１が電源電圧変動検出出力線31の電位Ｖo を
「１」レベルとして認識するための前記(7)式を満たす
のに必要なインバータ１の閾値は(8) 式で与えられる。The threshold value Vth 1 of the inverter 1 is set to a value equal to or higher than the voltage division value that appears on the power supply voltage fluctuation detection output line 31 when the p-channel MOS transistor 21 and the n-channel MOS transistor 22 are simultaneously turned on. . The voltage when the ground potential is stable is V SS , the on-resistance of the p-channel MOS transistor 21 is R p21 , the on-resistance of the n-channel MOS transistor 22 is R n22 , the input threshold of the inverter 1 is Vth 1 , and the p-channel MOS is Transistor 21 and n channel
When the MOS transistor 22 is set to the potential of the power supply voltage variation detection output line 31 V o when simultaneously turned on, the inverter 1 recognizes the potential V o of the power supply voltage variation detection output line 31 as a "1" level The threshold value of the inverter 1 required to satisfy the above equation (7) is given by equation (8).
【００４１】次に実施例４の動作を説明する。電源電圧
変動検出回路として機能し始める前の初期状態では初期
化信号線39を「０」レベルにすることでｐチャネルMOS
トランジスタ35をオン状態とし、電源電圧変動検出出力
線31の電位を「１」レベルにしておく。Next, the operation of the fourth embodiment will be described. In the initial state before starting to function as the power supply voltage fluctuation detection circuit, the initialization signal line 39 is set to the “0” level to set the p-channel MOS.
The transistor 35 is turned on, and the potential of the power supply voltage fluctuation detection output line 31 is set to the "1" level.
【００４２】初期化後に接地電位が０からＶSSに急瞬に
立上がりが発生したとすると、インバータ１の出力電圧
とインバータ２の入力電圧（Ｇ点の電圧）は接地電位の
電圧波形に追従する。一方ｎチャネルMOS トランジスタ
22のソース電圧は、寄生抵抗５と寄生容量６とからなる
積分遅延回路により接地電位の立上がりの間これより低
い電圧で推移する。この時、ｎチャネルMOS トランジス
タ22のゲート入力電位が接地電位を基準として(9) 式及
び(10)式を満たす場合が生じ、ｎチャネルMOS トランジ
スタ22はオフ状態からオン状態に転じ、ｐチャネルMOS
トランジスタ21とｎチャネルMOS トランジスタ22が同時
にオン状態となる期間（ｔ1 〜ｔ3 ）が発生する。If the ground potential suddenly rises from 0 to V SS after initialization, the output voltage of the inverter 1 and the input voltage of the inverter 2 (voltage at point G) follow the voltage waveform of the ground potential. . On the other hand, n-channel MOS transistor
The source voltage of 22 changes at a voltage lower than this during the rise of the ground potential due to the integration delay circuit composed of the parasitic resistance 5 and the parasitic capacitance 6. At this time, the gate input potential of the n-channel MOS transistor 22 may satisfy the equations (9) and (10) with respect to the ground potential, the n-channel MOS transistor 22 turns from the off state to the on state, and the p-channel MOS transistor 22 is turned on.
Period in which the transistor 21 and the n-channel MOS transistor 22 is turned on at the same time (t 1 ~t 3) is generated.
【００４３】これによって電源電圧変動検出出力線31は
「１」レベルとなり、(8) 式で与えられる閾値Ｖth1 を
持つインバータ１は「０」レベルを入力されたこととな
り、図８においてＧ点に「１」レベルを出力する。イン
バータ１の出力が「１」レベルに固定されると同時に、
インバータ２の入力電位レベルの過渡的な変化は「１」
レベル方向へ転じ、インバータ２の入力電位レベルは
「１」レベルに固定されることとなり、電源電圧変動検
出出力線31の初期状態である「１」レベルからＨ点の電
位がｎチャネルMOS トランジスタの閾値Ｖthp22 に達す
る時間ｔ1 で中間電位に下がり始め、インバータ１の入
力閾値Ｖth1 に達した時間ｔ2 より更に降下し、Ｖth2
に達した時間ｔ3 で「０」レベルに変化し、同時に固定
される。他の動作は実施例１と実質的に同じであり、説
明を省略する。As a result, the power supply voltage fluctuation detection output line 31 becomes "1" level, and the inverter 1 having the threshold value Vth 1 given by the equation (8) is inputted "0" level. The "1" level is output to. At the same time that the output of the inverter 1 is fixed at "1" level,
The transient change of the input potential level of the inverter 2 is "1".
In the direction of the level, the input potential level of the inverter 2 is fixed to the "1" level, and the potential at the H point from the "1" level, which is the initial state of the power supply voltage fluctuation detection output line 31, is the n-channel MOS transistor. at time t 1 to reach the threshold value Vth p22 begins to fall to an intermediate potential, further drops than the time reaches the input threshold Vth 1 of the inverter 1 t 2, Vth 2
At the time t 3 when it reaches the level, it changes to the “0” level and is fixed simultaneously. The other operation is substantially the same as that of the first embodiment, and the description is omitted.
【００４４】このような電源電圧変動検出回路に用いて
電源電圧変動による回路の暴走を防ぐ場合、寄生抵抗と
寄生容量とにより構成される積分遅延回路の遅延値を、
当該は半導体集積回路内で論理回路間のアナログ遅延値
の最も大きな値とすることで、電源電圧変動による暴走
が発生するに先立ってこれを検出し、回路の初期化を行
うことが可能となる。When using such a power supply voltage fluctuation detection circuit to prevent circuit runaway due to power supply voltage fluctuations, the delay value of the integration delay circuit composed of parasitic resistance and parasitic capacitance is
By setting the maximum value of the analog delay value between the logic circuits in the semiconductor integrated circuit, it becomes possible to detect this before the runaway due to the power supply voltage fluctuation and initialize the circuit. .
【００４５】またこのような電源電圧変動検出回路に用
いて電源電圧変動によるラッチアップのため回路が破壊
されるのを防ぐ場合、寄生抵抗と寄生容量とにより構成
される積分遅延回路の遅延値を、当該半導体集積回路内
で論理回路間のアナログ遅延値の最も大きな値とするこ
とで、電源電圧変動による回路のラッチアップによる破
壊が発生するに先立ってこれを検出し、回路内部の電源
配線を遮断することが可能となる。 更にこのような電
源電圧変動検出回路を用いることで、電源電圧の急瞬な
変動を回路外部へ論理信号として出力させ、この論理信
号を利用して必要な措置を取らせることも可能である。In order to prevent the circuit from being destroyed due to the latch-up caused by the fluctuation of the power supply voltage by using such a power supply voltage fluctuation detection circuit, the delay value of the integral delay circuit constituted by the parasitic resistance and the parasitic capacitance is set. , By setting the maximum analog delay value between logic circuits in the semiconductor integrated circuit, this is detected before the damage due to the latch-up of the circuit due to the fluctuation of the power supply voltage occurs, and the power supply wiring inside the circuit is detected. It becomes possible to cut off. Furthermore, by using such a power supply voltage fluctuation detection circuit, it is possible to output a sudden fluctuation of the power supply voltage to the outside of the circuit as a logic signal and to take necessary measures using this logic signal.
【００４６】このような電源電圧変動検出回路を複数を
組み合わせて用いてもよい。また複数の電圧源を持つ回
路の場合、正電圧源と負電圧源間に上述した如き電源電
圧変動検出回路を組合せて装備することで複数の電源電
圧の急瞬な変動も検出できることとなる。A plurality of such power supply voltage fluctuation detecting circuits may be used in combination. Further, in the case of a circuit having a plurality of voltage sources, by equipping the positive voltage source and the negative voltage source with the above-mentioned power supply voltage fluctuation detection circuit in combination, it is possible to detect sudden fluctuations of a plurality of power supply voltages.
【００４７】[0047]
【発明の効果】以上説明したように、第１の発明に係る
半導体集積回路装置にあっては電源電圧の急瞬な変動を
迅速に検出することができ、電源電圧の変動による回路
の暴走を未然に防止し得る。また第２の発明にあっては
電源電圧の急瞬な変動を検出し、電源電圧の変動による
ラッチアップから回路の破壊を未然に防止し得る。更に
第３の発明にあっては電源電圧の急瞬な変動を検出し、
回路の外部へ電源電圧の変動があったことを論理記号と
して外部回路へ出力させ、これを利用して必要な措置を
とることが可能となる。As described above, in the semiconductor integrated circuit device according to the first aspect of the present invention, a sudden change in the power supply voltage can be detected quickly, and the circuit runaway due to the change in the power supply voltage can be detected. It can be prevented. Further, according to the second aspect of the invention, it is possible to detect a sudden change in the power supply voltage and prevent the circuit from being destroyed due to the latch-up due to the change in the power supply voltage. Furthermore, in the third invention, a sudden change in the power supply voltage is detected,
The fact that the power supply voltage fluctuates outside the circuit is output to the external circuit as a logical symbol, and it is possible to take necessary measures by utilizing this.
【図１】従来における半導体集積回路装置を示す回路図
である。FIG. 1 is a circuit diagram showing a conventional semiconductor integrated circuit device.
【図２】従来における半導体集積回路装置の動作説明図
である。FIG. 2 is an operation explanatory diagram of a conventional semiconductor integrated circuit device.
【図３】本発明に係る半導体集積回路装置を示す回路図
である。FIG. 3 is a circuit diagram showing a semiconductor integrated circuit device according to the present invention.
【図４】本発明に係る半導体集積回路装置の動作説明図
である。FIG. 4 is an operation explanatory diagram of the semiconductor integrated circuit device according to the present invention.
【図５】本発明の他の実施例を示す回路図である。FIG. 5 is a circuit diagram showing another embodiment of the present invention.
【図６】本発明の更に他の実施例を示す回路図である。FIG. 6 is a circuit diagram showing still another embodiment of the present invention.
【図７】図６に示す回路装置の動作説明図である。7 is an operation explanatory diagram of the circuit device shown in FIG. 6;
【図８】本発明の更に他の実施例を示す回路図である。FIG. 8 is a circuit diagram showing still another embodiment of the present invention.
【図９】図８に示す装置の動作説明図である。9 is an explanatory diagram of the operation of the apparatus shown in FIG.
１ １段目のインバータ ２ ２段目のインバータ ３ 入力線 ４ 出力線 ５ 寄生抵抗 ６ 寄生容量 11 ｐチャネルMOS トランジスタ 12 ｎチャネルMOS トランジスタ 21 ｐチャネルMOS トランジスタ 22 ｎチャネルMOS トランジスタ 31 電源電圧変動検出出力線 1 Inverter 1st stage 2 Inverter 2nd stage 3 Input line 4 Output line 5 Parasitic resistance 6 Parasitic capacitance 11 p-channel MOS transistor 12 n-channel MOS transistor 21 p-channel MOS transistor 22 n-channel MOS transistor 31 Power supply voltage fluctuation detection output line
─────────────────────────────────────────────────────
─────────────────────────────────────────────────── ───
【手続補正書】[Procedure amendment]
【提出日】平成５年１０月２９日[Submission date] October 29, 1993
【手続補正１】[Procedure Amendment 1]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項１[Name of item to be corrected] Claim 1
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正２】[Procedure Amendment 2]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項２[Name of item to be corrected] Claim 2
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正３】[Procedure 3]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】請求項３[Name of item to be corrected] Claim 3
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【手続補正４】[Procedure amendment 4]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００４[Correction target item name] 0004
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００４】このような半導体集積回路装置にあっては
入力線３に、例えば論理信号である「０」レベルの信号
を入力すると、１段目，２段目のインバータ１，２の作
用で出力線４から出力される信号も同じ「０」レベルに
なる。しかしこのような動作は電源電位，接地電位が安
定していることが前提であり、電源電位と接地電位との
電位差が所定の範囲を越えて変動すると誤動作、暴走、
或いはラッチアップを招くこととなる。例えば正電圧源
Ｖの電圧を図２に示すＶccからＶddに上昇させると、寄
生抵抗５と寄生容量６で寄生的に構成される積分遅延回
路により２段目のインバータ２の入力端近傍のＪ点の電
位は一点鎖線で示す如くに変化し、この結果ｐチャネル
MOS トランジスタ21の入力電圧Ｖinが正電圧源Ｖの電圧
Ｖddよりも低くなり、下記(1) 式で示す如き状態が発生
する。 Ｖdd＞Ｖin …(1) 但し、Ｖdd：正電圧源Ｖの電圧 Ｖin：ｐチャネルMOS トランジスタ21のソース電圧In such a semiconductor integrated circuit device, when a "0" level signal, which is a logical signal, is input to the input line 3, it is output by the action of the inverters 1 and 2 in the first and second stages. The signal output from the line 4 also becomes the same "0" level. However, such an operation is premised on that the power supply potential and the ground potential are stable, and if the potential difference between the power supply potential and the ground potential fluctuates beyond a predetermined range, malfunction, runaway, or
Alternatively, it will cause latch-up. For example, when the voltage of the positive voltage source V is increased from V cc shown in FIG. 2 to V dd , the integration delay circuit parasitically composed of the parasitic resistance 5 and the parasitic capacitance 6 causes the vicinity of the input terminal of the second-stage inverter 2. The potential at point J changes as shown by the chain line, and as a result, the p channel
Input voltage V in of the MOS transistor 21 becomes lower than the voltage V dd of the positive voltage supply V, such condition occurs represented by the following formula (1). V dd> V in ... (1 ) However, V dd: Voltage V in the positive voltage source V: source voltage of the p-channel MOS transistor 21
【手続補正５】[Procedure Amendment 5]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】０００９[Correction target item name] 0009
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【０００９】[0009]
【発明が解決しようとする課題】ところでこのような従
来の半導体集積回路装置において、その電源電位の監視
に用いているリセットIC等の電圧検出素子、又は同様の
回路ではリセットICに入力される電圧値を検出するた
め、電源電圧が半導体回路装置の動作し得る電圧範囲内
で緩やかに変動し、半導体集積回路装置が充分に動作し
得る電圧であっても半導体集積回路装置の初期化が行な
われてしまうという問題があった。By the way, in such a conventional semiconductor integrated circuit device, a voltage detection element such as a reset IC used for monitoring the power supply potential thereof , or a voltage input to the reset IC in a similar circuit. Since the value is detected, the power supply voltage gently changes within a voltage range in which the semiconductor integrated circuit device can operate, and the semiconductor integrated circuit device is initialized even if the semiconductor integrated circuit device has a voltage at which the semiconductor integrated circuit device can operate sufficiently. There was a problem that it would end up.
【手続補正６】[Procedure correction 6]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１０[Correction target item name] 0010
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１０】この発明の第１の目的は、正電源電圧と所
定低電位との電位差の急瞬な変化を検出し、この検出信
号を論理信号として外部へ出力して必要な措置をとるこ
とを可能とする。またこの発明の第２の目的は、電源電
圧と所定低電位との電位差の急瞬な変動を検出して自身
の初期化を行い、暴走，誤動作を未然に防ぐことを可能
とする。更にこの発明の第３の目的は、正電源電圧と所
定低電位との電位差の急瞬な変化を検出することで、例
えば自動的に内部電源の配線を遮断し、ラッチアップに
よる回路の破壊を未然に防ぐことを可能とする。A first object of the present invention is to detect an abrupt change in the potential difference between a positive power supply voltage and a predetermined low potential, and output this detection signal as a logic signal to the outside to take necessary measures. It is possible. A second object of the present invention is to detect sudden changes in the potential difference between the power supply voltage and a predetermined low potential to initialize itself and thereby prevent runaway and malfunction. A third object of the present invention is to detect a sudden change in the potential difference between the positive power supply voltage and a predetermined low potential to automatically cut off the wiring of the internal power supply, thereby preventing the circuit from being damaged by latch-up. It is possible to prevent it in advance.
【手続補正７】[Procedure Amendment 7]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１１[Correction target item name] 0011
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１１】[0011]
【課題を解決するための手段】第１の発明に係る半導体
集積回路装置は、一端が正電源電圧に、また他端が所定
低電位に接続された第１，第２の入力反転回路におけ
る、前記第１の入力反転回路の出力端と第２の入力反転
回路の入力端とをその間に積分遅延回路を介して接続
し、前記第２の入力反転回路の出力端は第１の入力反転
回路の入力端に接続し、前記正電源電圧と所定低電位と
の電位差が急瞬に増加したとき、記憶している初期値が
反転し、正電源電圧と所定低電位との電位差が急瞬に増
加したことを論理信号として出力するようにしたことを
特徴とする。According to a first aspect of the present invention, there is provided a semiconductor integrated circuit device in which first and second input inverting circuits have one end connected to a positive power supply voltage and the other end connected to a predetermined low potential. The output end of the first input inverting circuit and the input end of the second input inverting circuit are connected through an integration delay circuit, and the output end of the second input inverting circuit is the first input inverting circuit. When the potential difference between the positive power supply voltage and the predetermined low potential is suddenly increased, the stored initial value is inverted and the potential difference between the positive power supply voltage and the predetermined low potential is suddenly connected. Increase
It is characterized in that the addition is output as a logic signal.
【手続補正８】[Procedure Amendment 8]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１２[Correction target item name] 0012
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１２】第２の発明に係る半導体集積回路装置は、
一端が正電源電圧に、また他端が所定低電位に接続され
た第１，第２の入力反転回路における、前記第１の入力
反転回路の出力端と第２の入力反転回路の入力端を接続
し、前記第２の入力反転回路の出力端は第１の入力反転
回路の入力端と接続し、第２の入力反転回路の正電圧入
力を積分遅延回路を介して正電圧源へ接続し、正電源電
圧の電圧が急瞬に降下したとき、記憶している初期値が
反転し、正電源電圧が急瞬に降下したことを論理信号と
して出力するようにしたことを特徴とする。A semiconductor integrated circuit device according to the second invention is
The output end of the first input inverting circuit and the input end of the second input inverting circuit in the first and second input inverting circuits, one end of which is connected to the positive power supply voltage and the other end of which is connected to a predetermined low potential, are connected. The output terminal of the second input inverting circuit is connected to the input terminal of the first input inverting circuit, and the positive voltage input of the second input inverting circuit is connected to the positive voltage source through the integration delay circuit. When the voltage of the positive power supply voltage suddenly drops, the stored initial value is inverted, and the sudden drop of the positive power supply voltage is output as a logic signal.
【手続補正９】[Procedure Amendment 9]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１３[Correction target item name] 0013
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１３】第３の発明に係る半導体集積回路装置は、
一端が正電源電圧に、また他端が所定低電位に接続され
た第１，第２の入力反転回路における、前記第１の入力
反転回路の出力端と第２の入力反転回路の入力端を接続
し、前記第２の入力反転回路の出力端は第１の入力反転
回路の入力端と接続し、第２の入力反転回路の低電位入
力端を積分遅延回路を介して所定低電位へ接続し、前記
低電位の電圧が急瞬に上昇したとき、記憶している初期
値が反転し、前記低電位が急瞬に上昇したことを論理信
号として出力するようにしたことを特徴とする。A semiconductor integrated circuit device according to a third invention is
The output end of the first input inverting circuit and the input end of the second input inverting circuit in the first and second input inverting circuits, one end of which is connected to the positive power supply voltage and the other end of which is connected to a predetermined low potential, are connected. And the output end of the second input inverting circuit is connected to the input end of the first input inverting circuit, and the low potential input end of the second input inverting circuit is connected via an integration delay circuit. Connecting to a predetermined low potential, when the voltage of the low potential suddenly rises, the stored initial value is inverted, and the sudden rise of the low potential is output as a logic signal. Is characterized by.
【手続補正１０】[Procedure Amendment 10]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１５[Name of item to be corrected] 0015
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１５】第２の発明にあっては前記第１の発明の作
用に加えて正電圧源の電位が急瞬に降下したとき、記憶
している初期値が反転することとしているから正電源電
圧と所定低電位との電位差が急瞬に変化したことを検出
し、その検出結果により初期化を行うことで誤動作，暴
走等を未然に防止することが可能となる。In a second invention, the operation of the first invention is performed.
In addition to the above, when the potential of the positive voltage source suddenly drops, the stored initial value is supposed to be inverted, so it is detected that the potential difference between the positive power supply voltage and the predetermined low potential suddenly changes. By performing initialization based on the detection result, malfunctions, runaways, etc. can be prevented in advance.
【手続補正１１】[Procedure Amendment 11]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１６[Correction target item name] 0016
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１６】第３の発明にあっては前記第１の発明の作
用に加えて所定低電位の電圧が急瞬に上昇したとき、記
憶している初期値が反転し、所定低電位の急瞬な上昇を
論理信号として出力し、この論理信号を用いて誤動作，
暴走等に対する必要な措置を採ることが可能となる。In a third invention, the work of the first invention is carried out .
In addition to the above, when the voltage of the predetermined low potential suddenly rises, the stored initial value is inverted, and the sudden rise of the predetermined low potential is output as a logic signal.
It becomes possible to take necessary measures against runaways.
【手続補正１２】[Procedure Amendment 12]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００１８[Correction target item name] 0018
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００１８】１段目のインバータ１を構成するｐチャネ
ルMOS トランジスタ11のゲート、ｎチャネルMOS トラン
ジスタ12のゲートは夫々入力線３に接続され、一方２段
目のインバータ２におけるｐチャネルMOS トランジスタ
21, ｎチャネルMOS トランジスタ22の各ゲートは途中に
電源電圧の変動を検出させる回路中で、最も大きい遅延
値になるよう意図的に付加した抵抗７、容量８にて構成
される積分遅延回路を介在させて１段目のインバータ１
の出力端であるｐチャネルMOS トランジスタ11とｎチャ
ネルMOS トランジスタ12との接続点に接続され、また２
段目のインバータ２の出力端であるｐチャネルMOS トラ
ンジスタ21とｎチャネルMOS トランジスタ22との接続点
は出力線４に接続され、そして出力線４と前記入力線３
とは電源電圧変動検出出力線31にて相互に接続されてい
る。32は前記出力線４に設けたｎチャネルMOS トランジ
スタである。ｎチャネルMOS トランジスタ32はそのゲー
トが初期化信号線33に、またドレインは出力線４及び電
源電圧変動検出出力線31に夫々接続され、ソースは接地
されている。The gates of the p-channel MOS transistor 11 and the n-channel MOS transistor 12 constituting the first-stage inverter 1 are connected to the input line 3, respectively, while the p-channel MOS transistor in the second-stage inverter 2 is connected.
21, each gate of n-channel MOS transistor 22
Largest delay in circuits that detect fluctuations in power supply voltage
Inverter 1 of the first stage with an integration delay circuit composed of resistor 7 and capacitor 8 intentionally added
Connected to the connection point between the p-channel MOS transistor 11 and the n-channel MOS transistor 12, which is the output terminal of the
The connection point between the p-channel MOS transistor 21 and the n-channel MOS transistor 22 which is the output terminal of the second-stage inverter 2 is connected to the output line 4, and the output line 4 and the input line 3 are connected.
Are connected to each other through a power supply voltage fluctuation detection output line 31. Reference numeral 32 is an n-channel MOS transistor provided on the output line 4. The n-channel MOS transistor 32 has its gate connected to the initialization signal line 33, its drain connected to the output line 4 and the power supply voltage fluctuation detection output line 31, and its source grounded.
【手続補正１３】[Procedure Amendment 13]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００２３[Name of item to be corrected] 0023
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００２３】初期化後に正電圧源Ｖに急瞬な電圧の立上
がりが発生したとすると、インバータ１の出力電圧は正
電圧源Ｖの電圧波形に追従するが、インバータ２の入力
は、抵抗７と容量８とから構成される積分回路による遅
延のため正電圧源Ｖの立上がりの間、これよりも低い電
圧で推移する。この時ｐチャネルMOS トランジスタ21の
ゲート入力電位Ｖinが(1) 式を満たし、ｐチャネルMOS
トランジスタ21はオフ状態からオン状態に転じ、ｐチャ
ネルMOS トランジスタ21とｎチャネルMOS トランジスタ
22が同時にオン状態となる期間ｔ1 〜ｔ3 が発生する。
これによって(6) 式で示される閾値を持つインバータ１
は「１」レベルを入力されたことになり、図３における
Ａ点に「０」レベルを出力する。If a sudden voltage rise occurs in the positive voltage source V after the initialization, the output voltage of the inverter 1 follows the voltage waveform of the positive voltage source V, but the input of the inverter 2 is a resistor 7. During the rising of the positive voltage source V, the voltage is lower than this due to the delay due to the integrating circuit including the capacitor 8 . At this time, the gate input potential V in the p-channel MOS transistor 21 satisfies the equation (1), p-channel MOS
Transistor 21 turns from the off state to the on state, and p-channel MOS transistor 21 and n-channel MOS transistor
22 period t 1 ~t 3 which is turned simultaneously occur.
As a result, the inverter 1 with the threshold value shown in Eq. (6)
Means that the "1" level is input, and the "0" level is output to the point A in FIG.
【手続補正１４】[Procedure Amendment 14]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３０[Name of item to be corrected] 0030
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３０】他の構成は図３に示す実施例１のそれと実
質的に同じであり、対応する部位には同じ番号を付して
ある。上記した如き初期化が行われた後に、接地電位に
急瞬な電圧の立下がりが発生したとすると、インバータ
１の出力電圧（Ｃ点の電圧）は接地電位の電圧波形に追
従するが、インバータ２の入力電圧は電源電圧の変動を
検出させる回路中で、最も大きい遅延値になるよう意図
的に付加した抵抗７と容量８とから構成される積分遅延
回路のため、接地電位の立下がりの間、これよりも高い
電圧で推移し、この時、ｎチャネルMOS トランジスタ22
のゲート入力電位が(9),(10)式を満たす場合が生じる。 ｜Ｖin−ＶSS｜＞Ｖthn22 …(9) ｜Ｖdd−Ｖin｜＞Ｖdd−｜Ｖthp21 ｜ …（１０）The other structure is substantially the same as that of the first embodiment shown in FIG. 3, and the corresponding parts are designated by the same reference numerals. If a sudden voltage drop occurs in the ground potential after the initialization as described above, the output voltage of the inverter 1 (voltage at point C) follows the voltage waveform of the ground potential. The input voltage of 2 is the fluctuation of the power supply voltage
Intended to have the largest delay value in the circuit to be detected
Since it is an integral delay circuit composed of a resistor 7 and a capacitor 8 that have been added, the voltage is higher than this during the fall of the ground potential. At this time, the n-channel MOS transistor 22
There is a case where the gate input potential of satisfies the equations (9) and (10). │V in -V SS │> V th n22 (9) │V dd -V in │> V dd -│V th p21 │ (10)
【手続補正１５】[Procedure Amendment 15]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３３[Correction target item name] 0033
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３３】（実施例３）図６はこの発明の更に他の実
施例を示す回路図、図７は動作状態を示す説明図であ
る。この実施例３にあってはインバータ１の出力端とイ
ンバータ２の入力端とを接続し、またインバータ２の出
力端とインバータ１の入力端とを電源電圧変動検出出力
線３１にて接続し、インバータ２を構成するｐチャネル
MOS トランジスタ21のソースを抵抗７を介して正電圧源
Ｖに接続すると共に、容量８を介して接地電位に接続す
る。この抵抗７，容量８は電源電圧の変動を検出させる
回路中で、最も大きい遅延値になるよう意図的に付加し
たものであり、抵抗７，容量８で遅延回路を構成してい
る。電源電圧変動検出出力線31にはｎチャネルMOS トラ
ンジスタ36のドレインを接続し、またソースは接地して
ある。なおゲートは初期化信号線37に接続されている。(Embodiment 3) FIG. 6 is a circuit diagram showing still another embodiment of the present invention, and FIG. 7 is an explanatory view showing an operating state. In the third embodiment, the output end of the inverter 1 and the input end of the inverter 2 are connected, and the output end of the inverter 2 and the input end of the inverter 1 are connected by the power supply voltage fluctuation detection output line 31. P channel that constitutes the inverter 2
The source of the MOS transistor 21 is connected to the positive voltage source V via the resistor 7 and to the ground potential via the capacitor 8 . The resistor 7 and the capacitor 8 detect the fluctuation of the power supply voltage.
Intentionally added to have the largest delay value in the circuit.
And a resistor 7 and a capacitor 8 form a delay circuit.
It The drain of the n-channel MOS transistor 36 is connected to the power supply voltage fluctuation detection output line 31, and the source is grounded. The gate is connected to the initialization signal line 37.
【手続補正１６】[Procedure Amendment 16]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３６[Correction target item name] 0036
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３６】初期化後に正電圧源Ｖの電圧にＶccからＶ
ddへの急瞬な立下がりが発生したとすると、ｐチャネル
MOS トランジスタ11のドレイン、即ちインバータ１の出
力電圧とインバータ２の入力電圧（Ｅ点の電圧）は正電
圧源１の電圧波形に追従する。一方ｐチャネルMOS トラ
ンジスタ21のソース電圧は抵抗７と容量８とからなる積
分遅延回路により正電圧源Ｖの電圧の立下がり過程（時
間ｔ1 の前後）でこれよりも高い電圧で推移し、この時
ｐチャネルMOS トランジスタ21のゲート入力電位が、正
電圧源Ｖを基準として(2) 式及び(3) 式に示す条件を満
たすと、ｐチャネルMOS トランジスタ21はオフ状態から
オン状態に転じ、ｐチャネルMOS トランジスタ21とｎチ
ャネルMOS トランジスタ22とが同時にオン状態となる期
間（ｔ1〜ｔ2 ）が発生する。After initialization, the voltage of the positive voltage source V is changed from V cc to V
If a sudden fall to dd occurs, p channel
The drain of the MOS transistor 11, that is, the output voltage of the inverter 1 and the input voltage of the inverter 2 (voltage at point E) follow the voltage waveform of the positive voltage source 1. On the other hand, the source voltage of the p-channel MOS transistor 21 changes to a higher voltage in the falling process (before and after the time t 1 ) of the voltage of the positive voltage source V by the integration delay circuit including the resistor 7 and the capacitor 8. When the gate input potential of the p-channel MOS transistor 21 satisfies the conditions shown in the equations (2) and (3) with the positive voltage source V as a reference, the p-channel MOS transistor 21 turns from the off state to the on state, period and channel MOS transistor 21 and the n-channel MOS transistor 22 is turned on at the same time (t 1 ~t 2) is generated.
【手続補正１７】[Procedure Amendment 17]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００３９[Correction target item name] 0039
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００３９】（実施例４）図８は本発明の更に他の実施
例を示す回路図、図９はこの実施例４の動作状態を示す
説明図である。この実施例４にあってはインバータ１の
出力端とインバータ２の入力端、インバータ２の出力端
とインバータ１の入力端を接続し、インバータ２のｎチ
ャネルMOS トランジスタ22のソースは抵抗７を介して接
地電位に接続すると共に、容量８を介して正電圧源Ｖに
接続してある。この抵抗７，容量８は電源電圧の変動を
検出させる回路中で、最も大きい遅延値になるよう意図
的に付加したものであり、抵抗７，容量８で遅延回路を
構成している。インバータ２の出力端に接続された出力
線４にはｐチャネルMOS トランジスタ38を介在させて正
電圧源Ｖに接続してある。ｐチャネルMOS トランジスタ
38はそのゲートを初期化信号線39に、またドレインを正
電圧源Ｖに、更にソースを出力線４及び電源電圧変動検
出出力線31に接続してある。(Embodiment 4) FIG. 8 is a circuit diagram showing still another embodiment of the present invention, and FIG. 9 is an explanatory view showing the operating state of the embodiment 4. In the fourth embodiment, the output terminal of the inverter 1 and the input terminal of the inverter 2 are connected, and the output terminal of the inverter 2 and the input terminal of the inverter 1 are connected, and the source of the n-channel MOS transistor 22 of the inverter 2 is connected via the resistor 7 . Is connected to the ground potential, and is also connected to the positive voltage source V via the capacitor 8 . The resistance 7 and the capacitance 8 prevent fluctuations in the power supply voltage.
Intended to have the largest delay value in the circuit to be detected
The delay circuit is composed of resistor 7 and capacitor 8
I am configuring. The output line 4 connected to the output terminal of the inverter 2 is connected to the positive voltage source V via a p-channel MOS transistor 38. p-channel MOS transistor
38 has its gate connected to the initialization signal line 39, its drain connected to the positive voltage source V, and its source connected to the output line 4 and the power supply voltage fluctuation detection output line 31.
【手続補正１８】[Procedure 18]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４２[Correction target item name] 0042
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００４２】初期化後に接地電位が０からＶSSに急瞬に
立上がりが発生したとすると、インバータ１の出力電圧
とインバータ２の入力電圧（Ｇ点の電圧）は接地電位の
電圧波形に追従する。一方ｎチャネルMOS トランジスタ
22のソース電圧は、抵抗７と容量８とからなる積分遅延
回路により接地電位の立上がりの間これより低い電圧で
推移する。この時、ｎチャネルMOS トランジスタ22のゲ
ート入力電位が接地電位を基準として(9) 式及び(10)式
を満たす場合が生じ、ｎチャネルMOS トランジスタ22は
オフ状態からオン状態に転じ、ｐチャネルMOS トランジ
スタ21とｎチャネルMOS トランジスタ22が同時にオン状
態となる期間（ｔ1 〜ｔ3 ）が発生する。If the ground potential suddenly rises from 0 to V SS after initialization, the output voltage of the inverter 1 and the input voltage of the inverter 2 (voltage at point G) follow the voltage waveform of the ground potential. . On the other hand, n-channel MOS transistor
The source voltage of 22 changes at a voltage lower than this during the rise of the ground potential due to the integral delay circuit composed of the resistor 7 and the capacitor 8 . At this time, the gate input potential of the n-channel MOS transistor 22 may satisfy the equations (9) and (10) with respect to the ground potential, the n-channel MOS transistor 22 turns from the off state to the on state, and the p-channel MOS transistor 22 is turned on. period in which the transistor 21 and the n-channel MOS transistor 22 is turned on at the same time (t 1 ~t 3) is generated.
【手続補正１９】[Procedure Amendment 19]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４４[Correction target item name] 0044
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００４４】このような電源電圧変動検出回路を用いて
電源電圧変動による回路の暴走を防ぐ場合、意図的に付
加した抵抗と容量とにより構成される積分遅延回路の遅
延値を、当該半導体集積回路内で、論理回路間のアナロ
グ遅延値を最も大きな値とすることで、電源電圧変動に
よる暴走が発生するに先立ってこれを検出し、回路の初
期化を行うことが可能となる。When such a power supply voltage fluctuation detection circuit is used to prevent a circuit runaway due to a power supply voltage fluctuation, it is intentionally added.
The delay value of the integral delay circuit composed of a pressurizing the resistor and the capacitor, in the semiconductor integrated circuit, by the largest value analog delay value between the logic circuit, the runaway due to power supply voltage variation is generated It is possible to detect this in advance and initialize the circuit.
【手続補正２０】[Procedure amendment 20]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４５[Name of item to be corrected] 0045
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００４５】またこのような電源電圧変動検出回路に用
いて電源電圧変動によるラッチアップのため回路が破壊
されるのを防ぐ場合、意図的に付加した抵抗と容量とに
より構成される積分遅延回路の遅延値を、当該半導体集
積回路内で論理回路間のアナログ遅延値を最も大きな値
とすることで、電源電圧変動による回路のラッチアップ
による破壊が発生するに先立ってこれを検出し、回路内
部の電源配線を遮断することが可能となる。更にこのよ
うな電源電圧変動検出回路を用いることで、電源電圧の
急瞬な変動を当該半導体集積回路外部へ論理信号として
出力させ、この論理信号を利用して必要な措置を取らせ
ることも可能である。Further, in the case of using in such a power supply voltage fluctuation detecting circuit to prevent the circuit from being destroyed due to the latch-up due to the power supply voltage fluctuation, it is composed of a resistance and a capacitance intentionally added. that a delay value of the integral delay circuit, by the largest value analog delay value between the logic circuit in the semiconductor integrated circuit, detects this prior to destruction by the latch-up of the circuit due to power supply voltage variation is generated However, the power supply wiring inside the circuit can be cut off. Furthermore, by using such a power supply voltage fluctuation detection circuit, it is possible to output a sudden fluctuation of the power supply voltage to the outside of the semiconductor integrated circuit as a logic signal and use this logic signal to take necessary measures. Is.
【手続補正２１】[Procedure correction 21]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４６[Correction target item name] 0046
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００４６】このような電源電圧変動検出回路を複数を
組み合わせて半導体集積回路に搭載することで、電源電
圧の急瞬な変化を全て検出できることとなる。また複数
の電圧源を持つ半導体集積回路の場合、正電圧源と負電
圧源間に上述した如き電源電圧変動検出回路を組合せて
装備することで複数の電源電圧の急瞬な変動も検出でき
ることとなる。By combining a plurality of such power supply voltage fluctuation detection circuits and mounting them in a semiconductor integrated circuit,
All sudden changes in pressure can be detected. Further, in the case of a semiconductor integrated circuit having a plurality of voltage sources, it is possible to detect abrupt fluctuations of a plurality of power supply voltages by equipping the positive voltage source and the negative voltage source with the power supply voltage fluctuation detection circuit as described above in combination. Become.
【手続補正２２】[Procedure correction 22]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】００４７[Correction target item name] 0047
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【００４７】[0047]
【発明の効果】以上説明したように、第１，第２，第３
の発明に係る半導体集積回路装置にあっては電源電圧の
急瞬な変動を迅速に検出することができ、電源電圧の変
動による回路の暴走を未然に防止し得る。また第１〜３
の発明にあっては電源電圧の急瞬な変動を検出し、電源
電圧の変動によるラッチアップから回路の破壊を未然に
防止し得る。更に第１〜３の発明にあっては電源電圧の
急瞬な変動を検出し、回路の外部へ電源電圧の変動があ
ったことを論理記号として外部回路へ出力させ、これを
利用して必要な措置をとることが可能となる。As described above, the first, second, third
In the semiconductor integrated circuit device according to the invention described above, sudden changes in the power supply voltage can be detected quickly, and runaway of the circuit due to changes in the power supply voltage can be prevented. Also the first to third
In the invention, it is possible to detect a sudden change in the power supply voltage and prevent the circuit from being destroyed due to the latch-up due to the change in the power supply voltage. Further, in the first to third inventions, a sudden change in the power supply voltage is detected, and the fact that there is a change in the power supply voltage to the outside of the circuit is output to the external circuit as a logical symbol, which is necessary. It is possible to take various measures.
【手続補正２３】[Procedure amendment 23]
【補正対象書類名】明細書[Document name to be amended] Statement
【補正対象項目名】符号の説明[Correction target item name] Explanation of code
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【符号の説明】 １ １段目のインバータ ２ ２段目のインバータ ３ 入力線 ４ 出力線 ５ 寄生抵抗 ６ 寄生容量７ 抵抗 ８ 容量 11 ｐチャネルMOS トランジスタ 12 ｎチャネルMOS トランジスタ 21 ｐチャネルMOS トランジスタ 22 ｎチャネルMOS トランジスタ 31 電源電圧変動検出出力線[Explanation of symbols] 1st stage inverter 2 2nd stage inverter 3 Input line 4 Output line 5 Parasitic resistance 6 Parasitic capacitance 7 Resistance 8 capacitance 11 p-channel MOS transistor 12 n-channel MOS transistor 21 p-channel MOS transistor 22 n Channel MOS transistor 31 Power supply voltage fluctuation detection output line
【手続補正２４】[Procedure correction 24]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図３[Name of item to be corrected] Figure 3
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図３】 [Figure 3]
【手続補正２５】[Procedure correction 25]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図５[Name of item to be corrected] Figure 5
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図５】 [Figure 5]
【手続補正２６】[Procedure Amendment 26]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図６[Name of item to be corrected] Figure 6
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図６】 [Figure 6]
【手続補正２７】[Procedure Amendment 27]
【補正対象書類名】図面[Document name to be corrected] Drawing
【補正対象項目名】図８[Correction target item name] Figure 8
【補正方法】変更[Correction method] Change
【補正内容】[Correction content]
【図８】 [Figure 8]
Claims (3)
電位に接続された第１，第２の入力反転回路における、
前記第１の入力反転回路の出力端と第２の入力反転回路
の入力端とをその間に積分遅延回路を介して接続し、前
記第２の入力反転回路の出力端は第１の入力反転回路の
入力端に接続し、前記正電源電圧と所定低電位との電位
差が急瞬に増加したとき、記憶している初期値が反転
し、正電源電圧と所定低電位との電位差の急瞬な増加を
論理信号として出力するようにしたことを特徴とする半
導体集積回路装置。1. A first and second input inverting circuit, one end of which is connected to a positive power supply voltage and the other end of which is connected to a predetermined low potential,
The output end of the first input inverting circuit and the input end of the second input inverting circuit are connected through an integration delay circuit, and the output end of the second input inverting circuit is the first input inverting circuit. When the potential difference between the positive power supply voltage and the predetermined low potential is suddenly increased, the stored initial value is inverted and the potential difference between the positive power supply voltage and the predetermined low potential is suddenly changed. A semiconductor integrated circuit device characterized in that an increase is output as a logic signal.
電位に接続された第１，第２の入力反転回路における、
前記第１の入力反転回路の出力端と第２の入力反転回路
の入力端を接続し、前記第２の入力反転回路の出力端は
第１の入力反転回路の入力端と接続し、第２の入力反転
回路の正電圧入力を積分遅延回路を介して正電圧源へ接
続し、正電源電圧の電圧が急瞬に降下したとき、記憶し
ている初期値が反転し、正電源電圧の急瞬な降下を論理
信号として出力するようにしたことを特徴とする半導体
集積回路装置。2. A first and second input inverting circuit, one end of which is connected to a positive power supply voltage and the other end of which is connected to a predetermined low potential,
The output terminal of the first input inverting circuit is connected to the input terminal of the second input inverting circuit, the output terminal of the second input inverting circuit is connected to the input terminal of the first input inverting circuit, and When the positive voltage input of the input inverting circuit of is connected to the positive voltage source through the integration delay circuit and the voltage of the positive power supply voltage suddenly drops, the stored initial value is inverted and the positive power supply voltage suddenly drops. A semiconductor integrated circuit device characterized in that an instantaneous drop is output as a logic signal.
電位に接続された第１，第２の入力反転回路における、
前記第１の入力反転回路の出力端と第２の入力反転回路
の入力端とを接続し、前記第２の入力反転回路の出力端
は第１の入力反転回路の入力端と接続し、第２の入力反
転回路の入力端を積分遅延回路を介して所定低電位へ接
続し、前記低電位の電圧が急瞬に上昇したとき、記憶し
ている初期値が反転し、前記低電位の急瞬な上昇を論理
信号として出力するようにしたことを特徴とする半導体
集積回路装置。3. A first and second input inverting circuit, one end of which is connected to a positive power supply voltage and the other end of which is connected to a predetermined low potential,
The output terminal of the first input inverting circuit is connected to the input terminal of the second input inverting circuit, and the output terminal of the second input inverting circuit is connected to the input terminal of the first input inverting circuit. The input terminal of the second input inverting circuit is connected to a predetermined low potential via an integration delay circuit, and when the voltage of the low potential suddenly rises, the stored initial value is inverted and the low potential suddenly rises. A semiconductor integrated circuit device characterized in that an instantaneous rise is output as a logic signal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294849A JPH06152358A (en) | 1992-11-04 | 1992-11-04 | Semiconductor integrated circuit device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4294849A JPH06152358A (en) | 1992-11-04 | 1992-11-04 | Semiconductor integrated circuit device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06152358A true JPH06152358A (en) | 1994-05-31 |
Family
ID=17813052
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4294849A Pending JPH06152358A (en) | 1992-11-04 | 1992-11-04 | Semiconductor integrated circuit device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06152358A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570050A (en) * | 1994-03-08 | 1996-10-29 | Intel Corporation | Zero standby current power-up reset circuit |
| US7683591B2 (en) | 2003-12-26 | 2010-03-23 | Panasonic Corporation | Semiconductor device with voltage variation detector |
| JP2010182921A (en) * | 2009-02-06 | 2010-08-19 | Toshiba Corp | Discharge detection circuit |
-
1992
- 1992-11-04 JP JP4294849A patent/JPH06152358A/en active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5570050A (en) * | 1994-03-08 | 1996-10-29 | Intel Corporation | Zero standby current power-up reset circuit |
| US7683591B2 (en) | 2003-12-26 | 2010-03-23 | Panasonic Corporation | Semiconductor device with voltage variation detector |
| JP2010182921A (en) * | 2009-02-06 | 2010-08-19 | Toshiba Corp | Discharge detection circuit |
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