JPH06318673A - Semiconductor device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、さらに詳しくは多結晶シリコン層
（膜）で形成されるキャパシタの電極やＭＩＳＦＥＴの
ゲート等のようなアナログ回路に好適な半導体装置とそ
の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device and a method for manufacturing the same, and more particularly to a semiconductor suitable for an analog circuit such as an electrode of a capacitor formed of a polycrystalline silicon layer (film), a gate of a MISFET and the like. The present invention relates to a device and a manufacturing method thereof.
【０００２】[0002]
【従来の技術】近年、半導体集積装置は微細化が非常に
進んでいる。このような微細化に伴い、素子に用いられ
るゲートや配線の線幅が小さくなっている。ゲートの線
幅が小さくなることにより生じるショートチャネル効果
を軽減するものとして、特公昭６２−３１５０６号公報
には、ＴＥＯＳ（テトラエトキシシラン）の熱分解等に
よるＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏ
ｓｉｔｉｏｎ）により絶縁層を形成し、異方性ドライエ
ッチングによりサイドウォールを形成し、ソースおよび
ドレインを２重構造とする、いわゆるＬＤＤ（Ｌｉｇｈ
ｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造が記載されてい
る。2. Description of the Related Art In recent years, semiconductor integrated devices have been extremely miniaturized. With such miniaturization, the line width of gates and wirings used in the device has become smaller. As a method for reducing the short channel effect caused by the reduction of the line width of the gate, Japanese Patent Publication No. 62-31506 discloses a chemical vapor deposition (CVD) method such as thermal decomposition of TEOS (tetraethoxysilane).
of a so-called LDD (Light), in which an insulating layer is formed by a dry etching method, a sidewall is formed by anisotropic dry etching, and a source and a drain have a double structure.
The tly Doped Drain structure is described.
【０００３】また、微細化に伴うゲートや配線の線幅が
小さくなるため、抵抗が高くなって信号の伝達特性が遅
くなるという問題が生じた。このような問題を解決する
ために、米国特許第４，３９２，２９９号公報明細書に
は多結晶シリコン上にシリサイドを積層して低抵抗のゲ
ートや配線を形成することが記載されている。Further, the line width of gates and wirings has become smaller due to miniaturization, which causes a problem that resistance increases and signal transmission characteristics slow down. In order to solve such a problem, U.S. Pat. No. 4,392,299 discloses that silicide is laminated on polycrystalline silicon to form a low resistance gate or wiring.
【０００４】[0004]
【発明が解決しようとする課題】ところが、アナログ回
路では抵抗素子やキャパシタが多用されており、上述の
ような低抵抗の多結晶シリコン層とシリサイド層の積層
構造による配線で高抵抗の抵抗素子を形成すると、配線
を長くする必要があり、チップ面積の増大を招いてしま
うという問題があった。However, the resistance element and the capacitor are frequently used in the analog circuit, and the resistance element having the high resistance is formed by the wiring having the laminated structure of the low resistance polycrystalline silicon layer and the silicide layer as described above. When formed, it is necessary to lengthen the wiring, which causes a problem of increasing the chip area.
【０００５】図２は、一般的なスイッチドキャパシタフ
ィルタ（以下、ＳＣＦと略す）の構成を示す回路図であ
る。図２においてＣ１およびＣ２はそれぞれ複数のユニ
ットキャパシタの集合体として構成されている。このユ
ニットキャパシタを有する半導体装置の製造方法の一例
を図３を参照して説明する。FIG. 2 is a circuit diagram showing the configuration of a general switched capacitor filter (hereinafter abbreviated as SCF). In FIG. 2, C1 and C2 are each configured as an assembly of a plurality of unit capacitors. An example of a method of manufacturing a semiconductor device having this unit capacitor will be described with reference to FIG.
【０００６】まず、図３（Ａ）に示すように、半導体基
板１の上にフィールド酸化層２を形成した後、このフィ
ールド酸化層２の上に第１の多結晶シリコン層（ポリシ
リコン層）３を例えばＳｉＨ4 ガスの熱分解などにより
堆積する。次に、低抵抗化のために第１の多結晶シリコ
ン層３に対してＰＯＣｌ3 等の拡散法により不純物とし
てのリンを高濃度に拡散し、ヘビードープ層Ｈ1 とす
る。ヘビードープ層Ｈ1 とされた第１の多結晶シリコン
層３の上には、図３（Ｂ）に示すようにトランジスタ形
成領域Ａおよびキャパシタ形成領域Ｂにそれぞれレジス
ト８を設けた後、第１の多結晶シリコン層３に対して例
えばフォトリソグラフィおよびエッチングによりパター
ニングを施しゲート電極３Ａ（Ｈ1 ）およびキャパシタ
下部電極３Ｂ（Ｈ2 ）を形成する（図３（Ｃ）参照）。
なお、図３において１０はゲート酸化層である。First, as shown in FIG. 3A, after forming a field oxide layer 2 on a semiconductor substrate 1, a first polycrystalline silicon layer (polysilicon layer) is formed on the field oxide layer 2. 3 is deposited by, for example, thermal decomposition of SiH 4 gas. Next, in order to reduce the resistance, phosphorus as an impurity is diffused into the first polycrystalline silicon layer 3 in a high concentration by a diffusion method such as POCl 3 to form a heavy doped layer H 1 . As shown in FIG. 3B, a resist 8 is provided in each of the transistor forming region A and the capacitor forming region B on the first polycrystalline silicon layer 3 which is the heavy doped layer H 1, and then the first polycrystalline silicon layer 3 is formed. The polycrystalline silicon layer 3 is patterned by, for example, photolithography and etching to form a gate electrode 3A (H 1 ) and a capacitor lower electrode 3B (H 2 ) (see FIG. 3C).
In FIG. 3, 10 is a gate oxide layer.
【０００７】次に、このヘビードープ層Ｈ1 の上に、図
３（Ｄ）に示すように例えば熱酸化あるいはＣＶＤ法等
により層間絶縁層４を被着する。その上に第２の多結晶
シリコン層５を堆積する（図３（Ｅ）参照）。次に、こ
の第２の多結晶シリコン層５に対して第１の多結晶シリ
コン層３に対するドーピングと同様な方法によってリン
を高濃度に拡散し、これも低抵抗化のためにヘビードー
プ層Ｈ2 とする（図３（Ｆ）参照）。次に、図３（Ｇ）
に示すようにヘビードープ層Ｈ2 とされた第２の多結晶
シリコン層５の上にレジスト９を設けた後、第２の多結
晶シリコン層５に対して例えばフォトリソグラフィによ
りパターニングを施す（図３（Ｈ）参照）。Next, as shown in FIG. 3D, an interlayer insulating layer 4 is deposited on the heavy dope layer H 1 by, for example, thermal oxidation or CVD. A second polycrystalline silicon layer 5 is deposited thereon (see FIG. 3 (E)). Then, heavily doped layer H 2 relative to the second polycrystalline silicon layer 5 with phosphorus by the first procedure similar doping for the polycrystalline silicon layer 3 diffuses at a high concentration, which is also due to the low resistance (See FIG. 3 (F)). Next, FIG. 3 (G)
As shown in FIG. 3, a resist 9 is provided on the second polycrystalline silicon layer 5 which is the heavy doped layer H 2, and then the second polycrystalline silicon layer 5 is patterned by, for example, photolithography (FIG. 3). (See (H)).
【０００８】また、図４は、第２の多結晶シリコン層５
を先にパターニングした後に第１の多結晶シリコン層３
をパターニングする例である。上述した製造方法では、
ゲート電極やポリ抵抗（図中に記載なし）を低抵抗化す
るため、第１の多結晶シリコン層の不純物濃度が高くな
る。そのため、第１の多結晶シリコン層で形成されるキ
ャパシタ下部電極ではそのドーピング中あるいは後の熱
工程において層３の内部に結晶粒が成長し、層表面に凹
凸が生じてしまう。このような凹凸表面の多結晶シリコ
ン層上に形成されるユニットキャパシタは、その比精度
が低下する。この比精度は、図２におけるキャパシタＣ
1 とＣ2 の比であって、例えば積分器の特性を決定し、
ＳＣＦの特性をも決定するものである。したがって、比
精度の低いキャパシタから構成されたＳＣＦの特性がば
らつくという不都合があった。Further, FIG. 4 shows the second polycrystalline silicon layer 5
The first polycrystalline silicon layer 3 after first patterning
Is an example of patterning. In the manufacturing method described above,
Since the resistance of the gate electrode and the poly resistance (not shown in the figure) is lowered, the impurity concentration of the first polycrystalline silicon layer is increased. Therefore, in the capacitor lower electrode formed of the first polycrystalline silicon layer, crystal grains grow inside the layer 3 during the doping or during the subsequent heating step, and unevenness occurs on the layer surface. The unit capacitor formed on the polycrystalline silicon layer having such an uneven surface has a lower ratio accuracy. This ratio accuracy is determined by the capacitor C in FIG.
Is the ratio of 1 to C 2 , which determines, for example, the characteristics of the integrator,
It also determines the characteristics of the SCF. Therefore, there is a problem in that the characteristics of the SCF composed of capacitors with low specific accuracy vary.
【０００９】さらに、ゲート酸化層やキャパシタの層間
絶縁層は、シリサイド等から不純物が混入することによ
って耐圧の低下等を生じるために、ゲート酸化層やキャ
パシタの層間絶縁層の形成を金属シリサイド層の形成後
に行うと信頼性を損なうという問題があった。また、ゲ
ート酸化層とキャパシタの層間絶縁層は独立に形成する
ことにより、それぞれの層に適した酸化方法を用いたい
という要望もあった。Further, since the gate oxide layer and the interlayer insulating layer of the capacitor are deteriorated in withstand voltage due to the inclusion of impurities such as silicide, the formation of the gate oxide layer and the interlayer insulating layer of the capacitor is made of the metal silicide layer. If it is performed after the formation, there is a problem that reliability is impaired. There has also been a demand for forming the gate oxide layer and the interlayer insulating layer of the capacitor independently of each other so as to use an oxidation method suitable for each layer.
【００１０】[0010]
【発明が解決しようとする課題】以上の点に鑑み、本発
明はアナログ回路に好適な半導体装置およびその製造方
法を提供することを課題とする。特に、比精度の高いキ
ャパシタと低抵抗な多結晶シリコンゲート電極および抵
抗体を有し、かつ量産性の高い半導体装置およびその製
造方法を提供することにある。In view of the above points, it is an object of the present invention to provide a semiconductor device suitable for an analog circuit and a manufacturing method thereof. In particular, it is to provide a semiconductor device having a capacitor having a high specific accuracy, a polycrystalline silicon gate electrode having a low resistance, and a resistor, and having high mass productivity, and a manufacturing method thereof.
【００１１】[0011]
（１）上記課題を解決するために、請求項１に従う本発
明の半導体装置は、半導体基板と、前記半導体基板上に
設けられ、多結晶シリコン層と金属シリサイド層とから
なるゲート電極を有するＭＯＳトランジスタと、下部電
極を形成している第１の多結晶シリコン層と層間絶縁層
と、上部電極層を形成している第１の多結晶シリコン層
とからなるキャパシタとを具備したことを特徴とする。(1) In order to solve the above problems, a semiconductor device of the present invention according to claim 1 is a MOS having a semiconductor substrate and a gate electrode provided on the semiconductor substrate and including a polycrystalline silicon layer and a metal silicide layer. A transistor, a first polycrystalline silicon layer forming a lower electrode, an interlayer insulating layer, and a capacitor including a first polycrystalline silicon layer forming an upper electrode layer. To do.
【００１２】（２）上述した（１）の半導体装置におい
て、半導体基板と、前記キャパシタは絶縁層によって前
記上部電極層およびその側面が覆われていてもよい。(2) In the semiconductor device of (1) described above, the semiconductor substrate and the capacitor may have the upper electrode layer and the side surface thereof covered with an insulating layer.
【００１３】（３）上述した（１）の半導体装置におい
て、前記金属シリサイドはＷＳｉ，ＭｏＳｉ2 ，ＴｉＳ
ｉ2 ，ＴａＳｉ2 ，ＣｏＳｉ2 から選択された少なくと
も１以上の層からなるものであってもよい。(3) In the semiconductor device of (1) described above, the metal silicide is WSi, MoSi 2 , TiS.
It may be composed of at least one layer selected from i 2 , TaSi 2 , and CoSi 2 .
【００１４】（４）上述した（１）の半導体装置におい
て、前記層間絶縁層がＳｉＯ2 であってもよい。(4) In the semiconductor device of (1) described above, the interlayer insulating layer may be SiO 2 .
【００１５】（５）上述した（２）の半導体装置におい
て、前記絶縁層はＳｉＯ2 であってもよい。(5) In the semiconductor device of (2) described above, the insulating layer may be SiO 2 .
【００１６】（６）上述した（２）の半導体装置におい
て、前記絶縁層はＳｉＮであってもよい。(6) In the semiconductor device described in (2) above, the insulating layer may be SiN.
【００１７】（７）上述した（１）の半導体装置におい
て、前記第１の多結晶シリコン層のシート抵抗値が３０
〜１０００Ω／□の範囲であってもよい。(7) In the semiconductor device of (1) described above, the sheet resistance value of the first polycrystalline silicon layer is 30.
It may be in the range of up to 1000Ω / □.
【００１８】（８）上述した（１）の半導体装置におい
て、前記キャパシタはユニットキャパシタであってもよ
い。(8) In the semiconductor device of (1) described above, the capacitor may be a unit capacitor.
【００１９】（９）上述した（１）の半導体装置におい
て、下部電極層部分の抵抗が他の多結晶シリコン層の抵
抗より高くてもよい。(9) In the semiconductor device of (1) described above, the resistance of the lower electrode layer portion may be higher than the resistance of other polycrystalline silicon layers.
【００２０】（１０）請求項２に従う本発明の半導体装
置は、半導体基板と、前記半導体基板上に設けられ、多
結晶シリコン層と金属シリサイド層とからなるゲート電
極を有するＭＯＳトランジスタと、下部電極を形成して
いる第１の多結晶シリコン層と層間絶縁層と、上部電極
層を形成している第１の多結晶シリコン層とからなるキ
ャパシタと、多結晶シリコン層単層からなる抵抗体とを
具備したことを特徴とする。(10) A semiconductor device according to a second aspect of the present invention is a semiconductor substrate, a MOS transistor provided on the semiconductor substrate and having a gate electrode formed of a polycrystalline silicon layer and a metal silicide layer, and a lower electrode. A first polycrystalline silicon layer forming a layer, an interlayer insulating layer, and a first polycrystalline silicon layer forming an upper electrode layer, and a resistor consisting of a single polycrystalline silicon layer. Is provided.
【００２１】（１１）請求項３に従う本発明の半導体装
置は、多結晶シリコンにより構成されるキャパシタの下
部電極は、不純物濃度がその周辺部の不純物濃度より相
対的に低く、かつシート抵抗値が３０〜１０００Ω／□
の範囲であることを特徴とする。(11) In the semiconductor device of the present invention according to claim 3, the lower electrode of the capacitor made of polycrystalline silicon has an impurity concentration relatively lower than the impurity concentration of its peripheral portion, and has a sheet resistance value. 30-1000Ω / □
The range is.
【００２２】（１２）請求項４に従う本発明の半導体装
置の製造方法は、半導体基板上にフィールド酸化層およ
びゲート酸化層を形成し、第１の多結晶シリコン層を堆
積して、前記第１の多結晶シリコン層上に絶縁層を形成
し、前記絶縁上に第２の多結晶シリコン層を形成し、キ
ャパシタの上部電極層となる部分を残して前記第２の多
結晶シリコン層をエッチングし、前記上部電極層および
その側面を覆う第１のマスク体を選択的に被着し、次い
で金属シリサイドを層を形成した後、ＭＯＳトランジス
タのゲート電極となる部分に第２のマスク体を形成し、
前記第１の多結晶シリコン層と前記金属シリサイド層を
エッチングし、多結晶シリコン層と金属シリサイド層と
の積層構造からなるゲート電極と多結晶シリコン層の電
極およびシリコン酸化層の層間絶縁層からなるキャパシ
タを形成することを特徴とする。(12) According to a fourth aspect of the present invention, there is provided a method of manufacturing a semiconductor device in which a field oxide layer and a gate oxide layer are formed on a semiconductor substrate, a first polycrystalline silicon layer is deposited, and the first polycrystalline silicon layer is deposited. Forming an insulating layer on the polycrystalline silicon layer, forming a second polycrystalline silicon layer on the insulating layer, and etching the second polycrystalline silicon layer leaving a portion to be an upper electrode layer of the capacitor. First, a first mask body covering the upper electrode layer and its side surface is selectively deposited, and then a metal silicide layer is formed, and then a second mask body is formed in a portion to be a gate electrode of a MOS transistor. ,
The first polycrystalline silicon layer and the metal silicide layer are etched to form a gate electrode having a laminated structure of a polycrystalline silicon layer and a metal silicide layer, an electrode of the polycrystalline silicon layer, and an interlayer insulating layer of a silicon oxide layer. It is characterized in that a capacitor is formed.
【００２３】（１３）上述した（１２）の半導体の製造
方法において、前記第１のマスク体は絶縁層であっても
よい。(13) In the above semiconductor manufacturing method of (12), the first mask body may be an insulating layer.
【００２４】（１４）上述した（１３）の半導体の製造
方法において、前記第１のマスク体はＣＶＤにより形成
されるＳｉＯ2 であってもよい。(14) In the semiconductor manufacturing method of (13), the first mask body may be SiO 2 formed by CVD.
【００２５】（１５）上述した（１３）の半導体の製造
方法において、前記第１のマスク体はＣＶＤにより形成
されるＳｉＮであってもよい。(15) In the semiconductor manufacturing method of (13), the first mask body may be SiN formed by CVD.
【００２６】（１６）上述した（１２）の半導体の製造
方法において、前記金属シリサイドはＷＳｉ，ＭｏＳｉ
2 ，ＴｉＳｉ2 ，ＴａＳｉ2 ，ＣｏＳｉ2 から選択され
た少なくとも１以上の層からなるものであってもよい。(16) In the semiconductor manufacturing method of (12), the metal silicide is WSi or MoSi.
It may be composed of at least one layer selected from 2 , TiSi 2 , TaSi 2 , and CoSi 2 .
【００２７】（１７）上述した（１２）の半導体の製造
方法において、前記第１の多結晶シリコン層にシート抵
抗値が３０〜１０００Ω／□となるように不純物を拡散
してもよい。(17) In the semiconductor manufacturing method of (12) described above, impurities may be diffused into the first polycrystalline silicon layer so that the sheet resistance value is 30 to 1000 Ω / □.
【００２８】（１８）請求項５に従う本発明の半導体装
置の製造方法は、半導体基板上にフィールド酸化層およ
びゲート酸化層を形成し、第１の多結晶シリコン層を堆
積して、前記第１の多結晶シリコン層上に絶縁層を形成
し、前記絶縁上に第２の多結晶シリコン層を形成し、キ
ャパシタの上部電極層となる部分を残して前記第２の多
結晶シリコン層をエッチングし、前記上部電極層および
その側面と多結晶シリコン層単層の抵抗体となる部分と
を覆う第１のマスク体を選択的に被着し、次いで金属シ
リサイドを層を形成した後、ＭＯＳトランジスタのゲー
ト電極となる部分に第２のマスク体を形成し、前記第１
の多結晶シリコン層と前記金属シリサイド層をエッチン
グし、多結晶シリコン層と金属シリサイド層との積層構
造からなるゲート電極と多結晶シリコン層の電極および
シリコン酸化層の層間絶縁層からなるキャパシタと多結
晶シリコン層単層からなる抵抗体とを形成することを特
徴とする。(18) According to a fifth aspect of the present invention, there is provided a method of manufacturing a semiconductor device, wherein a field oxide layer and a gate oxide layer are formed on a semiconductor substrate, a first polycrystalline silicon layer is deposited, and the first polycrystalline silicon layer is deposited. Forming an insulating layer on the polycrystalline silicon layer, forming a second polycrystalline silicon layer on the insulating layer, and etching the second polycrystalline silicon layer leaving a portion to be an upper electrode layer of the capacitor. After selectively depositing a first mask body that covers the upper electrode layer and its side surface and a portion of the polycrystalline silicon layer that serves as a resistor, and then form a metal silicide layer, A second mask body is formed on a portion to be a gate electrode, and the first mask body is formed.
Of the polycrystalline silicon layer and the metal silicide layer are etched to form a capacitor having a gate electrode having a laminated structure of the polycrystalline silicon layer and the metal silicide layer, an electrode of the polycrystalline silicon layer, and an interlayer insulating layer of the silicon oxide layer. And a resistor formed of a single crystal silicon layer.
【００２９】（１９）上述した（１８）の半導体の製造
方法において、前記第２の多結晶シリコン層をエッチン
グすると共に、前記第１の多結晶シリコン層上の絶縁層
をエッチングし、次いで不純物を拡散して前記第２の多
結晶シリコン層と前記第２の多結晶シリコン層に覆われ
ていない前記第１の多結晶シリコン層との抵抗を下げて
もよい。(19) In the method of manufacturing a semiconductor according to (18) above, the second polycrystalline silicon layer is etched, the insulating layer on the first polycrystalline silicon layer is etched, and then impurities are removed. The resistance of the second polycrystalline silicon layer and the resistance of the first polycrystalline silicon layer not covered by the second polycrystalline silicon layer may be reduced by diffusion.
【００３０】（２０）請求項６に従う本発明の半導体装
置の製造方法は、半導体基板上に形成された酸化層上に
第１の多結晶シリコン層を形成する工程と、前記第１の
多結晶シリコン層に対して不純物を拡散して該第１の多
結晶シリコン層のシート抵抗値を３０〜１０００Ω／□
の範囲内に制御する工程と、該シート抵抗制御工程後の
第１の多結晶シリコン層上に絶縁層を介してキャパシタ
の上部電極となる第２の多結晶シリコン層を形成する工
程と、前記第２の多結晶シリコン層をパターニングし
て、ユニットキャパシタの上部電極を形成する工程と、
該パターニングにより残された前記第２の多結晶シリコ
ン層をマスクとして前記第１の多結晶シリコン層に対し
てさらに不純物を拡散することにより、前記第２の多結
晶シリコン層の下側の第１の多結晶シリコン層であって
シート抵抗値の制御された第１の多結晶シリコン層を除
いた他の部分の不純物濃度を上げる工程と、前記第１の
多結晶シリコン層をパターニングしてゲートおよびユニ
ットキャパシタの下部電極を形成する工程とを含むこと
を特徴とする。(20) A method of manufacturing a semiconductor device according to a sixth aspect of the present invention is the method of forming a first polycrystalline silicon layer on an oxide layer formed on a semiconductor substrate, and the first polycrystalline film. Impurities are diffused into the silicon layer so that the sheet resistance value of the first polycrystalline silicon layer is 30 to 1000Ω / □.
And a step of forming a second polycrystalline silicon layer which will be an upper electrode of a capacitor on the first polycrystalline silicon layer after the sheet resistance control step via an insulating layer, Patterning the second polycrystalline silicon layer to form an upper electrode of the unit capacitor;
Impurities are further diffused into the first polycrystalline silicon layer by using the second polycrystalline silicon layer left by the patterning as a mask, so that the first polycrystalline silicon layer below the second polycrystalline silicon layer is diffused. The step of increasing the impurity concentration of the other polycrystalline silicon layer other than the first polycrystalline silicon layer having a controlled sheet resistance value, and patterning the first polycrystalline silicon layer to form a gate and And a step of forming a lower electrode of the unit capacitor.
【００３１】（２１）請求項７に従う本発明の半導体装
置の製造方法は、半導体基板上に形成された酸化層上に
第１の多結晶シリコン層を形成する工程と、前記第１の
多結晶シリコン層に対して不純物を拡散して該第１の多
結晶シリコン層のシート抵抗値を３０〜１０００Ω／□
の範囲内に制御する工程と、前記第１の多結晶シリコン
層に対してパターニングを施し、ゲートおよびキャパシ
タの下部電極を形成する工程と、該パターニング工程に
よりパターニングされた前記第１の多結晶シリコン層上
に層間絶縁層を形成した後に、該層間絶縁層上にキャパ
シタの上部電極となる第２の多結晶シリコン層を形成す
る工程と、前記第２の多結晶シリコン層をパターニング
する工程と、該第２の多結晶シリコン層に対して不純物
を拡散して前記第２の多結晶シリコン層の下側の第１の
多結晶シリコン層であってシート抵抗値の制御された第
１の多結晶シリコン層を除いた他の部分の不純物濃度を
上げる工程とを含むことを特徴とする。(21) A method of manufacturing a semiconductor device according to a seventh aspect of the present invention is the method of forming a first polycrystalline silicon layer on an oxide layer formed on a semiconductor substrate, and the first polycrystalline film. Impurities are diffused into the silicon layer so that the sheet resistance value of the first polycrystalline silicon layer is 30 to 1000Ω / □.
Within the range, a step of patterning the first polycrystalline silicon layer to form a gate and a lower electrode of a capacitor, and the first polycrystalline silicon patterned by the patterning step. Forming an interlayer insulating layer on the layer, forming a second polycrystalline silicon layer to be an upper electrode of a capacitor on the interlayer insulating layer, and patterning the second polycrystalline silicon layer; Impurities are diffused into the second polycrystalline silicon layer to form a first polycrystalline silicon layer below the second polycrystalline silicon layer, the first polycrystalline having a controlled sheet resistance value. And a step of increasing the concentration of impurities in other portions excluding the silicon layer.
【００３２】[0032]
【作用】例えばシリコン基板等の半導体基板上に素子間
分離のためのフィールド酸化層を形成する。この半導体
基板のフィールド酸化層が形成されていない部分にゲー
ト酸化層を形成し、このゲート酸化層とフィールド酸化
層上に第１の多結晶シリコン層を形成し、不純物として
例えばリンを拡散する。この第１の多結晶シリコン層の
表面を例えば酸化雰囲気中での熱酸化により酸化する
か、あるいはＣＶＤによりＳｉＮやＳｉＯ2 の絶縁層を
形成し、この絶縁層上に、同様にして、第２の多結晶シ
リコン層を形成する。不純物として例えばリンを拡散す
る。例えば、レジストを用いてキャパシタの上部電極と
なる部分を残して上述した第２の多結晶シリコン層をエ
ッチングし、上述した上部電極層およびその側面を覆う
第１のマスク体を選択的に被着する。第１のマスク体は
ＣＶＤにより形成されるＳｉＮやＳｉＯ2 の絶縁層を用
いることができる。A field oxide layer for element isolation is formed on a semiconductor substrate such as a silicon substrate. A gate oxide layer is formed on a portion of the semiconductor substrate where the field oxide layer is not formed, a first polycrystalline silicon layer is formed on the gate oxide layer and the field oxide layer, and phosphorus, for example, is diffused as an impurity. The surface of the first polycrystalline silicon layer is oxidized by, for example, thermal oxidation in an oxidizing atmosphere, or an insulating layer of SiN or SiO 2 is formed by CVD, and a second insulating layer is similarly formed on the insulating layer. Forming a polycrystalline silicon layer. For example, phosphorus is diffused as an impurity. For example, the second polycrystalline silicon layer described above is etched using a resist leaving a portion to be the upper electrode of the capacitor, and the first mask body that covers the upper electrode layer and the side surface thereof is selectively deposited. To do. As the first mask body, an insulating layer of SiN or SiO 2 formed by CVD can be used.
【００３３】次いで、金属シリサイド層を形成した後、
ＭＯＳトランジスタのゲート電極となる部分にレジスト
等の第２のマスク体を形成し、上述した第１の多結晶シ
リコン層と金属シリサイド層をエッチングする。金属シ
リサイドとしては、高融点金属シリサイド、例えばタン
グステンシリサイド（ＷＳｉ）、モリブデンシリサイド
（ＭｏＳｉ2 ）、チタンシリサイド（ＴｉＳｉ2 ）、タ
ンタルシリサイド（ＴａＳｉ2 ）、コバルトシリサイド
（ＣｏＳｉ2 ）から選択された少なくとも１以上の層か
らなる層を使用できる。Next, after forming a metal silicide layer,
A second mask body such as a resist is formed in a portion which will be the gate electrode of the MOS transistor, and the above-mentioned first polycrystalline silicon layer and metal silicide layer are etched. The metal silicide is at least one selected from refractory metal silicides such as tungsten silicide (WSi), molybdenum silicide (MoSi 2 ), titanium silicide (TiSi 2 ), tantalum silicide (TaSi 2 ), and cobalt silicide (CoSi 2 ). Layers consisting of the above layers can be used.
【００３４】このようにして、同一基板上に、多結晶シ
リコンと金属シリサイドとの積層構造（第１の導電層）
からなるゲート電極を有するＭＯＳトランジスタと、多
結晶シリコンの単層構造（第２の導電層）からなる抵抗
素子とを備えた半導体装置が得られる。In this way, a laminated structure of polycrystalline silicon and metal silicide (first conductive layer) is formed on the same substrate.
A semiconductor device including a MOS transistor having a gate electrode made of and a resistance element having a single-layer structure of polycrystalline silicon (second conductive layer) can be obtained.
【００３５】同様に、同一半導体基板上に多結晶シリコ
ン層と金属シリサイド層との積層構造からなるゲート電
極と、多結晶シリコン層の電極およびシリコン酸化層の
層間絶縁層からなるキャパシタを得ることができる。こ
のため、配線部分やゲート電極部分は低抵抗となり、キ
ャパシタ部分は耐圧が高い上に比精度が高くなる。Similarly, a gate electrode having a laminated structure of a polycrystalline silicon layer and a metal silicide layer, a capacitor having an electrode of the polycrystalline silicon layer and an interlayer insulating layer of a silicon oxide layer can be obtained on the same semiconductor substrate. it can. Therefore, the wiring portion and the gate electrode portion have low resistance, and the capacitor portion has high breakdown voltage and high specific accuracy.
【００３６】第１の多結晶シリコン層にシート抵抗値が
３０〜１０００Ω／□となるように不純物を拡散する
と、その電極部分でのシリコン結晶粒の成長を抑制でき
ることから、電極表面の凹凸の発生を減少させることが
できる。このため、ユニットキャパシタの比精度を低下
させることがない。When impurities are diffused in the first polycrystalline silicon layer so that the sheet resistance value is 30 to 1000 Ω / □, the growth of silicon crystal grains at the electrode portion can be suppressed, so that the unevenness of the electrode surface occurs. Can be reduced. Therefore, the specific accuracy of the unit capacitor is not reduced.
【００３７】また、上部電極層およびその側面を第１の
マスク体によって覆うと共に、多結晶シリコン層単層の
抵抗体となる部分を覆うことにより、多結晶シリコン層
と金属シリサイド層との積層構造からなるゲート電極と
多結晶シリコン層の電極およびシリコン酸化層の層間絶
縁層からなるキャパシタと多結晶シリコン層単層からな
る抵抗体とを形成することができる。従って、上述のキ
ャパシタおよびゲート電極に加え、高抵抗の抵抗素子を
形成することができ、チップサイズを小さくすることが
できる。Further, the upper electrode layer and its side surface are covered with the first mask body, and the portion of the polycrystalline silicon layer single layer which serves as a resistor is covered, whereby a laminated structure of the polycrystalline silicon layer and the metal silicide layer is formed. It is possible to form a gate electrode composed of the above, a capacitor composed of an electrode of a polycrystalline silicon layer and an interlayer insulating layer of a silicon oxide layer, and a resistor composed of a single layer of the polycrystalline silicon layer. Therefore, in addition to the above-described capacitor and gate electrode, a high resistance element can be formed, and the chip size can be reduced.
【００３８】さらに、第２の多結晶シリコン層をエッチ
ングすると共に、第１の多結晶シリコン層上の絶縁層を
エッチングし、次いで不純物を拡散して第２の多結晶シ
リコン層と第２の多結晶シリコン層に覆われていない第
１の多結晶シリコン層との抵抗を下げることにより、第
２の多結晶シリコン層をドーピングする際、第１の多結
晶シリコン層で形成されるゲート電極および抵抗体も低
抵抗化される。従って、本発明により、ゲート電極等を
低抵抗に保ったままユニットキャパシタの比精度を低下
させることなく、ＳＣＦの性能を向上させることが可能
となる。Further, the second polycrystalline silicon layer is etched, the insulating layer on the first polycrystalline silicon layer is etched, and then impurities are diffused to diffuse the second polycrystalline silicon layer and the second polycrystalline silicon layer. When the second polycrystalline silicon layer is doped by lowering the resistance with the first polycrystalline silicon layer not covered with the crystalline silicon layer, the gate electrode and the resistance formed by the first polycrystalline silicon layer The body also has low resistance. Therefore, according to the present invention, it is possible to improve the performance of the SCF without reducing the specific accuracy of the unit capacitor while keeping the resistance of the gate electrode and the like low.
【００３９】また、本発明は、第１，第２の多結晶シリ
コン層に対するドーピングを熱拡散法にて処理するた
め、量産性を維持したまま実施可能である。Further, the present invention can be carried out while maintaining mass productivity because the doping of the first and second polycrystalline silicon layers is performed by the thermal diffusion method.
【００４０】[0040]
【実施例】以下、図面を参照して本発明の実施例を説明
する。なお、全図を通して同じものには同一の番号を付
与し、繰り返しの説明は省略する。Embodiments of the present invention will be described below with reference to the drawings. Note that the same numbers are given to the same components throughout all the drawings, and repeated description is omitted.
【００４１】（実施例１）図１は本発明の他の実施例に
従う半導体装置の製造方法の工程を示す工程図であり、
ＣＭＯＳアナログ回路で重要なキャパシタを形成する例
である。ＣＭＯＳアナログ回路では電圧係数や温度係数
に優れた多結晶シリコンを両電極としシリコンの酸化層
を層間絶縁層としたキャパシタを用いることが望まし
い。従って、本実施例では、上記の層間絶縁層を、高速
性に優れた高融点金属シリサイド層を配線およびゲート
材料として用いたＭＯＳトランジスタと同一基板上に実
現する方法を提供するものである。なお、アルミニウム
等の配線やパッシベーション層等は省略して示してい
る。(Embodiment 1) FIG. 1 is a process diagram showing the steps of a method of manufacturing a semiconductor device according to another embodiment of the present invention.
This is an example of forming an important capacitor in a CMOS analog circuit. In a CMOS analog circuit, it is desirable to use a capacitor in which polycrystalline silicon having an excellent voltage coefficient and temperature coefficient is used as both electrodes and an oxide layer of silicon is used as an interlayer insulating layer. Therefore, this embodiment provides a method for realizing the above-mentioned interlayer insulating layer on the same substrate as a MOS transistor using a refractory metal silicide layer excellent in high speed as a wiring and a gate material. It should be noted that the wiring such as aluminum and the passivation layer are omitted.
【００４２】図１において、５０は半導体基板、５１は
フィールド酸化層、５５はゲート酸化層、５２は第１の
多結晶シリコン層、５３は層間絶縁層、５４は第２の多
結晶シリコン層、５６はレジスト、５７は第１のマスク
体となる絶縁層、５８は第１のマスク体を形成するため
のレジスト、５９は金属シリサイド層、６０は第２のマ
スク体である。In FIG. 1, 50 is a semiconductor substrate, 51 is a field oxide layer, 55 is a gate oxide layer, 52 is a first polycrystalline silicon layer, 53 is an interlayer insulating layer, 54 is a second polycrystalline silicon layer, Reference numeral 56 is a resist, 57 is an insulating layer serving as a first mask body, 58 is a resist for forming the first mask body, 59 is a metal silicide layer, and 60 is a second mask body.
【００４３】図１（Ａ）において、公知の方法でシリコ
ン基板５０の表面にフィールド酸化層５１を形成し、ア
クティブ領域に第１の絶縁層としてゲート酸化層５５を
例えば２５０Åの厚さに形成する。さらに、多結晶シリ
コン層５２をＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ
Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏ
ｎ）等で例えば３０００Åの厚さに形成する。この多結
晶シリコン層５２はキャパシタの下部電極となると共
に、ゲートや配線に使用される高融点金属シリサイド層
と多結晶シリコン層の積層構造の下部側となる。次い
で、多結晶シリコン層５２に不純物としてリンを気相拡
散法によりドープする。In FIG. 1A, a field oxide layer 51 is formed on the surface of a silicon substrate 50 by a known method, and a gate oxide layer 55 is formed in the active region as a first insulating layer with a thickness of 250 Å, for example. . Further, the polycrystalline silicon layer 52 is formed by LPCVD (Low Pressure).
Chemical Vapor Deposition
n) or the like to form a film having a thickness of 3000 Å. The polycrystalline silicon layer 52 serves as the lower electrode of the capacitor and also serves as the lower side of the laminated structure of the refractory metal silicide layer used for the gate and wiring and the polycrystalline silicon layer. Then, the polycrystalline silicon layer 52 is doped with phosphorus as an impurity by a vapor phase diffusion method.
【００４４】次に、酸化雰囲気中で、多結晶シリコン層
５２の表面を熱酸化して第２の絶縁層である層間絶縁層
５３を形成する。層間絶縁層５３の厚さは例えば４５０
Åである。Next, the surface of the polycrystalline silicon layer 52 is thermally oxidized in an oxidizing atmosphere to form an interlayer insulating layer 53 which is a second insulating layer. The thickness of the interlayer insulating layer 53 is 450, for example.
It is Å.
【００４５】さらに、層間絶縁層５３上に多結晶シリコ
ン層５４を形成し、リンをドープする。この多結晶シリ
コン層５４は、キャパシタの上部電極となる部分であ
る。形成条件は、多結晶シリコン層５２の形成条件と同
じでよい。Further, a polycrystalline silicon layer 54 is formed on the interlayer insulating layer 53 and doped with phosphorus. This polycrystalline silicon layer 54 is a portion which will be an upper electrode of the capacitor. The formation conditions may be the same as the formation conditions for the polycrystalline silicon layer 52.
【００４６】次に、図１（Ｂ）に示すように、キャパシ
タの上部電極となるべき部分にレジスト５６を形成し、
多結晶シリコン層５４をエッチングする。Next, as shown in FIG. 1B, a resist 56 is formed on a portion which will be an upper electrode of the capacitor,
The polycrystalline silicon layer 54 is etched.
【００４７】次に、レジスト５６を除去した後、図１
（Ｃ）に示すように、ＴＥＯＳ（テトラエトキシシラ
ン）の熱分解によるシリコン酸化層５７を例えば１００
０Åの厚さに形成して第３の絶縁層とする。この第３の
絶縁層としてのシリコン酸化層５７は、多結晶シリコン
層５２とエッチングの選択比が十分大きいものであれば
よく、シリコン酸化層５７の代わりに例えば窒化シリコ
ンでもよい。Next, after removing the resist 56, as shown in FIG.
As shown in (C), the silicon oxide layer 57 formed by the thermal decomposition of TEOS (tetraethoxysilane) is, for example, 100
The third insulating layer is formed to a thickness of 0Å. The silicon oxide layer 57 as the third insulating layer may have a sufficiently large etching selection ratio with respect to the polycrystalline silicon layer 52, and may be silicon nitride instead of the silicon oxide layer 57.
【００４８】さらに、シリコン酸化層５７上に多結晶シ
リコン層５２のうちキャパシタの下部電極となるべき部
分にレジスト５８を形成し、シリコン酸化層５７および
層間絶縁層５３をエッチングし、次いでこのレジスト５
８を除去して、図１（Ｄ）に示すように第１のマスク体
５７が形成される。第１のマスク体５７は上部電極層と
なる第２の多結晶シリコン層の上面およびその側面を覆
うように被着されている。この第２のマスク体は、後述
するように金属シリサイド層をエッチングする際のマス
クとなると共に、金属シリサイド層をエッチングする際
に飛翔する金属粒子による汚染を防止するものである。
さらに、上部電極と下部電極の短絡防止の役目を果た
す。また、図示しないが、第１の多結晶シリコン層５４
のうち、抵抗素子となる部分の上部に第１のマスク体５
７、すなわちシリコン酸化層５７を選択的に残すことに
より、当該部分を高抵抗の抵抗素子とすることができ
る。Further, on the silicon oxide layer 57, a resist 58 is formed on a portion of the polycrystalline silicon layer 52 to be the lower electrode of the capacitor, the silicon oxide layer 57 and the interlayer insulating layer 53 are etched, and then the resist 5 is formed.
8 is removed, and the first mask body 57 is formed as shown in FIG. The first mask body 57 is deposited so as to cover the upper surface and the side surface of the second polycrystalline silicon layer serving as the upper electrode layer. The second mask body serves as a mask when etching the metal silicide layer as described later and prevents contamination by flying metal particles when etching the metal silicide layer.
Further, it serves to prevent short circuit between the upper electrode and the lower electrode. Although not shown, the first polycrystalline silicon layer 54
Of the first mask body 5 on the upper part of the resistive element.
7, that is, by selectively leaving the silicon oxide layer 57, the relevant portion can be made a high resistance element.
【００４９】次ぎに、図１（Ｅ）に示すように、タング
ステンシリサイド層５９を例えば２０００Åに形成す
る。さらに、多結晶シリコン層とタングステンシリサイ
ド層との積層構造となるべき部分に第２のマスク体であ
るレジスト６０を形成し、プラズマエッチング法を用い
てタングステンシリサイドと多結晶シリコンをエッチン
グする。このとき、レジスト６０の部分は、エッチング
されず、多結晶シリコン層と金属シリサイド層との積層
構造となる。この積層構造は、ＭＯＳトランジスタのゲ
ート電極となる。Next, as shown in FIG. 1E, a tungsten silicide layer 59 is formed to a thickness of 2000 Å, for example. Further, a resist 60, which is a second mask body, is formed in a portion to be the laminated structure of the polycrystalline silicon layer and the tungsten silicide layer, and the tungsten silicide and the polycrystalline silicon are etched by the plasma etching method. At this time, the portion of the resist 60 is not etched and has a laminated structure of a polycrystalline silicon layer and a metal silicide layer. This laminated structure serves as the gate electrode of the MOS transistor.
【００５０】また、シリコン酸化層５７の部分は、その
上のタングステンシリサイドがエッチングされるが、シ
リコン酸化層５７の下部の多結晶シリコン層５２，層間
絶縁層５３，多結晶シリコン層５４は、シリコン酸化層
５７がマスクとして機能し、多結晶シリコン層５２およ
び５４と層間絶縁層５３からなるキャパシタを形成する
ことができる。さらに、第１の多結晶シリコン層５２の
上に形成されたマスク体により当該部分はタングステン
シリサイドが被着されない高抵抗領域となり、抵抗素子
として用いることができる。Although the tungsten silicide on the silicon oxide layer 57 is etched, the polycrystalline silicon layer 52, the interlayer insulating layer 53, and the polycrystalline silicon layer 54 below the silicon oxide layer 57 are made of silicon. Oxide layer 57 functions as a mask, and a capacitor composed of polycrystalline silicon layers 52 and 54 and interlayer insulating layer 53 can be formed. Further, the mask body formed on the first polycrystalline silicon layer 52 serves as a high resistance region where the tungsten silicide is not deposited, and the mask body can be used as a resistance element.
【００５１】次いで、ゲート電極をマスクとしてアクテ
ィブ領域に不純物を拡散させてソース・ドレイン拡散層
を形成する（図１（Ｆ）参照）。Then, impurities are diffused in the active region using the gate electrode as a mask to form source / drain diffusion layers (see FIG. 1F).
【００５２】このようにして得られた本実施例によるキ
ャパシタは、その層間絶縁層が他の層、例えばゲート酸
化層とは別個に形成することができるので、多結晶シリ
コンを酸化するのに適した条件で行うことができると共
に、金属（Ｗ）シリサイド形成以前に行うため金属シリ
サイドの汚染を防ぐことができ、高信頼性の層間絶縁層
とすることができる。The thus obtained capacitor according to the present embodiment is suitable for oxidizing polycrystalline silicon because its interlayer insulating layer can be formed separately from other layers such as a gate oxide layer. It is possible to prevent the contamination of the metal silicide because it is performed before the formation of the metal (W) silicide, and it is possible to obtain a highly reliable interlayer insulating layer.
【００５３】また、トランジスタはそのゲート部分がタ
ングステンシリサイド層と多結晶シリコン層からなる積
層構造となって、低抵抗で高速動作することができ、ま
たゲート酸化層は多結晶シリコン層や金属（Ｗ）シリサ
イド層を形成する前に、独立に形成することができるの
で、高信頼性を有するゲート酸化層とすることができ
る。The gate portion of the transistor has a laminated structure composed of a tungsten silicide layer and a polycrystalline silicon layer, and can operate at high speed with low resistance. The gate oxide layer is a polycrystalline silicon layer or a metal (W) layer. ) Since it can be formed independently before forming the silicide layer, a highly reliable gate oxide layer can be obtained.
【００５４】以上のように、本実施例によれば、ゲート
酸化層とキャパシタの層間絶縁層を多結晶シリコン層や
金属シリサイド層を形成する前に形成することができ、
また、第１のマスク体が上部電極の上面および側面を覆
っているので、金属シリサイドのエッチングの際の汚染
を防ぐことができると共に、上部電極の不要なエッチン
グを防止することができる。As described above, according to this embodiment, the gate oxide layer and the interlayer insulating layer of the capacitor can be formed before forming the polycrystalline silicon layer or the metal silicide layer.
Further, since the first mask body covers the upper surface and the side surface of the upper electrode, it is possible to prevent contamination at the time of etching the metal silicide and prevent unnecessary etching of the upper electrode.
【００５５】なお、本実施例では層間絶縁層を熱酸化に
より形成したが、ＣＶＤで形成してもよい。Although the interlayer insulating layer is formed by thermal oxidation in this embodiment, it may be formed by CVD.
【００５６】（実施例２）本実施例は、図１に示した従
来の半導体装置の製造方法にほぼそのまま対応してい
る。但し、本実施例は、第１の多結晶シリコン層５２内
へのリンドープ量を特定の値に制御する結果、そのシー
ト抵抗値を３０〜１０００Ω／□、好ましくは３５〜１
０００Ω／□の範囲に制御して、その第１の多結晶シリ
コン層５２をライトドープ層Ｌ1 とする工程を行う点お
よび第２の多結晶シリコン層５４に対するドーピングを
パターニング後に行う点で従来法と異なる。(Embodiment 2) This embodiment corresponds almost directly to the conventional method of manufacturing a semiconductor device shown in FIG. However, in this embodiment, as a result of controlling the phosphorus doping amount into the first polycrystalline silicon layer 52 to a specific value, the sheet resistance value thereof is 30 to 1000 Ω / □, preferably 35 to 1
The conventional method is that the step of controlling the first polycrystalline silicon layer 52 to be the light-doped layer L 1 is performed in the range of 000Ω / □, and that the doping of the second polycrystalline silicon layer 54 is performed after patterning. Different from
【００５７】上記のシート抵抗値制御工程について説明
すると、層厚３５００Åの第１の多結晶シリコン層５２
を形成した後、第１の多結晶シリコン層５２に対して特
定条件でドーピングを行う。このドーピングは、例えば
Ｎ2 ガス（５リットル／分）、Ｏ2 ガス（０．５リット
ル／分）およびＰＯＣｌ3 ガス（１２０ｍｇ／分）から
なる混合ガスを、温度１０００℃程度に加熱した反応室
内に導入して４分間行う。この条件に従うことにより、
第１の多結晶シリコン層５２のシート抵抗値を上述の特
定範囲内に制御することができる。この特定範囲のシー
ト抵抗値を示す多結晶シリコン層では、ドーピング中の
熱あるいは後の熱工程での熱に晒されても層内部におい
て結晶粒が発生することがないため、層表面に凹凸部分
を生じることがない。The above-mentioned sheet resistance value controlling step will be described. The first polycrystalline silicon layer 52 having a layer thickness of 3500Å
After forming, the first polycrystalline silicon layer 52 is doped under specific conditions. This doping is performed by, for example, heating a mixed gas of N 2 gas (5 liters / minute), O 2 gas (0.5 liters / minute) and POCl 3 gas (120 mg / minute) to a temperature of about 1000 ° C. For 4 minutes. By following this condition,
The sheet resistance value of the first polycrystalline silicon layer 52 can be controlled within the above-mentioned specific range. In a polycrystalline silicon layer exhibiting a sheet resistance value within this specific range, crystal grains do not occur inside the layer even when exposed to the heat during doping or the heat in the subsequent heat step. Does not occur.
【００５８】上記第１の多結晶シリコン層５２に対する
シート抵抗値制御の工程の後は、図１（Ｂ）に示すよう
に、不純物（ドーパント）が拡散されていないノンドー
プの第２の多結晶シリコン層５４上にレジスト５６を設
けて第２の多結晶シリコン層５４に対してパターニング
を施す。このときその下側の層間絶縁層５３に対してパ
ターニングしてもよい。次に、第２の多結晶シリコン層
５４に覆われていない第１の多結晶シリコン層５２の露
出表面および上記第２の多結晶シリコン層５４に対し
て、ドーピング時間を９分間とする以外は先のシート抵
抗値制御工程におけるドーピングと同一の条件でドーピ
ングを行う。この工程により、既にパターニングされた
第２の多結晶シリコン層５４については、ドーパント
（リン）濃度が高くなり、ヘビードープ層Ｈ2 となる。
また、その第２の多結晶シリコン層５４に被われていな
い第１の多結晶シリコン層５２の露出部分については、
ドーピング前のドーパント（リン）濃度を超えて高濃度
となり、これもヘビードープ層Ｈ1 となる。続いて、第
２の多結晶シリコン層５４に覆われている第１の多結晶
シリコン層５２の部分については、ドーピング前のドー
パント（リン）濃度のままでライトドープ層となる。続
いて、図１（Ｃ）〜（Ｆ）と同様にして目的のユニット
キャパシタ構造とゲート電極３Ａ（Ｈ1 ）および抵抗素
子を有する半導体を有する半導体装置を得る。After the step of controlling the sheet resistance value for the first polycrystalline silicon layer 52, as shown in FIG. 1B, non-doped second polycrystalline silicon in which impurities (dopants) are not diffused. A resist 56 is provided on the layer 54, and the second polycrystalline silicon layer 54 is patterned. At this time, the interlayer insulating layer 53 below may be patterned. Next, except that the exposed time of the first polycrystalline silicon layer 52 not covered with the second polycrystalline silicon layer 54 and the second polycrystalline silicon layer 54 are set to a doping time of 9 minutes. Doping is performed under the same conditions as the doping in the previous sheet resistance value control step. By this step, the dopant (phosphorus) concentration of the already patterned second polycrystalline silicon layer 54 becomes high, and the heavy doped layer H 2 is formed.
Further, regarding the exposed portion of the first polycrystalline silicon layer 52 which is not covered with the second polycrystalline silicon layer 54,
The concentration becomes higher than the dopant (phosphorus) concentration before doping, and the concentration also becomes a heavy doped layer H 1 . Then, the portion of the first polycrystalline silicon layer 52 covered with the second polycrystalline silicon layer 54 becomes a light-doped layer with the dopant (phosphorus) concentration before the doping unchanged. Then, a semiconductor device having a target unit capacitor structure, a semiconductor having a gate electrode 3A (H 1 ) and a resistance element is obtained in the same manner as in FIGS.
【００５９】このような半導体装置においては、上記の
ヘビードープ層３Ｂ（Ｈ1 ）に囲まれた第１の多結晶シ
リコン層５２の部分は、ドーパント濃度が所定範囲に維
持されており、ライトドープ層Ｌ1 のままである。この
ライトドープ層３Ｂ（Ｌ1 ）はキャパシタの下部電極と
して機能し、このライトドープ層３Ｂ（Ｌ1 ）の上側の
ヘビードープ層５Ｂ（Ｈ2 ）はキャパシタの上部電極と
して機能しており、両ドープ層は層間絶縁層５３を介し
てユニットキャパシタを構成する。複数のユニットキャ
パシタを集合して図２におけるＳＣＦのＣ1 またはＣ2
を構成する。本実施例では、キャパシタの下部電極とし
てのライトドープ層３（Ｌ1 ）のシート抵抗が特定の範
囲内に制御され、その表面に凹凸が生じていないもので
あるから、そのライトドープ層３（Ｌ1 ）がユニットキ
ャパシタの比精度を低下させることはない。表面に凹凸
の少ないライトドープ層Ｌ1 を一方の電極としてユニッ
トキャパシタに用いているので、その比精度を容易に引
き上げることができ、ひいてはＳＣＦの性能をも向上さ
せることもできる。In such a semiconductor device, the portion of the first polycrystalline silicon layer 52 surrounded by the heavy doped layer 3B (H 1 ) has the dopant concentration maintained within a predetermined range, and the light doped layer It remains L 1 . The light doped layer 3B (L 1 ) functions as the lower electrode of the capacitor, and the heavy doped layer 5B (H 2 ) above the light doped layer 3B (L 1 ) functions as the upper electrode of the capacitor. The layers form a unit capacitor via the interlayer insulating layer 53. C 1 or C 2 of the SCF in FIG 2 and aggregate multiple units capacitors
Make up. In this embodiment, the sheet resistance of the lightly doped layer 3 (L 1 ) as the lower electrode of the capacitor is controlled within a specific range, and no unevenness is generated on the surface of the lightly doped layer 3 (L 1 ). L 1 ) does not degrade the unit capacitor specific accuracy. Since the lightly doped layer L 1 having a small amount of unevenness on the surface is used as one of the electrodes in the unit capacitor, the ratio accuracy can be easily increased, and the performance of the SCF can be improved.
【００６０】上記実施例では、パターニングされた第２
の多結晶シリコン層５４をヘビードープ層とするための
ドーピングの時間を９分間としたが、これを４〜９分間
として任意にドーピング量を変えてもよい。この場合に
は、パターニングされた第２のポリシリコン層５４はヘ
ビードープ層とはならず、その下側部分の第１の多結晶
シリコン層５２と同様にライトドープ層となる。しか
し、この場合でもライトドープ層である第１の多結晶シ
リコン層５２に隣接する部分は不純物濃度が高くなるた
め、ヘビードープ層となる。この場合においても、第１
の多結晶シリコン層５２のうちライトドープ層の部分は
キャパシタの下部電極として機能することは上記実施例
の場合と同様である。In the above embodiment, the patterned second
Although the doping time for making the polycrystalline silicon layer 54 as a heavy-doped layer is 9 minutes, the doping amount may be arbitrarily changed by setting it to 4 to 9 minutes. In this case, the patterned second polysilicon layer 54 does not become a heavy-doped layer, but becomes a light-doped layer like the first polycrystalline silicon layer 52 on the lower side thereof. However, even in this case, the portion adjacent to the first polycrystalline silicon layer 52, which is a light-doped layer, has a high impurity concentration, and thus becomes a heavy-doped layer. Even in this case, the first
The light-doped layer portion of the polycrystalline silicon layer 52 of (1) functions as the lower electrode of the capacitor, as in the above-described embodiment.
【００６１】なお、本実施例でも、第１の多結晶シリコ
ン層５２のみならず、第２の多結晶シリコン層５４に対
しても、ライトドープ層とするためのドーピングを行う
こともできる。また、上記各実施例では、いずれも従来
の薄層堆積技術、不純物拡散技術等を用いて製造するこ
とができるので、量産性に優れているという効果を奏す
る。さらに、上記各実施例では、ドーパントとしてリン
を用いたが、これに限定されるものではない。Also in this embodiment, not only the first polycrystalline silicon layer 52 but also the second polycrystalline silicon layer 54 can be doped so as to be a lightly doped layer. In addition, in each of the above-mentioned embodiments, since it can be manufactured by using the conventional thin layer deposition technique, impurity diffusion technique, etc., there is an effect that mass productivity is excellent. Furthermore, although phosphorus is used as the dopant in each of the above embodiments, the dopant is not limited to this.
【００６２】[0062]
【発明の効果】以上説明したように、本発明によれば、
多結晶シリコン層と金属シリサイド層との積層構造のゲ
ートをもった高速動作に優れたトランジスタと、多結晶
シリコンの熱酸化層を層間絶縁層とし、多結晶シリコン
を両電極とした電圧係数に優れたキャパシタとを形成す
ることができる。また、多結晶シリコンへの高濃度不純
物導入前にトランジスタのゲート酸化層を形成し、また
金属シリサイド層形成前にキャパシタの層間絶縁層を形
成することにより、不純物や金属シリサイドの汚染か
ら、それぞれの絶縁層を防ぐと共に、ゲート酸化層の酸
化と層間絶縁層の酸化を別個に行うことができるため、
それぞれに適した酸化条件で形成することができ、信頼
性の高い半導体装置を提供することができる。As described above, according to the present invention,
A transistor with a gate with a laminated structure of a polycrystalline silicon layer and a metal silicide layer that excels in high-speed operation, and a thermally oxidized layer of polycrystalline silicon as an interlayer insulating layer, and a polycrystalline silicon with both electrodes as an excellent voltage coefficient Capacitor can be formed. In addition, by forming a gate oxide layer of a transistor before introducing high-concentration impurities into polycrystalline silicon, and by forming an interlayer insulating layer of a capacitor before forming a metal silicide layer, contamination of impurities and metal silicide can be prevented. Since the insulating layer can be prevented and the gate oxide layer and the interlayer insulating layer can be separately oxidized,
It is possible to provide a highly reliable semiconductor device that can be formed under oxidizing conditions suitable for each.
【００６３】また、第１のマスク体が上部電極の上面お
よび側面を覆っているので、金属シリサイド層のエッチ
ングの際の汚染を防ぐことができると共に、上部電極の
不要なエッチングを防止することができる。Further, since the first mask body covers the upper surface and the side surface of the upper electrode, it is possible to prevent contamination at the time of etching the metal silicide layer and prevent unnecessary etching of the upper electrode. it can.
【００６４】さらに、上記のトランジスタとキャパシタ
に加え、高抵抗の多結晶シリコンの単層構造を同一基板
上に形成することができる。従って、電圧係数に優れた
キャパシタと高抵抗率が必要な抵抗素子と、高速性の要
求されるゲート部、配線部を同一基板上に形成すること
ができる。Further, in addition to the above-mentioned transistor and capacitor, a high resistance polycrystalline silicon single layer structure can be formed on the same substrate. Therefore, it is possible to form a capacitor having an excellent voltage coefficient, a resistive element requiring a high resistivity, a gate portion and a wiring portion requiring high speed on the same substrate.
【００６５】さらに、ユニットキャパシタの下部電極の
シート抵抗を３０〜１０００Ω／□の範囲に制御するよ
うにしたので、ユニットキャパシタの比精度を低下させ
ることがなく、本発明が適用されるＳＣＦの性能を向上
させることが可能となる。また、第２の多結晶シリコン
層をドーピングする際、第１の多結晶シリコンで形成さ
れるゲート電極および抵抗体も低抵抗化される。従っ
て、本発明により、ゲート電極等を低抵抗に保ったまま
ユニットキャパシタの比精度を低下させることなく、Ｓ
ＣＦの性能を向上させることが可能となる。Furthermore, since the sheet resistance of the lower electrode of the unit capacitor is controlled within the range of 30 to 1000 Ω / □, the performance of the SCF to which the present invention is applied does not deteriorate the specific accuracy of the unit capacitor. It becomes possible to improve. Further, when the second polycrystalline silicon layer is doped, the resistance of the gate electrode and the resistor formed of the first polycrystalline silicon is also lowered. Therefore, according to the present invention, it is possible to reduce the ratio accuracy of the unit capacitor while keeping the resistance of the gate electrode and the like low.
It is possible to improve the performance of CF.
【００６６】また、本発明は、第１，第２の多結晶シリ
コン層のドーピングを熱拡散法にて処理するため、量産
性を維持したまま実施可能である。Further, since the present invention processes the doping of the first and second polycrystalline silicon layers by the thermal diffusion method, it can be carried out while maintaining mass productivity.
【図１】本発明の半導体装置の製造方法の第１の実施例
を説明するための工程図であって、（Ａ）〜（Ｆ）は各
工程後の半導体装置の構成を示す概略断面図である。FIG. 1 is a process diagram for explaining a first embodiment of a method for manufacturing a semiconductor device of the present invention, in which (A) to (F) are schematic cross-sectional views showing the configuration of the semiconductor device after each process. Is.
【図２】一般的なＳＣＦの構成を示す回路図である。FIG. 2 is a circuit diagram showing a configuration of a general SCF.
【図３】従来の半導体装置の製造方法の一例を説明する
ための工程図であって、（Ａ）ないし（Ｈ）はそれぞれ
各工程後の半導体装置の構成を示す概略断面図である。FIG. 3 is a process diagram for explaining an example of a conventional method for manufacturing a semiconductor device, in which (A) to (H) are schematic cross-sectional views showing the configuration of the semiconductor device after each process.
【図４】従来の半導体装置の製造方法の一例を説明する
ための工程図であって、（Ａ）ないし（Ｉ）はそれぞれ
各工程後の半導体装置の構成を示す概略断面図である。FIG. 4 is a process diagram for explaining an example of a conventional method for manufacturing a semiconductor device, in which (A) to (I) are schematic cross-sectional views showing the configuration of the semiconductor device after each process.
５０ 半導体基板 ５１ フィールド酸化層 ５２ 第１の多結晶シリコン層 ５３ 層間絶縁層 ５５ ゲート酸化層 ５４ 第２の多結晶シリコン層 ５６ レジスト ５７ 第１のマスク体（絶縁層，シリコン酸化層） ５８ レジスト ５９ 金属シリサイド層 ６０ 第２のマスク体（レジスト） 50 semiconductor substrate 51 field oxide layer 52 first polycrystalline silicon layer 53 interlayer insulating layer 55 gate oxide layer 54 second polycrystalline silicon layer 56 resist 57 first mask body (insulating layer, silicon oxide layer) 58 resist 59 Metal silicide layer 60 Second mask body (resist)
Claims (7)
シリサイド層とからなるゲート電極を有するＭＯＳトラ
ンジスタと、 下部電極を形成している第１の多結晶シリコン層と層間
絶縁層と、上部電極層を形成している第１の多結晶シリ
コン層とからなるキャパシタとを具備したことを特徴と
する半導体装置。1. A semiconductor substrate, a MOS transistor provided on the semiconductor substrate and having a gate electrode composed of a polycrystalline silicon layer and a metal silicide layer, and a first polycrystalline silicon layer forming a lower electrode. A semiconductor device comprising: an interlayer insulating layer; and a capacitor formed of a first polycrystalline silicon layer forming an upper electrode layer.
シリサイド層とからなるゲート電極を有するＭＯＳトラ
ンジスタと、 下部電極を形成している第１の多結晶シリコン層と層間
絶縁層と、上部電極層を形成している第１の多結晶シリ
コン層とからなるキャパシタと、 多結晶シリコン層単層からなる抵抗体とを具備したこと
を特徴とする半導体装置。2. A semiconductor substrate, a MOS transistor provided on the semiconductor substrate and having a gate electrode composed of a polycrystalline silicon layer and a metal silicide layer, and a first polycrystalline silicon layer forming a lower electrode. A semiconductor device comprising: an interlayer insulating layer; a capacitor including a first polycrystalline silicon layer forming an upper electrode layer; and a resistor including a polycrystalline silicon layer single layer.
シタの下部電極は、不純物濃度がその周辺部の不純物濃
度より相対的に低く、かつシート抵抗値が３０〜１００
０Ω／□の範囲であることを特徴とする半導体装置。3. The lower electrode of the capacitor made of polycrystalline silicon has an impurity concentration relatively lower than the impurity concentration of its peripheral portion and has a sheet resistance value of 30 to 100.
A semiconductor device having a range of 0 Ω / □.
ゲート酸化層を形成し、第１の多結晶シリコン層を堆積
して、前記第１の多結晶シリコン層上に絶縁層を形成
し、前記絶縁上に第２の多結晶シリコン層を形成し、キ
ャパシタの上部電極層となる部分を残して前記第２の多
結晶シリコン層をエッチングし、前記上部電極層および
その側面を覆う第１のマスク体を選択的に被着し、 次いで金属シリサイドを層を形成した後、ＭＯＳトラン
ジスタのゲート電極となる部分に第２のマスク体を形成
し、前記第１の多結晶シリコン層と前記金属シリサイド
層をエッチングし、 多結晶シリコン層と金属シリサイド層との積層構造から
なるゲート電極と多結晶シリコン層の電極およびシリコ
ン酸化層の層間絶縁層からなるキャパシタを形成するこ
とを特徴とする半導体装置の製造方法。4. A field oxide layer and a gate oxide layer are formed on a semiconductor substrate, a first polycrystalline silicon layer is deposited, and an insulating layer is formed on the first polycrystalline silicon layer. Forming a second polycrystalline silicon layer on the first polycrystalline silicon layer, etching the second polycrystalline silicon layer leaving a portion to be the upper electrode layer of the capacitor, and a first mask body covering the upper electrode layer and its side surface Is selectively deposited, and then a layer of metal silicide is formed, and then a second mask body is formed in a portion to be a gate electrode of a MOS transistor, and the first polycrystalline silicon layer and the metal silicide layer are formed. Etching is performed to form a capacitor composed of a gate electrode having a laminated structure of a polycrystalline silicon layer and a metal silicide layer, an electrode of the polycrystalline silicon layer and an interlayer insulating layer of a silicon oxide layer. The method of manufacturing a semiconductor device according to symptoms.
ゲート酸化層を形成し、第１の多結晶シリコン層を堆積
して、前記第１の多結晶シリコン層上に絶縁層を形成
し、前記絶縁上に第２の多結晶シリコン層を形成し、キ
ャパシタの上部電極層となる部分を残して前記第２の多
結晶シリコン層をエッチングし、前記上部電極層および
その側面と多結晶シリコン層単層の抵抗体となる部分と
を覆う第１のマスク体を選択的に被着し、 次いで金属シリサイドを層を形成した後、ＭＯＳトラン
ジスタのゲート電極となる部分に第２のマスク体を形成
し、前記第１の多結晶シリコン層と前記金属シリサイド
層をエッチングし、 多結晶シリコン層と金属シリサイド層との積層構造から
なるゲート電極と多結晶シリコン層の電極およびシリコ
ン酸化層の層間絶縁層からなるキャパシタと多結晶シリ
コン層単層からなる抵抗体とを形成することを特徴とす
る半導体装置の製造方法。5. A field oxide layer and a gate oxide layer are formed on a semiconductor substrate, a first polycrystalline silicon layer is deposited, and an insulating layer is formed on the first polycrystalline silicon layer. A second polycrystalline silicon layer is formed thereon, and the second polycrystalline silicon layer is etched leaving a portion to be the upper electrode layer of the capacitor, and the upper electrode layer and its side surface and the polycrystalline silicon layer single layer are formed. Selectively deposits a first mask body covering the portion to be the resistor of, and then forms a layer of metal silicide, and then forms a second mask body on the portion to be the gate electrode of the MOS transistor, The first polycrystalline silicon layer and the metal silicide layer are etched to form a gate electrode having a laminated structure of the polycrystalline silicon layer and the metal silicide layer, an electrode of the polycrystalline silicon layer, and a layer of the silicon oxide layer. Method of manufacturing a semiconductor device and forming a resistor comprising a capacitor and a polycrystalline silicon layer single layer made of an insulating layer.
１の多結晶シリコン層を形成する工程と、 前記第１の多結晶シリコン層に対して不純物を拡散して
該第１の多結晶シリコン層のシート抵抗値を３０〜１０
００Ω／□の範囲内に制御する工程と、 該シート抵抗制御工程後の第１の多結晶シリコン層上に
絶縁層を介してキャパシタの上部電極となる第２の多結
晶シリコン層を形成する工程と、 前記第２の多結晶シリコン層をパターニングして、ユニ
ットキャパシタの上部電極を形成する工程と、 該パターニングにより残された前記第２の多結晶シリコ
ン層をマスクとして前記第１の多結晶シリコン層に対し
てさらに不純物を拡散することにより、前記第２の多結
晶シリコン層の下側の第１の多結晶シリコン層であって
シート抵抗値の制御された第１の多結晶シリコン層を除
いた他の部分の不純物濃度を上げる工程と、 前記第１の多結晶シリコン層をパターニングしてゲート
およびユニットキャパシタの下部電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。6. A step of forming a first polycrystalline silicon layer on an oxide layer formed on a semiconductor substrate, and impurities being diffused into the first polycrystalline silicon layer to diffuse the impurities into the first polycrystalline silicon layer. The sheet resistance value of the crystalline silicon layer is 30 to 10
A step of controlling within a range of 00Ω / □, and a step of forming a second polycrystalline silicon layer to be an upper electrode of a capacitor on the first polycrystalline silicon layer after the sheet resistance controlling step via an insulating layer. And a step of patterning the second polycrystalline silicon layer to form an upper electrode of a unit capacitor, and using the second polycrystalline silicon layer left by the patterning as a mask, the first polycrystalline silicon An impurity is further diffused into the layer to remove the first polycrystalline silicon layer below the second polycrystalline silicon layer, the first polycrystalline silicon layer having a controlled sheet resistance value. And a step of patterning the first polycrystalline silicon layer to form a gate and a lower electrode of a unit capacitor. The method of manufacturing a semiconductor device to be.
１の多結晶シリコン層を形成する工程と、 前記第１の多結晶シリコン層に対して不純物を拡散して
該第１の多結晶シリコン層のシート抵抗値を３０〜１０
００Ω／□の範囲内に制御する工程と、 前記第１の多結晶シリコン層に対してパターニングを施
し、ゲートおよびキャパシタの下部電極を形成する工程
と、 該パターニング工程によりパターニングされた前記第１
の多結晶シリコン層上に層間絶縁層を形成した後に、該
層間絶縁層上にキャパシタの上部電極となる第２の多結
晶シリコン層を形成する工程と、 前記第２の多結晶シリコン層をパターニングする工程
と、 該第２の多結晶シリコン層に対して不純物を拡散して前
記第２の多結晶シリコン層の下側の第１の多結晶シリコ
ン層であってシート抵抗値の制御された第１の多結晶シ
リコン層を除いた他の部分の不純物濃度を上げる工程と
を含むことを特徴とする半導体装置の製造方法。7. A step of forming a first polycrystalline silicon layer on an oxide layer formed on a semiconductor substrate, the method comprising: diffusing impurities into the first polycrystalline silicon layer; The sheet resistance value of the crystalline silicon layer is 30 to 10
Controlling within the range of 00Ω / □, patterning the first polycrystalline silicon layer to form a lower electrode of a gate and a capacitor, and the first patterning performed by the patterning step.
Forming an interlayer insulating layer on the polycrystalline silicon layer, and forming a second polycrystalline silicon layer to be an upper electrode of the capacitor on the interlayer insulating layer; and patterning the second polycrystalline silicon layer. And diffusing impurities into the second polycrystalline silicon layer to form a first polycrystalline silicon layer below the second polycrystalline silicon layer and having a sheet resistance value controlled. 1. A method of manufacturing a semiconductor device, which comprises the step of increasing the impurity concentration of the portion other than the polycrystalline silicon layer of 1.
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|---|---|
| JP (1) | JP3290506B2 (en) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215142B1 (en) | 1997-12-29 | 2001-04-10 | Hyundai Electronics Industries Co., Ltd. | Analog semiconductor device and method of fabricating the same |
| US6225658B1 (en) | 1998-04-30 | 2001-05-01 | Fujitsu Limited | Semiconductor device manufacture method and semiconductor device comprising capacitor and MISFET |
| KR100331267B1 (en) * | 1999-06-23 | 2002-04-06 | 박종섭 | Method for forming a analog capacitor in a semiconductor device |
| KR100418722B1 (en) * | 2001-07-09 | 2004-02-18 | 주식회사 하이닉스반도체 | Method of manufacturing an analog device |
| KR100423533B1 (en) * | 2001-06-29 | 2004-03-18 | 주식회사 하이닉스반도체 | Method for forming the resister polysilicon in semiconductor device |
| KR100486109B1 (en) * | 1998-09-18 | 2005-08-01 | 매그나칩 반도체 유한회사 | Manufacturing Method of Analog Semiconductor Device |
| US7060584B1 (en) * | 1999-07-12 | 2006-06-13 | Zilog, Inc. | Process to improve high performance capacitor properties in integrated MOS technology |
| JP2013254788A (en) * | 2012-06-05 | 2013-12-19 | Asahi Kasei Electronics Co Ltd | Semiconductor device and method for manufacturing the same |
-
1993
- 1993-06-15 JP JP14364393A patent/JP3290506B2/en not_active Expired - Lifetime
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215142B1 (en) | 1997-12-29 | 2001-04-10 | Hyundai Electronics Industries Co., Ltd. | Analog semiconductor device and method of fabricating the same |
| US6225658B1 (en) | 1998-04-30 | 2001-05-01 | Fujitsu Limited | Semiconductor device manufacture method and semiconductor device comprising capacitor and MISFET |
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| KR100423533B1 (en) * | 2001-06-29 | 2004-03-18 | 주식회사 하이닉스반도체 | Method for forming the resister polysilicon in semiconductor device |
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