JPH07115411A

JPH07115411A - 集積回路

Info

Publication number: JPH07115411A
Application number: JP6380091A
Authority: JP
Inventors: Mel Bazes; メル・ベーゼス
Original assignee: Intel Corp
Current assignee: Intel Corp
Priority date: 1990-03-26
Filing date: 1991-03-06
Publication date: 1995-05-02
Also published as: US5103466A

Abstract

(57)【要約】（修正有）【目的】位相符号化直列データからクロック情報及び
データ情報を回復する。【構成】波形ディジタイザ８４出力は遷移検出器８８
に入力され、符号化データの遷移の位置を取り出す。波
形ディジタイザ８４，８６に結合するＡＮＤ段は、ビッ
ト境界遷移を排除して、ビット中心遷移を通過させる。
エンコーダ９２，９４はビット中心遷移の欠落又は２回
現れるビット中心遷移を補償する加算器９６及びＬ形レ
ジスタ９８に結合する。デジタルフィルタ１００は、符
号化データのクロック情報を合成し、他方ＡＮＤ段にマ
スクビットを供給する波形シンセサイザのシフタ１１８
に結合する。符号化データのクロック情報はシフタ１１
８により波形シンセサイザのデジタル／時間領域変換器
１２０を介して合成される。最後に、Ｄ−ＦＦが位相符
号化直列データのデータ情報を再生する。

Description

【発明の詳細な説明】【産業上の利用分野】

【０００１】本発明は、位相符号化されている直列デー
タから、集積回路，特に金属酸化物半導体（ＭＯＳ）回
路におけるその後のデジタル処理に備えて、クロック情
報及びデータ情報を回復する分野に関する。

【従来の技術及び発明が解決しようとする問題点】

【０００２】データ通信機器が位相符号化されている直
列データを送受信することは全く一般的である。位相符
号化データは、単一のパルスストリーム、すなわちフレ
ームストリームの中にデータと共に同期情報（すなわ
ち、クロック）が符号化されているようなデータであ
る。クロック情報とデータ情報とが組み合わされている
ため、１つの地点から別の地点へデータを伝送するに
は、たとえば、同軸ケーブル、撚線対又は光ファイバな
どの単一の伝送媒体があれば良い。位相符号化直列デー
タからクロック情報及びデータ情報を回復する回路は、
送信機器のクロック周波数と、受信機器のクロック周波
数とがわずかな許容差で整合しているような場合に最も
有用である。この厳密な必要条件は、衝突検出を伴うキ
ャリア検知多重アクセス（ＣＳＭＡ／ＣＤ）や、ファイ
バ分散形データインタフェース（ＦＤＤＩ）などのロー
カルエリアネットワーク（ＬＡＮ）データ通信規格に取
り入れられている。位相符号化直列データはディスクメ
モリと、ホストコンピュータとの間のデータ転送にも使
用される。

【０００３】位相符号化直列データからデータ情報及び
クロック情報を回復するための一般的な方法には、ワン
ショット方式、フェーズロックループ（ＰＬＬ）方式の
２つがある。ワンショット方式は実現するのが簡単であ
るが、位相ジッタの許容差に関しては劣っている。フェ
ーズロックループ方式は位相ジッタの許容差の点ではす
ぐれているが、実現するのが困難である。位相ジッタ
は、パルス又はフレームのストリームの遷移の位置のビ
ットごとの変動である。位相ジッタの許容差は、遷移を
継続して正しく受信できる時間の許容範囲をデータビッ
トセル周期で除算したものとして定義されている。従っ
て、位相ジッタ許容差はビット時間の何分の１に当たる
かという表しかたで測定される。ワンショット方式の場
合、位相ジッタ許容差の理論上の上限は±１／８ビット
時間であるが、実際に実現するに際しては制限があるの
で、この許容差はさらに悪くなる。

【０００４】これに対し、ＰＬＬ方式の位相ジッタ許容
差の上限は±１／４ビット時間である。しかし、ＰＬＬ
方式の最大の欠点はパラメータの変動の影響を受けやす
いことであり、そのため、ＭＯＳ技術が変化に富んでい
ることを考慮すると、これをＭＯＳで製造するのは難し
い。すなわち、ＭＯＳでＰＬＬ方式を実現するには、Ｐ
ＬＬの安定性を維持することと、最大限の位相ジッタ許
容差を得ることとの間で細心の注意を払って何らかの妥
協策を見出さなければならない。最後に、ＰＬＬ方式で
は、位相符号化データからクロック情報を回復するとき
に正確なマスク動作が確実に実行されるように保証する
ために、追加の回路が必要である。マスク動作において
は、マスクビットを位相符号化データと組み合わせて、
位相符号化データの遷移の位置を取出す。ＰＬＬ方式に
よれば、特殊なロックオンイネーブル信号が必要であ
る。これに対し、ワンショット方式ではロックオンは自
動的に得られる。

【０００５】本発明の目的は、最大限の位相ジッタ許容
差をもって、しかも処理、温度及び給電の変動の影響を
受けずに位相符号化直列データからデジタルクロック情
報及びデジタルデータ情報を回復することである。

【０００６】本発明の別の目的は、位相符号化直列デー
タからのクロック情報及びデータ情報の回復をＭＯＳ回
路で実現することである。

【０００７】本発明のさらに別の目的は、処理温度又は
供給電圧の変動の影響を受けないようにする一方で、急
速にロックオンを成立させることである。

【問題点を解決するための手段】

【０００８】位相符号化直列データからクロック情報及
びデータ情報を回復する集積回路を開示する。回路は、
波形ディジタイザ及び波形シンセサイザに結合する同期
遅延線（ＳＤＬ）を含む。波形ディジタイザは符号化デ
ータを受信し、それを、Ｔｐ／Ｎ間隔で、符号化データ
の論理レベルを表す値を有するＮ個のビットのストリン
グに変換する。尚、Ｔｐは本発明のクロック周期であ
り、Ｎは波形ディジタイザの分解能である。符号化デー
タは、マンチェスター符号化などのいくつかの位相符号
化直列データの中の１つであれば良い。波形ディジタイ
ザのデジタル化出力は遷移検出器に入力され、そこで、
デジタル化符号化データの遷移の位置を取出す。遷移は
ビット境界遷移と、ビット中心遷移とを含む。

【０００９】波形ディジタイザと、波形シンセサイザと
に結合するＡＮＤ段は、ビット境界遷移を排除し、ビッ
ト中心遷移を通過させる。ＡＮＤ段は、遷移検出器から
得たデジタル化符号化データの遷移の位置を、波形シン
セサイザのパターン発生器により供給されたＮ個のマス
クビットとを組み合わせる。加算器及びＬ形レジスタに
結合する１対のエンコーダは、位相ジッタが原因となっ
て起こるビット中心遷移の欠落又はビット中心遷移の２
度の出現に対応して使用される。Ｌ形レジスタの出力は
デジタルフィルタに入力され、デジタルフィルタはビッ
ト中心遷移の符号化位置の急速な変化を除去するが、ゆ
っくりした変化を通過させる。さらに、デジタルフィル
タは瞬時にロックオンを成立させる。

【００１０】デジタルフィルタの出力は、一方では符号
化データのクロック情報を合成し、他方ではＡＮＤ段に
マスクビットを供給する波形シンセサイザのシフタに結
合される。符号化データのクロック情報は波形シンセサ
イザのシフタにより、波形シンセサイザのＤＴＣを介し
て合成される。最後に、符号化データを遅延段を介して
Ｄ入力端子から受信すると共に、クロック情報をクロッ
ク入力端子を介して受信するＤ形フリップフロップによ
り、位相符号化直列データのデータ情報を再生する。こ
のように、本発明は、従来の技術における位相ジッタ許
容差に匹敵し且つ完全にＭＯＳ技術で実現できる位相ジ
ッタ許容差をもって、位相符号化直列データからクロッ
ク情報及びデータ情報を回復する。

【従来技術の説明】

【００１１】位相符号化データからクロック情報及びデ
ータ情報を回復する集積回路を開示する。以下の説明
中、本発明を完全に理解させるために、特定の回路など
の特定の事項を数多く詳細に挙げるが、そのような特定
の詳細な事項を採用せずに本発明を実施しても差し支え
ないことは当業者には自明であろう。また、場合によっ
ては、本発明を無用にあいまいにしないために、周知の
回路を詳細には説明しないときもある。一般に好ましい
実施例では、金属酸化物半導体（ＭＯＳ）集積回路の一
部として本発明を実現する。本発明は数多くの周知のＭ
ＯＳプロセス又は相補型金属酸化物半導体（ＣＭＯＳ）
プロセスのうちのいずれかを使用して製造されれば良
い。

【００１２】位相符号化データからクロック情報及びデ
ータ情報を回復することは、送信局と受信局のクロック
周波数がわずかな許容差で整合しているようなデータ通
信環境において最も有用である。そのようなデータ通信
環境の例としては、衝突検出を伴うキャリア検知多重ア
クセス（ＣＳＭＡ／ＣＤ）や、ファイバ分散形データイ
ンタフェース（ＦＤＤＩ）などがある。位相符号化デー
タは、ディスクメモリとホストコンピュータとの間のデ
ータ転送にも使用されている。位相符号化データとは、
単一のパルス列の中に同期情報（すなわち、クロック）
がデータと共に符号化されているようなデータである。

【００１３】従って、ある地点から別の地点へデータを
伝送すべき場合には、同軸ケーブル，撚線対，光ファイ
バなどの単一の伝送媒体が必要である。位相符号化方式
にはいくつかの種類があり、それらを図１に示す。一般
に知られている方式には、２位相レベル符号化（マンチ
ェスター符号化ともいう）、２位相マーク符号化（周波
数変調、すなわちＦＭともいう）及び遅延変調（ミラー
符号化又は変調ＦＭ（ＭＦＭ）ともいう）がある。様々
な位相符号化方式のタイミング関係については、図１を
参照のこと。位相符号化データに代わるものとして、非
ゼロ復帰（ＮＲＺ）符号化があるが、この方式によれ
ば、データは同期情報を全く含まずに伝送される。図１
は、ＮＲＺのタイミング図である。ＮＲＺの場合、２つ
の伝送媒体―データと、クロックについて１つずつ―が
必要である。従って、位相符号化方式と比べてＮＲＺ符
号化はかなりのコスト高になる。

【００１４】位相符号化データからクロック情報及びデ
ータ情報を回復するために使用される２つの主な方法は
ワンショット方式と、フェーズロックループ（ＰＬＬ）
である。ワンショット方式は簡単に実現できるが、位相
ジッタに関する許容差の点で劣っている。ＰＬＬ方式は
位相ジッタに関する許容差の点ではすぐれているが、実
現するのは困難である。理想のデジタル伝送システムに
おいては、本発明の位相符号化データストリームなどの
デジタルパルスストリームのパルスは、パルス繰り返し
周期Ｔｐの整数倍である時間に到達すると考えられる。
しかしながら、実際のシステムでは、パルスはＴｐの整
数倍と異なる時間で到達する。位相ジッタは、実際のデ
ジタル伝送システムの遷移場所の理想のデジタル伝送シ
ステムに対するばらつきである。位相ジッタの許容差
は、１つの遷移を尚も正しく受信できる時間の許容範囲
をデータビットセル周期Ｔｐで除算した値として定義さ
れており、ビット時間の端数として測定される。 P.Tri
schitta, E.Varma の「 Jitter in Digital Transmiss
ion Systems」（Artech House, Inc. １９８９年）の第
１章を参照。

【００１５】位相符号化データからクロック情報及びデ
ータ情報を回復する従来の方法と、本発明の方法とをマ
ンチェスター符号化方式に関連して説明する。ここで選
択したマンチェスター符号化方式は単なる実例であり、
本発明を限定する意味をもたないことは当業者には理解
されるはずである。また、マンチェスター符号化方式が
位相符号化方式をＮＲＺなどの非位相符号化方式と区別
するために選択されたことも当業者には明白であろう。
さらに、他の位相符号化方式に関する回復方法はマンチ
ェスター符号化方式とごく類似しており、その詳細は異
なるが、実質的に相違点はない。

【００１６】マンチェスターコードは、自己刻時２進コ
ードの１種を表している。マンチェスター符号化では、
ビットセルの第１の半体は相補データを含み、第２の半
体は真のデータを含む。このように、ビットの中心には
常にビット中心遷移と呼ばれる遷移が存在している。同
時に、各フレームと関連して少なくとも２つの境界遷移
が起こっている。フレームの開始時には、境界遷移を伴
わない交番する一連の１と０（プリアンブル）の信号が
送信される。マンチェスター方式のクロックとデータの
回復は、まずクロックを回復し、次に、そのクロックを
使用して符号化データストリームからデータを回復する
ことにより実行される。「 Carrier Sense Multiple Ac
cess with Collision Detection （ＣＳＭＡ／Ｃ
Ｄ）」，ＡＮＳＩ／ＩＥＥＥ規格８０２．３を参照。

【００１７】図２は、位相符号化データからクロック信
号及びデータ信号を回復するための従来のワンショット
方式３０を示すブロック線図である。ワンショット方式
の１例は A.G.Bell,G.Borriello の「A Single Chip NM
OS Ethernet Controller」（IEEE International Solid
-State Circuits Conference Digest: １９８３年）の
７０〜７１ページに記載されている。

【００１８】図２に戻って説明すると、ワンショット方
式３０の構成は端検出器３２と、ＡＮＤゲート３４と、
ワンショット回路３６と、別のワンショット回路３８
と、Ｄ形フリップフロップ４０とを含む。端検出器３２
とＤ形フリップフロップ４２は位相符号化データ４２を
受信する。端検出器３２は、立ち上がり端又は立ち下が
り端によりトリガされるワンショット装置である。端検
出器３２は、ワンショット方式３０の構成におけるその
他の回路をトリガするための端を供給する。位相符号化
データからクロック情報を回復するためには、ビット中
心遷移からビット境界遷移を排除することが必要であ
る。

【００１９】ＡＮＤゲート３４は、ビット中心遷移が起
こりうる期間に限って信号Ａ４５を通過させるために使
用される。ビット中心遷移が通過して良い期間は１／４
ビット時間から３／４ビット時間までの期間である。こ
の期間から外れた時間では、この期間外に起こる遷移は
いずれもビット境界遷移であると想定されるので、信号
Ａ４５を排除する。ＡＮＤゲート３４は、インバータ４
３により反転されており且つマスク動作中にはマスクビ
ットとしても利用される回復クロック信号４４をさらに
受信する。ＡＮＤゲートの出力である信号Ｂ４７は、位
相符号化データでビット中心遷移が起こるたびに１つの
パルスが挿入されることにより形成されるパルス列であ
る。この信号Ｂ４７はワンショット回路３６に入力され
るが、ワンショット回路３６のパルス幅は厳密に１／４
ビット時間に設定されている。ワンショット回路３６の
出力は、インバータ４１による反転の後、信号Ｃ４９と
なる。信号４９の活動端はビット中心遷移からさらに１
／４ビット時間だけ遅延している。

【００２０】信号Ｃ４９は、厳密に１／２ビット時間に
設定されたパルス幅を有する別のワンショット回路３８
に入力する。このワンショット回路３８の出力が回復ク
ロック信号４４である。回復クロック信号４４はマスク
動作時のマスクビットとして利用されるばかりでなく、
位相符号化データ４２からデータ情報を回復するため
に、Ｄ形端トリガフリップフロップ４０のクロック入力
端子にも入力される。回復データ４６はＤ形端トリガフ
リップフロップ４０から出力する。先の説明中に示唆し
た通り、ワンショット方式３０は簡単に実現できるが、
位相ジッタの許容差に関しては劣っている。以下に説明
するＰＬＬ方式と同様に、ワンショット方式はアナログ
方式である。従って、ワンショット方式は伝送線路を介
する雑音及びジッタの影響を受けやすい。ワンショット
方式３０の場合の位相ジッタ許容差の上限は理論上は±
１／８ビット時間であるが、ワンショットの不正確さ、
サンプリングプロセスの不正確さ、フリップフロップの
セットアップ及びホールド時間に要求される条件などの
実際に加わる制限を考慮すると、現実の位相ジッタ許容
差は±１／８ビット時間を下回る。

【００２１】図３は、位相符号化データからクロック情
報及びデータ情報を回復するための従来のフェーズロッ
クループ（ＰＬＬ）方式７０を示す。ＰＬＬ方式の１例
は、H. M. Haung, D. Banatao, G. Perlegos, T. C. Wu
及び T. L. Chiu の「A CMOS Ethernet Serial Inte
rface Chip」（IEEE International Solid-State Circu
its Conference Digest:１９８４年）の１８４〜１８５
ページに詳細に記載されている。

【００２２】図３に関して説明すると、ＣＬＬ方式７０
の構成は端検出器５２と、ワンショット回路５６と、Ｐ
ＬＬ回路５８と、Ｄ形フリップフロップ６０と、ＡＮＤ
ゲート５４と、ＯＲゲート６４とを含む。ＰＬＬ方式７
０が図２に示すようなワンショット方式３０に類似して
いることは当業者にはわかるはずである。

【００２３】図２と、図３とに示す従来の２つの方式の
本質的な相違点は（１）１／２ビット時間ワンショット
回路３８の代わりにＰＬＬ回路５８を使用していること
と、（２）ＰＬＬ方式７０への入力としてロックイネー
ブル信号６８がさらに必要であることである。ＰＬＬ方
式７０と、ワンショット方式３０とのもう１つの相違
は、各回復回路がロックオンをどのように実行するかと
いう点に見られる。ロックオンとは、通常は新たなフレ
ーム（すなわち、パルス列）のビット中心遷移に対する
ロッキングによりクロック／データ回復プロセスを開始
することを意味する。フレームの実際のデータに先立つ
プリアンブルは、ロックオンを活動させるためのもので
ある。回復クロック信号４４及び６４はビット境界遷移
を排除するためにそれぞれ使用されるので、回復回路が
ロック状態にないときには、この信号によってビット中
心遷移が簡単に排除されてしまうであろう。

【００２４】ワンショット方式でこのことが問題になら
ないのは、最初のプリアンブルビットが到着するまで回
復クロック信号４４はローのままであるので、入力する
全てのビットがマスクされないためである。最初のプリ
アンブルビットが到着すると、直ちにロックが実行さ
れ、以後のマスキングタスクは全て正しく進行する。こ
れに対し、ＰＬＬ方式７０では、ＰＬＬ回路５８は自走
回路であるので、プリアンブルが始まると、ＰＬＬ回路
５８の回路クロック信号６４は５０％の確率でプリアン
ブル遷移をマスクするので、ロックオンは得られなくな
る。この問題を解決するために、ＡＮＤゲート５４への
入力としてロックイネーブル信号６８を供給し、プリア
ンブルの間に遷移がマスクされないようにこの信号を活
動させる。

【００２５】プリアンブルの終了時までにはロックオン
は成立しており、ロックイネーブル信号６８は印加され
なくなる。ＰＬＬ方式７０は位相ジッタ許容差に関して
はワンショット方式３０よりすぐれているが、このよう
な許容差の向上は、ＰＬＬ方式の場合、ビット中心遷移
がその正規の位置から急激に動いても、回復クロック信
号６４に相応する動きを生じる結果とならないように位
相ジッタを有効に排除していることにより得られる。Ｐ
ＬＬ方式７０の位相ジッタ許容差は±１／４ビット時間
である。

【００２６】実際には、ＰＬＬの不正確さ、サンプリン
グプロセスの不正確さ、フリップフロップのセットアッ
プ及びホールド時間に要求される条件などの制限を考慮
すると、ＰＬＬの現実の位相ジッタ許容差は±１／４ビ
ット時間を下回る。ＰＬＬ方式の最大の欠点はパラメー
タの変動の影響を受けやすいことであり、従って、ＭＯ
Ｓ技術が非常に変化に富んでいることを考えれば、ＭＯ
Ｓでこれを製造するのは困難である。ＭＯＳ技術によっ
てＰＬＬ方式を実現するためには、ＰＬＬループの安定
性と、処理条件や動作条件に大きなばらつきがあるにも
かかわらず十分な位相ジッタ許容差を得るということと
の間で何らかの妥協策を見出さなければならない。

【００２７】最後に、ＰＬＬ方式では、位相符号化デー
タからクロック情報を回復するに際して正しいマスク動
作が確実に実行されるように保証するための回路がさら
に必要である。マスク動作中、位相符号化データにおけ
る遷移の位置を取り出すためにマスクビットを位相符号
化データと組み合わせる。ＰＬＬ方式の下では、ＰＬＬ
回路をトリガするために特別のロックオンイネーブル信
号が必要であるが、ワンショット方式は自動的にロック
オンを成立させる。

【実施例】

【００２８】図４は、デジタルクロック／データ情報回
復回路８０の好ましい実施例を示すブロック線図であ
る。クロック／データ情報回復回路８０は、波形ディジ
タイザ８４及び波形シンセサイザ８６に結合する同期遅
延線（ＳＤＬ）８２を含む。波形ディジタイザ８４は入
力位相符号化データ１０４を受信し、デジタル化位相符
号化データを遷移検出器８８へ出力する。位相符号化デ
ータを遷移検出器８８へ出力する。位相符号化データ１
０４は遅延段１１２を介してＤ形フリップフロップ１０
２にも結合される。波形シンセサイザ８６の出力は回復
クロック信号１１０であり、回復データ信号１０８を発
生させる際にＤ形フリップフロップ１０２のクロックポ
ートに入力される。波形シンセサイザ８６はＡＮＤ段９
０にマスクビット１２６を供給する。ＡＮＤ段９０はさ
らにそれらのマスクビット１２６を遷移検出器８８の出
力と組み合わせて、クロック／データ情報回復回路８０
のマスク動作を開始させる。ＡＮＤ段９０の出力はさら
に２つのエンコーダ９２及び９４に結合される。この出
力はＮビット幅の２進語である。

【００２９】エンコーダ９２及び９４は、ＡＮＤ段から
得たデジタル化語の上部と下部のビット中心位置を平均
化する加算器９６にさらに結合している。加算器９６の
出力はＬ形レジスタ９８に対する入力である。エンコー
ダ９２及び９４は、ビット中心遷移が発生しない場合に
先のビット中心遷移をデジタルフィルタ１００に対し凍
結するために、ＡＮＤゲート１１４を介してＬ形レジス
タ９８にも結合している。デジタルフィルタ１００は、
その出力１４０の時定数を変化させる制御信号１８８を
受信する。出力信号１４０は、回復クロック信号１１０
を時間領域変換器（ＤＴＣ）１２０と、バッファ１４２
とを介して合成する波形シンセサイザ８６にあるシフタ
１１８に入力される。シフタ１１８は、ＡＮＤ段９０に
おけるマスク動作に使用すべきマスクビットを供給する
パターン発生器１１６からマスクビットも受信する。

【００３０】本発明と共に使用すべき同期遅延線（ＳＤ
Ｌ）８２の好ましい実施例は、年月日出願の名
称「ＣＭＯＳＣＬＯＯＫＰＨＡＳＥＷＡＶＥＦＯ
ＲＭＤＩＧＩＴＩＺＥＲ」による係属中の特許出願第
号及び１９８９年１１月１３日出願の名
称「ＳＹＮＣＨＲＯＮＯＵＳＤＥＬＡＹＬＩＮＥＷ
ＩＴＨＱＵＡＤＲＡＴＵＲＥＣＬＯＣＫＰＨＡＳ
ＥＳ」による係属中の特許出願第０７／４３４，４０８
号に詳細に説明されている。

【００３１】当該出願のＳＤＬは８つのタップＴＡＰ
０：７を示しているが、一般に好ましい実施例の場合、
Ｎ個のタップＴＡＰ０：Ｎ−１を発生するには、単に電
圧制御遅延（ＶＣＤ）段を追加するだけでよいというこ
とは当業者には理解されるはずである。

【００３２】図５は、本発明の好ましい実施例で使用さ
れるＳＤＬの回路図であるが、これは、年
月日出願の名称「ＣＭＯＳＷＡＶＥＦＯＲＭＤ
ＩＺＩＴＩＺＥＲ」による係属中の特許出願第
号における第３図Ａと同じである。

【００３３】図５に戻ると、タップの数Ｎは１６に等し
い。尚、任意の数のタップを発生できることを当業者は
理解すべきである。同期遅延線を利用する従来の方法
は、１９８９年１１月１３日出願の名称「ＳＹＮＣＨＲ
ＯＮＯＵＳＤＥＬＡＹＬＩＮＥＷＩＴＨＡＵＴ
ＯＭＡＴＩＣＲＥＳＥＴ」による係属中の特許出願第
０７／４３４，３４０号と、名称「ＩＮＴＥＧＲＡＴＥ
ＤＳＹＮＣＨＲＯＮＯＵＳＤＥＬＡＹＬＩＮＥ
」の米国特許第４，４９６，８６１号と、ＩＥＥＥＪ
ｏｕｒｎａｌｏｆＳｏｌｉｄＳｔａｔｅＣｉｒ
ｃｕｉｔｓ第ＳＣ−２０巻（１９８５年１２月刊）の
１２６５〜１２７１ページに掲載された記事「A Novel
Precision MOS Synchronous Delay Line」にも説明され
ている。

【００３４】本発明と共に使用すべき波形ディジタイザ
８４の好ましい実施例は、年月日出願の名称
「ＣＭＯＳＷＡＶＥＦＯＲＭＤＩＧＩＴＩＺＥＲ」
による係属中の特許出願第号に説明さ
れている。図６は、本発明の好ましい実施例で使用され
る波形ディジタイザ８４を示すブロック線図であるが、
これは、年月日出願の名称「ＣＭＯＳ
ＷＡＶＥＦＯＲＭＤＩＧＩＴＩＺＥＲ」による係属
中の特許出願第号の第２図に対応して
いる。

【００３５】波形ディジタイザ８４はＳＤＬ８２と、１
対のＬ形レジスタ１５０，１５２と、サンプルイネーブ
ル回路１５８と、マルチプレクサ１５６と、Ｄ形レジス
タ１６０とを含む。基準クロック１０６はＬ形レジスタ
１５０及び１５２への入力としてＳＤＬ８２を介して供
給される。基準クロック１０６はサンプルイネーブル回
路１５８を介してＬ形レジスタのＬポートにも結合され
る。入力する波形は２つのＬ形レジスタ１５０及び１５
２に並列に入力される。ＳＤＬのタップの数をＮとした
とき、ＳＤＬ８２は、Ｔｐ／Ｎだけ離れた間隔でパルス
を発生する。Ｎは、入力波形がサンプリングされる均等
に離間した間隔に対応する。

【００３６】Ｌ形レジスタ１５０及び１５２は、サンプ
ルイネーブル回路１５８により供給される制御信号に従
って、入力波形をサンプリングする。制御信号は、Ｌ形
レジスタ１５０及び１５２にあるフリップフロップのセ
ットアップ及びホールド時間を保証するために必要であ
る。２つのＬ形レジスタ１５０及び１５２の出力はマル
チプレクサ１５６に入力され、さらにはＤ形レジスタに
も入力されて、そこからデジタル化波形として出力す
る。従って、波形ディジタイザ８４は入力波形の遷移に
関して以後のデジタル処理に適する正確な情報を提供す
るのである。

【００３７】パターン発生器１１６と、シフタ１１８
と、デジタル／時間領域変換器（ＤＴＣ）１２０とを含
めた、本発明と共に使用すべき波形シンセサイザ８６の
好ましい実施例は、１９８９年１２月１日出願の名称
「ＭＥＴＨＯＤＡＮＤＡＰＰＡＲＡＴＵＳＦＯＲ
ＳＹＮＴＨＥＳＩＺＩＮＧＤＩＧＩＴＡＬＷＡＶ
ＥＦＯＲＭＳ」による係属中の特許出願第０７／４４
４，６７０号に説明されている。図４に戻ると、ＤＴＣ
１２０はＳＤＬ８２からのタップ信号と、シフタ１１８
のシフタ出力１２６とを組み合わせて、合成波形を発生
する。パターン発生器１１６は、クロック／データ情報
回復回路８０のマスク動作に必要なマスクビットをシフ
タ１１８を介して供給する。

【００３８】再び図４に関して説明すると、クロック周
期Ｔｐを有する基準クロック１０６は、ＳＤＬ８２、波
形ディジタイザ８４、遷移検出器８８、Ｌ形レジスタ９
８、デジタルフィルタ１００及びパターン発生器１１６
を含む全てのクロック回路に供給される。尚、本発明を
無用にわかりにくくしないために、基準クロック１０６
と全てのクロック回路との物理的接続を図示していない
ことを理解しておくべきである。また、クロック周期Ｔ
ｐを有する基準クロック１０６をクロック周期Ｔｔを有
する送信局の周波数と、明確に区別すべきである。クロ
ック周期Ｔｐはちょうど受信局のクロック周期Ｔｒであ
る。すなわち、本発明の好ましい実施例では、基準クロ
ックの周期Ｔｐと、受信局のクロック周期Ｔｒとは全く
同じである。

【００３９】基準クロック１０６はクロック／データ情
報回復回路８０の様々な回路を同期させるために使用さ
れる。図４にはデータ通信システムの送信局と受信局を
示していないが、本発明のクロック／データ情報回復回
路８０が送信局及び受信局に結合していることは明らか
なはずである。本発明の好ましい実施例は、ＴｔとＴｒ
が小さな許容差をもって整合しているようなデータ通信
システムにおいて使用される位相符号化データについて
クロック情報及びデータ情報を回復するのに特に適して
いる。しかしながら、ＴｔとＴｒとの位相関係は全くラ
ンダムであると仮定される。

【００４０】位相符号化データ１０４が波形ディジタイ
ザ８４に入力すると、波形ディジタイザ８４は位相符号
化データ１０４を位相符号化データ１０４の論理レベル
を表す値を有するＴｐ／Ｎ間隔のビットのストリングに
変換する。尚、Ｔｐはクロック／データ情報回復回路８
０のクロック周期であり、Ｎは波形ディジタイザ８４の
分解能を表す整数である。波形ディジタイザは、デジタ
ル化動作のタイミングを規定するＳＤＬ８２からＮ個の
精密遅延クロックパルスを受信する。

【００４１】図７は、波形ディジタイザ８４の入力と出
力のタイミング図である。符号化されていないデータを
マンチェスター符号化方式を使用して符号化し、位相符
号化データ１０４を発生するものとして図示してある。
波形ディジタイザ８４の出力はデジタル化位相符号化デ
ータ１２２である。波形ディジタイザ８４のデジタル化
動作は、位相符号化データ１０４とデジタル化動作との
位相関係がランダムであるという状況の下で起こる。言
いかえれば、波形ディジタイザ８４のデジタル化動作が
起こる箇所は、送信局のクロックＴｔと受信局のクロッ
クＴｒとの位相関係とは関連していないのである。この
位相関係は全くランダムであって、予測不可能であるた
め、波形ディジタイザ８４のデジタル化動作自体もそれ
がどこで起こるかという点に関してはランダムである。

【００４２】しかしながら、位相符号化データ１０４に
関してランダムな位相関係をもちながらデジタル化動作
が起こるということは全く問題にならない。図７に関し
て説明すると、図７には、４つの位相−０゜，９０゜，
１８０゜及び２７０゜−についてのデジタル化位相符号
化データ１２２を４列にして示してある。４つの場合全
てにおいて、波形ディジタイザの出力であるデータ１２
２は基準クロックの時間線（すなわち、ｎ，隣接するｎ
＋１，ｎ＋２・・・）に沿って連続してアセンブルさ
れ、その結果、得られるビットのストリングは同一の値
であることがわかる。従って波形ディジタイザ８４のデ
ジタル化動作は送信側クロックＴｔと受信側クロックＴ
ｒとの位相関係の影響を受けない。

【００４３】図４に戻ると、波形ディジタイザ８４のデ
ジタル化出力１２２は遷移検出器８８に入力される。こ
の出力１２２はデジタル化形態に変換された位相符号化
データである。図８は、本発明の好ましい実施例で使用
される遷移検出器８８の回路図である。遷移検出器８８
は、Ｄ形フリップフロップ１６６に結合する複数のＸＯ
Ｒゲート１６４を含む。遷移検出器８８のＸＯＲゲート
１６４は波形ディジタイザ８４から出力されたデジタル
化位相符号化データ１２２を入力として受信する。この
入力はＤ形フリップフロップ１６６のＤポートにも結合
され、Ｄ形フリップフロップ１６６のクロックポートに
は基準クロック１０６が結合する。

【００４４】本発明の好ましい実施例においては、Ｎ個
のＸＯＲゲートが設けられている。尚、Ｎは１６であ
る。ＸＯＲゲート１６４の数は設計ごとに異なり、本発
明を限定するものとして考えられてはならないことは当
業者には理解されるべきである。遷移検出器８８はデジ
タル化位相符号化データ１２２の遷移を検出する。遷移
（ビット中心遷移又はビット境界遷移）が起こるたび
に、波形ディジタイザ８４は１対のビット「０１」又は
１対のビット「１０」を発生する。遷移検出器８８のＸ
ＯＲゲート１６４は、デジタル化位相符号化データ出力
１２２におけるそのような対のビットを全て検出する。
すなわち、遷移検出器８８の出力１２４はデジタル化位
相符号化データ１２２の全ての遷移の位置を表すことに
なる。

【００４５】図４に戻ると、遷移検出器８８はＡＮＤ段
９０に結合している。ＡＮＤ段９０は（１）遷移検出器
８８の出力１２４と、（２）波形シンセサイザ８６のマ
スクビット１２６という２つの入力を受信する。なお、
波形シンセサイザ８６がどのようにしてマスクビット１
２６を発生するかということにつては以下にさらに説明
する。ＡＮＤ段９０は、マスクビットごとに１つずつ、
Ｎ個のＡＮＤゲートを含む。ＡＮＤ段９０は、ビット境
界遷移がマスクされ且つビット中心遷移が変更なしに通
過したところでマスク動作を実行する。

【００４６】図９は、本発明の好ましい実施例で使用さ
れる遷移検出器８８及びＡＮＤゲート９０の入力と出力
のタイミング図であるが、この場合、位相ジッタはない
ものとする。図１０は、本発明の好ましい実施例で使用
される遷移検出器８８及びＡＮＤ段９０の、位相ジッタ
がある場合の入力と出力を示す別のタイミング図であ
る。デジタル化位相符号化データ１２２は０と１のスト
リングとして示されており、遷移（「０１」であるビッ
トの対又は「１０」であるビットの対）は遷移位置１２
４にあり、遷移位置として出力される。マスクビット１
２６は波形シンセサイザ８６により供給される。

【００４７】図９には、ＡＮＤ段９０が遷移位置１２４
とマスクビット１２６とを組み合わせた結果をマスク遷
移１２８及び１３０として示してある。出力されるマス
ク遷移は長さＮビットの２進語である。ＡＮＤ段９０が
マスク動作を実行することにより、ビット中心を中心と
する位相ジッタ許容差、すなわち±１／４ビット時間の
ウィンドウの中に入っていない全てのビットは、マスク
動作前の論理レベルには関係なくローになる。このウィ
ンドウの外で起こるのはビット境界遷移だけであるの
で、ビット中心遷移が変更なく通過するとビット境界遷
移は常にローになる。このように、図９に示すように周
波数の変動、すなわち位相の変動がないときには、クロ
ックごとにマスク動作から出力されるＮ個のビットの中
の１つだけがハイになり、他のＮ−１個のビットは全て
ローになると考えられる。

【００４８】クロック／データ情報回復回路が実行する
マスク動作に関していえば位相ジッタは時間の確率関
数、すなわち、確率過程なのであるが、一般には、マス
ク動作の結果、２つの１が出力されるか又は全く１が出
力されないという状況もありうる。この特殊な状況は、
送信側クロックと受信側クロックとの位相差が約１／２
ビット時間、すなわち、ほぼ１８０゜であるときに起こ
る。この状況では、デジタル化波形の最下位ビットのと
ころ又はその付近、あるいは最上位ビットの付近にビッ
ト中心遷移が現れると考えられる。位相ジッタが発生し
ていない図９のＡＮＤ段９０のタイミング図と、位相ジ
ッタを伴う図１０のタイミング図とを比較することによ
り、この状況を検証できる。位相ジッタが起こらない図
９の場合、出力マスク遷移１２８，１３０はクロックサ
イクルごとに１回の遷移しか示さないが、ジッタを伴う
図１０では、多いときにはクロックサイクルごとに２回
の遷移があり、少ないときにはクロックサイクル中に遷
移は見られない。同時に、１つのデジタル化波形で２つ
のビット中心遷移が起こるときには、それらの遷移は必
ずその波形の第１の半分と、第２の半分に現れるという
こともわかる。そこで、全てのビット中心遷移の位置−
０，１又は２−を２つのエンコーダを使用して符号化す
る。

【００４９】各エンコーダは、ＡＮＤ段９０から得られ
た２進語デジタル化出力の１／２のみを符号化する。こ
のデジタル化出力は上半分１２８と、下半分１３０とを
有する２進語である。そのため、ＡＮＤ段９０の出力マ
スク遷移１２８及び１３０を上エンコーダ９２と、下エ
ンコーダ９４とに結合するのである。その名が示す通
り、上エンコーダ９２は２進語の上半分を符号化し、下
エンコーダ９４は２進語の下半分を符号化する。上エン
コーダ９２は、１入力が与えられないときには全て０を
出力し、１入力が与えられたときには入力を符号化し、
さらに数（Ｎ／２−１）を符号化入力に加算する。下エ
ンコーダ９４は総称エンコーダである。エンコーダ９２
及び９４は加算器９６に結合している。エンコーダ９２
及び９４の出力は、ＡＮＤ段９０マスク遷移出力１２８
及び１３０の値を表す。

【００５０】加算器９６はそれらの値を加算して、２つ
の遷移の位置の平均値を発生する。加算器９６はさらに
Ｌ形レジスタ９８を介してデジタルフィルタ１００に結
合している。データ送信においてジッタが起こらない場
合には、加算器９６の出力は妨害なくデジタルフィルタ
１００に入力される。ジッタがデータ送信に遷移を発生
させない場合には、エンコーダ９２及び９４は、デジタ
ル化語のそれぞれ対応する半分にビット中心は検出され
なかったことを示すために、ＡＮＤゲート１１４を介し
てＬ形レジスタへ遷移なし（ＮＴ）信号を出力する。た
とえば、Ｎ＝３２であり且つ位置２９及び３で２つのビ
ット中心遷移が検出されたとすると、平均位置がゼロ
で、ジッタは±３の２つのビット中心遷移が現れている
ことが解析によりわかる。従って、加算器の出力は０−
ビット中心の平均位置−になると期待される。上エンコ
ーダ９２は出力１１１０１（２９の２進コード）を出力
し、下エンコーダ９４は０００１１（３の２進コード）
を出力するであろう。

【００５１】加算器９６はそれら２つの値を加算して、
１０００００（３２の２進コード）を発生すると考えら
れる。しかしながら、使用されるのは加算器９６の初め
の５ビットだけであるので、加算器は予測通り００００
０を出力する。エンコーダの一方が遷移を検出しない場
合には、エンコーダは００００を出力する。双方のエン
コーダが遷移を検出しなかったならば、Ｌ形レジスタ９
８に対するＬ入力は印加されなくなり、Ｌ形レジスタ９
８の出力は更新されない。Ｌ形レジスタ９８を更新しな
いと、出力されるビット中心位置の値は先のクロック周
期のときの値と同じになる。１つのクロック周期で遷移
が起こらなくても、必ず別のクロック周期（大抵は先の
クロック周期である）で２回の遷移が起こっており、そ
れで埋め合わせができるので、Ｌ形レジスタ９８のこの
ような「凍結」によって先のクロックからの値に重み２
が有効に与えられる。先のクロックではほとんどの場合
に２回の遷移が起こっているので、この重み倍増は正し
い。

【００５２】図１１は、本発明の好ましい実施例で使用
されるデジタルフィルタ１００の概略図である。デジタ
ルフィルタ１００は減算器１７０，１８２と、プログラ
ム可能シフタ１８０と、Ｄ形レジスタ１８４と、丸め論
理１８６とを含む。デジタルフィルタ１００はＬ形レジ
スタ９８の出力１３８を入力として受信する。減算器１
７０は入力１３８からデジタルフィルタ出力１４０を減
算して、誤差値１７１を発生する。この誤差値１７１
は、ビット中心位置の最新の値と、先の全てのビット中
心位置の値の重みつき平均化により得られた値との差の
量に対応する。プログラム可能シフタ１８０は誤差値１
７１を右へ場所Ｓ個分シフトすることにより、誤差値を
（１／２）^Sだけ減衰する。プログラム可能シフタ１８
０に供給される制御信号ＴＡＵ＿ＣＯＮＴＲＯＬ１８８
は、デジタルフィルタ１００の時定数τを変化させるこ
とによりシフト量を変えるための信号である。

【００５３】デジタル化波形のビット数をＮとすると
き、ＴＡＵ＿ＣＯＮＴＲＯＬ信号１８８はＳを０からlo
g2 Ｎに変化させる。プログラム可能シフタ１８０は減
衰誤差値１８１を発生する。減算器１８２は減衰誤差値
１８１からデジタルフィルタ出力１４０を減算して、更
新フィルタ出力１８３を発生する。この更新フィルタ出
力１８３はクロックごとにＤ形レジスタ１８４に記憶さ
れる。デジタルフィルタ１４０の出力を発生するとき、
デジタルフィルタ出力１４０は丸め論理１８６に入力さ
れる。

【００５４】式の形態により表すと、デジタルフィルタ
１００の出力ＯＵＴ１４０と、入力ＩＮ１３８とは次の
式（１）のような関係を有している（なお、αは１／
（１−２^-S）により与えられる）：

【００５５】

【数１】

【００５６】式（１）が低域フィルタの形態であること
は当業者には明らかなはずである。ステップ関数入力の
場合には、式（１）は式（２）のように単純になる：

【００５７】

【数２】

【００５８】本発明のクロック／データ情報回復回路８
０の基準クロック周期をＴｐとしたとき、式（２）のｎ
をｔ／Ｔｐと置き換えれば、式（２）は次のようにな
る。

【００５９】

【数３】

【００６０】式中、τはフィルタの時定数であり、Ｎは
Ｔｐ／log αにより与えられる。式（３）は、入力が急
にＩＮになれば、出力ＯＵＴは漸近的に時定数τを伴う
ＩＮの値を得るであろうということを規定しているのが
わかる。この行動は、まさに、ＲＣフィルタなどの通常
の低域フィルタの行動である。

【００６１】プログラム可能シフタ１８０は、時定数を
厳密に、十分に制御された方式で変化させるのが困難で
あるアナログフィルタとは異なり、デジタルフィルタの
時定数τを厳密な条件の下で変化させることができる。
時定数τはＴｐ／log αにより与えられ、また、αは１
／（１−２^-S）により与えられるので、時定数を次のよ
うに表してもよいであろう：

【００６２】

【数４】

【００６３】式（４）を検討してみると、τはＳ＝０で
あるときには０に等しく、Ｓが大きくなるにつれて単調
に増加することがわかる。すなわち、シフト値Ｓを変化
させることにより、τを変化させることが可能なのであ
る。τの値を制御できることはロックオンを達成する上
で非常に重要である。すなわち、プリアンブルの間、ビ
ット中心遷移の値がわからないとき、プリアンブルの開
始時にシフト値Ｓを０に設定することによりτを強制的
に０にする。τが０に等しいとき、デジタルフィルタ１
００はビット中心遷移の入力値に瞬時に反応し、直ちに
ロックは成立する。同時に、デジタルフィルタ１００は
ジッタを排除することができない。これはτが０である
ためである。次に、プリアンブルの終端に至るまでシフ
ト値Ｓを増加させることによりτを徐々に大きくしてゆ
くと、その時点でτは正規の値をとり、デジタルフィル
タ１００は強力にジッタを排除する。このように、可変
時定数制御能力を備えたデジタルフィルタ１００の使用
によって、本発明では急速にロックオン状態を得ること
ができると共に、クロック／データ情報回復回路を不安
定にせずに徐々に位相ジッタを排除することが可能にな
るのである。

【００６４】再び図４に戻ると、デジタルフィルタ１０
０の出力１４０は波形シンセサイザ８６のシフタ１１８
に結合される。デジタルフィルタの出力は、基準クロッ
クＴｐに関するビット中心遷移の平均位置を表す値を有
する２進語である。この値は制御値として波形シンセサ
イザ８６のシフタ１１８に入力される。シフタ１１８
は、パターン発生器から入力されたパターンを、デジタ
ルフィルタ出力１４０により与えられた量だけシフトす
る。シフト後のパターンがビット中心位置の関数として
どのように現れるかという例をいくつか図１２に示す。
パターン発生器１１６は、プリアンブル受信中には、全
て１のパターンを出力する。このパターンが現れている
ときには、デジタル化位相符号化データの遷移はマスク
されないので、ロックオンは成立できる。

【００６５】プリアンブルの終了時には図１２に示すパ
ターンは出力１２６に対応しており、ビット境界遷移−
ビット中心遷移ではない−はマスクアウトされる。シフ
タ１１８の出力は、遷移検出器８８からのデジタル化遷
移をマスクアウトするためと、回復クロック信号１１０
を合成するためとに利用される。合成を実行するのはＤ
ＴＣ１２０であるが、ＤＴＣの動作は、１９８９年１２
月１日出願の名称［ＭＥＴＨＯＤＡＮＤＡＰＰＡＲ
ＡＴＵＳＦＯＲＳＹＮＴＨＥＳＩＺＩＮＧＤＩＧＩ
ＴＡＬＷＡＶＥＦＯＲＭＳ」による係属中の特許出願
第０７／４４４，６７０号に詳細に説明されている。Ｄ
ＴＣ１２０は、ＳＤＬ８２から精密タイミングパルスを
受信する。ＤＴＣ１２０の出力は、回復クロック信号１
１０の発生に際して、バッファ１４２により緩衝され
る。回復クロック信号１１０は、Ｄ形フリップフロップ
１０２によって位相符号化データをサンプリングして、
回復データ信号１０８を発生する目的でも使用される。

【００６６】回復クロック信号１１０に対するＤＴＣ１
２０と、出力バッファの遅延効果、すなわちスキューを
無効にするために、位相符号化データ１０４は、Ｄ形フ
リップフロップ１０２に入力する前に、遅延段１１２−
通常は一連のインバータである−により遅延される。こ
れにより、位相符号化データ１０４と回復クロック信号
１１０とのスキューは排除され、データは、マンチェス
ター位相符号化データのクロック及びデータの回復にお
いて望まれる通り、厳密に３／４ビット時間でサンプリ
ングされる。遅延段は、ＤＴＣ１２０及び出力バッファ
１４２により回復クロック信号１１０に引き起こされる
遅延の変動を追跡しようとするものである。従って、遅
延は、ＤＴＣ１２０及び出力バッファ１４２の遅延と全
く同じように、処理温度や電圧の変動の影響を大きく受
けても良いのである。

【００６７】本発明を図１から図１２を参照しながら、
集積回路に重きをおいて特定して説明したが、図面は単
に実例を示すことを目的としており、本発明を制限する
ものとして解釈されてはならないことを理解すべきであ
る。さらに、本発明の方法及び装置が、データ通信シス
テムにおけるクロック情報及びデータ情報の回復を要求
する数多くの用途で有用であることは明白である。当業
者はここに開示したような本発明の趣旨から逸脱せずに
数多くの変更や変形を実施できると考えられる。

【図面の簡単な説明】

【図１】マンチェスター符号化、周波数変調及びミラー
符号化などのいくつかの一般的な位相符号化方式のタイ
ミング（Ａ）と非ゼロ復帰（ＮＲＺ）などの非位相符号
化方式のタイミング（Ｂ）との比較図である。

【図２】位相符号化データからクロック情報及びデータ
情報を回復する従来の方法の１つ−ワンショット方式−
を示すブロック線図である。

【図３】位相符号化データからクロック情報及びデータ
情報を回復する従来の別の方法−ＰＬＬ方式−を示すブ
ロック線図である。

【図４】本発明の好ましい実施例を示すブロック線図で
ある。

【図５】本発明の好ましい実施例で使用される同期遅延
線（ＳＤＬ）の概略図である。

【図６】本発明の好ましい実施例で使用される波形ディ
ジタイザの概略図である。

【図７】本発明の好ましい実施例で使用される波形ディ
ジタイザのデジタル化符号化データ出力を４つの異なる
位相の関数としても示す、波形ディジタイザの入力及び
出力のタイミング図である。

【図８】本発明の好ましい実施例で使用される遷移検出
器の概略図である。

【図９】本発明の好ましい実施例で使用される波形ディ
ジタイザと、遷移検出器と、ＡＮＤ段の、位相ジッタが
起こらない場合の入力及び出力を示すタイミング図であ
る。

【図１０】本発明の好ましい実施例で使用される波形デ
ィジタイザと、遷移検出器及びＡＮＤ段の位相ジッタが
起こる場合の入力及び出力を示すタイミング図である。

【図１１】本発明の好ましい実施例で使用されるデジタ
ルフィルタの概略図である。

【図１２】本発明の好ましい実施例の波形シンセサイザ
で使用されるシフタの入力及び出力を示すタイミング図
である。

【符号の説明】

８０デジタルクロック／データ情報回復回路８２同期遅延線（ＳＤＬ）８４波形ディジタイザ８６波形シンセサイザ８８遷移検出器９０ＡＮＤ段９２上エンコーダ９４下エンコーダ９６加算器９８Ｌ形レジスタ１００デジタルフィルタ１０２Ｄ形フリップフロップ１０４位相符号化データ１０６基準クロック１１０回復クロック信号１１２遅延段１１４ＡＮＤゲート１１６パターン発生器１１８シフタ１２０デジタル／時間領域変換器（ＤＴＣ）１４２バッファ

Claims

【特許請求の範囲】

【請求項１】周期Ｔｐの基準クロックを有し、クロッ
ク周期Ｔｔを有する少なくとも１つの送信局に結合する
伝送線から信号を検出し且つ回復する集積回路であっ
て、Ｄ形フリップフロップと、波形ディジタイザ及び波
形シンセサイザに結合する同期遅延線（ＳＤＬ）とを含
み、前記ＳＤＬは前記波形ディジタイザと、前記波形シ
ンセサイザとにタイミングパルスを供給し、前記波形デ
ィジタイザは前記信号を受信して、前記信号を２進語に
変換し、前記信号はクロック情報及びデータ情報を伴っ
て単一のパルスストリームに符号化されており、前記パ
ルスストリームはビット中心遷移と、ビット境界遷移と
を有し、前記Ｄ形フリップフロップは前記信号の前記デ
ータ情報を出力する集積回路において、前記波形ディジタイザに結合し、前記波形ディジタイザ
から受信した前記信号の遷移の位置を取出す遷移検出手
段と；前記遷移検出手段及び前記波形シンセサイザに結
合し、前記信号から前記ビット中心遷移を分離し、前記
波形シンセサイザからビット境界遷移を排除するための
マスクビットを受信するマスク手段と；前記マスク手段
に結合し、さらに、前記信号のビット中心遷移の位置を
平均化する加算手段及びＬ形レジスタ手段に結合し、前
記信号のビット中心遷移の位置を符号化する少なくとも
２つの符号化手段と；前記Ｌ形レジスタ手段に結合し、
前記集積回路の前記クロック情報を合成するための前記
波形シンセサイザに結合し、前記デジタル化信号をロッ
クオンし且つ前記信号からジッタを除去し、さらに可変
時間入力を受信するフィルタリング手段と；前記Ｄ形フ
リップフロップに結合し、前記波形シンセサイザからの
前記Ｄ形フリップフロップに結合されるクロック情報を
前記信号の前記データ情報と合成する遅延手段とを具備
する集積回路。