JPH07176987A

JPH07176987A - 音声信号のディジタル処理方法

Info

Publication number: JPH07176987A
Application number: JP5320637A
Authority: JP
Inventors: Keiichi Ochi; 圭一越智
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1993-12-20
Filing date: 1993-12-20
Publication date: 1995-07-14
Also published as: US5570308A

Abstract

(57)【要約】【目的】一つのディジタルフィルタで各種のフォーマ
ット及びミキング処理に対応できる音声信号のディジタ
ル処理方法に関する。【構成】ＣＤ−ＤＡデータとＡＤＰＣＭデータとを同
一のサンプリングレートに変換ミキシングする方法であ
って、同一サンプリングレートの１周期（１／８８．２
ＫＨｚ）中に各チャネル（Ａ，Ｂ，Ｃ，Ｄ）ごとのフィ
ルタ計算のための動作期間を順次設定（ＳＥＬＡ，ＳＥ
ＬＢ，ＳＥＬＣ，ＳＥＬＤ）し、各動作期間に上記ディ
ジタル音声入力データ等を格納するＲＡＭと係数が格納
されているＲＯＭと積和演算を行う積和演算器とを当該
チャネルのために独占的に使用して順次各チャネルのフ
ィルタ計算の出力を行うこと特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＣＤ−ＲＯＭ応用シス
テムにおける音声信号のディジタル処理方法に関する。

【０００２】

【従来の技術】ＣＤ（コンパクトディスク）に記録され
る音声データフォーマットとしては、ＣＤ−ＤＡ（ディ
ジタルオーディオ）における１６ビットのリニアＰＣＭ
によるフォーマットの他、ＣＤ−Ｉ（インタラクティ
ブ）、ＣＤ−ＲＯＭ．ＸＡの規格などで用いられるＡＤ
ＰＣＭによるフォーマットがある。そして、上記ＣＤ−
ＤＡのサンプリングレートは４４．１ＫＨｚとされる一
方、ＡＤＰＣＭフォーマットではレベルにより異なり、
レベルＡ，Ｂでは３７．８ＫＨｚ、レベルＣでは１８．
９ＫＨｚとなっている。

【０００３】また、ディジタル的にデコードされたこれ
らフォーマットのデータをアナログ量に変換して音声と
して出力する場合、Ｄ／Ａ変換器およびアナログのロー
パスフィルタが用いられるが、これらＤ／Ａ変換器の変
換レートやローパスフィルタの特性を前記サンプリング
レートに対応させる必要がある。更に、ＣＤ−ＲＯＭ応
用システムにおいては、ＣＤ−ＤＡのデータとＡＤＰＣ
Ｍの各レベルのデータをミキシングして再生することが
要求される場合がある。

【０００４】

【発明が解決しようとする課題】しかしながら、異なる
サンプリングレートごとにそれに対応したローパスフィ
ルタ等を備えるとしたのでは、システムが複雑になると
ともにコスト高を招く。更に、上記のミキシング機能に
対応すべく、フォーマットとチャネルの数だけディジタ
ルフィルタ備えるとしたのでは、回路規模が大きくなり
すぎて不経済となる。

【０００５】本発明は、上記の事情に鑑み、一つのディ
ジタルフィルタで各種のフォーマット及びミキング処理
に対応できる音声信号のディジタル処理方法を提供する
ことを目的とする。

【０００６】

【課題を解決するための手段】本発明の音声信号のディ
ジタル処理方法は、異なったサンプリングレートのディ
ジタル音声入力データを同一のサンプリングレートに変
換する音声信号のディジタル処理方法において、上記の
同一サンプリングレートの１周期中に各チャネルごとの
フィルタ計算のための動作期間を順次設定し、各動作期
間に上記ディジタル音声入力データ等を格納するＲＡＭ
と係数が格納されているＲＯＭと積和演算を行う積和演
算器とを当該チャネルのために独占的に使用して順次各
チャネルのフィルタ計算の出力を行うこと特徴とする。

【０００７】また、上記第１の構成において、サンプリ
ングレートの統一をオーバーサンプリングにより行うよ
うにしてもよい。

【０００８】また、上記第１又は第２の構成において、
ＬおよびＮを整数とし、Ｌ／Ｎ倍オーバーサンプリング
を元レートをＬ倍した後Ｎ分の１に間引いて行う場合
に、前記ＲＯＭには上記Ｌに対応して複数の組に分けた
係数群を組ごとに重ならない番地に分けて格納する一
方、前記Ｌの範囲で組指定信号を生成するとともに、当
該組における係数群のソートの正逆を示す信号を生成し
て前記ＲＯＭから係数を得るようにしてもよい。

【０００９】また、上記第１乃至第３のいずれかの構成
において、複数チャネルのディジタル音声入力データを
サイクリックバッファとして構成された一つのＲＡＭに
格納する場合に、ｎを整数としてバッファサイズを２ⁿ
にするとともに、ＲＡＭの上位アドレスに対してオフセ
ットを設定してチャネルに対するバッファの割り付けを
行うようにしてもよいものである。

【００１０】また、上記第１乃至第４のいずれかの構成
において、フィルタ計算のために設定された動作期間中
に当該動作期間のチャネルにおける全フィルタ計算の途
中までを計算し、この途中計算結果をＲＡＭの空き領域
に保持するとともに、次回の当該チャネルの動作期間に
上記ＲＡＭに保持されている途中計算結果を読み出して
全フィルタ計算を行うようにしてもよいものである。

【００１１】また、上記第１乃至第５のいずれかの構成
において、ＲＡＭのデータをそのまま積和演算器のアキ
ュムレータに転送するときにＲＯＭからは“１”に相当
する係数を上記積和演算器に入力するようにしてもよい
ものである。

【００１２】

【作用】第１の構成によれば、ハード量が大きい積和演
算器や、細分化すると効率が悪くなるＲＡＭやＲＯＭを
単一に構成して各チャネルで共通して使用することがで
きるので、ミキシング処理をハード量の増大を伴わずに
行える。

【００１３】第２の構成によれば、オーバーサンプリン
グによってＤ／Ａ変換器の変換レートの統一が図れると
ともに、アナログローパスフィルタの特性設定の容易化
が行え、システムの簡素化が可能となる。

【００１４】第３の構成によれば、ＲＯＭに格納すべき
係数の量を減らしワード数を削減することができる。

【００１５】第４の構成によれば、サイクリックバッフ
ァ用のベースポインタを２進カウンタで構成することが
できるとともに、ＲＡＭ空間の有効利用が容易に行える
ため、ハード量を小さくでき、制御が容易になる。

【００１６】第５の構成によれば、ＲＡＭに途中計算結
果を保持するようにしたので、途中計算結果保持用のレ
ジスタが不要になり、ハード量が減少する。

【００１７】第６の構成によれば、ＲＡＭと積和演算器
との間に既設されているバスをそのまま用いてＲＡＭの
データをアキュムレータに転送することができ、ＲＡＭ
とアキュムレータとの間に直接転送のためのバスを設け
る必要がなくなり、回路の小型化および高速化が図れ
る。また、積和演算ループの中にＲＡＭからデータロー
ドする処理を組み込むことが可能になり、制御が容易に
なる。

【００１８】

【実施例】以下、本発明をその実施例を示す図に基づい
て説明する。

【００１９】本発明の音声信号のディジタル処理方法
は、サンプリングレートが１８．９ＫＨｚ、３７．８Ｋ
Ｈｚ、４４．１ＫＨｚの３種のディジタル音声データ
を、それぞれサンプリングレート８８．２ＫＨｚに変換
（統一）して出力する。また、ミキシング処理に対応す
べく、各々ステレオで動作するチャネルＡＢ（Ｌ，Ｒ）
とチャネルＣＤ（Ｌ，Ｒ）を備え、チャネルＡＢはＣＤ
−ＤＡにも対応できるように入力サンプリングレート１
８．９ＫＨｚ、３７．８ＫＨｚ、４４．１ＫＨｚに対応
し、チャネルＣＤは入力サンプリングレート１８．９Ｋ
Ｈｚ、３７．８ＫＨｚに対応する。更に、各チャネルは
音声出力開始に先立って、ノイズを抑えるためにデータ
ＲＡＭをクリアする。

【００２０】上記のサンプリングレート変換について説
明する。図１は、ＣＤ−ＤＡ用２倍オーバーサンプリン
グフィルタ（４４．１ＫＨｚ→８８．２ＫＨｚ）の基本
的構成を示す説明図である。この図において、タップ数
は１２５、Ｔは１／８８２００（ｓｅｃ）である。○で
囲まれたａ_nは係数ａ_nの乗算を示す。そして、入力部
のｘ₁とｘ₂はＴで切り替わり、ｘ₁には２Ｔごとにデ
ータが入力され、また、ｘ₂には２Ｔごとに“０”が入
力される。上記の構成でフィルタ計算をＴごとに行うこ
とにより、２倍オーバーサンプリングがなされる。

【００２１】ところで、フィルタの特性を選ぶことによ
り、以下のような係数を得ることができる。

【００２２】

【数１】ａ_n＝１（ｎ＝６２）ａ_n＝０（ｎ＝０，２，４，…，６０）

【００２３】これにより、図２に示す構成で２倍オーバ
ーサンプリングを行うことが可能になる。この構成で
は、２Ｔ（１／４４１００（ｓｅｃ））で１回のシーケ
ンスを実行する。まず、最初のＴでは、ＹはＹ₁側にな
り、〔３１〕の中心データをそのまま（ａ₆₁＝１）出力
する。これは、上記図１の構成において、入力がｘ₁側
にあるときと等価である。そして、次のＴではＹはＹ₂
側になり、積和演算結果を出力する。これは、図１の構
成において、Ｔ経過後ｘ₂側を入力とした状態でのフィ
ルタ計算に等しい。

【００２４】本発明では、上記図２の構成に基づくフィ
ルタ（ハーフバンドフィルタ）処理を行う。そして、こ
の場合において、データシフトのためにシフトレジスタ
は用いずに、ＲＡＭをサイクリックバッファとして用い
る。また、フィルタ計算は、１サイクル（１／８８．２
ＫＨｚ）で６２回の積和演算を行うサイクル（Ｙ₂側に
相当）と、ＲＡＭのデータを読み出すだけのサイクル
（Ｙ₁側に相当）とでその量は大幅に違ってしまうの
で、６２回の積和演算を２サイクルに分けて各サイクル
での処理量の平均化を図るべく、３１回の積和演算結果
である中間結果をＲＡＭの空き領域に保持する構成を採
っている。

【００２５】この場合のフィルタ構成法（４４．１ＫＨ
ｚ→８８．２ＫＨｚ）を以下に述べる。

【００２６】第１に、フィルタの係数ａ_n（ｎ＝１，
３，５，…，６１）を求め、３２ワードのＲＯＭにスト
アする。ＲＯＭの０番地（リラティブアドレス：以下同
じ）には、“１”に相当する係数を入れておく。なお、
係数は左右対象なので、片側のみ保持しておけばよい。

【００２７】第２に、６４ワードのＲＡＭでサイクリッ
クバッファを構成する。なお、実際に必要なＲＡＭのワ
ード数は、フィルタ計算用に６２ワードで中間結果保持
用に１ワードで合計６３ワードとなるが、６４（２ⁿ：
ｎ＝６）ワードとすることでベースポインタを２進レジ
スタで構成することが可能となり、サイクリックバッフ
ァの構成を容易にしている。また、データは２Ｔに１回
の割合で来ることになるので、上記ＲＡＭに対するベー
スポインタは、２サイクルに１回デクリメントするよう
に構成する。

【００２８】第３に、ＲＯＭおよびＲＡＭに対するアド
レスを計算するための回路と、ＲＯＭからの係数とＲＡ
Ｍからのデータを積和演算する回路と、これら回路をコ
ントロールする制御回路（シーケンサー）を構成する。

【００２９】次に、レベルＡ，Ｂ用の７／３倍オーバー
サンプリングによるフィルタ構成法（３７．８ＫＨｚ→
８８．２ＫＨｚ）を図３に基づいて説明する。

【００３０】この７／３倍オーバーサンプリングフィル
タの基本構成は、７倍オーバーサンプリングフィルタに
よって入力信号のサンプリングレートを７倍に上げた
後、３分の１デシメータにより間引くことにより実現さ
れる。また、Ｘ（ｎ）をｙ（ｍ）に間引くときに使われ
ることなく捨てられるＸ（ｎ）があるが、これらについ
ては、オーバーサンプリングフィルタの段階から計算を
行わないようにすることで演算量を大幅に減らすことが
できる。ここで、７倍オーバーサンプリングフィルタの
タップ数を、Ｎ＝２２４＝７×３２とすると、上記のｙ
（ｍ）は以下のように表される。

【００３１】

【数２】

【００３２】なお、上記のｇ_m（ｎ）は、以下のように
おく。

【００３３】

【数３】

【００３４】これらの式に基づき７／３倍オーバーサン
プリングフィルタを構成するには、第１に、フィルタの
係数ｈ（ｎ）を求める（ｎ＝０，１，…，２２３）。ま
た、係数は左右対象なので、ｈ（ｊ）＝ｈ（２２３−
ｊ）となる（ｊ＝０，１，２，…，１１１）。

【００３５】第２に、上記の式に基づき、ｇ_m（ｋ）を
求める（ｍ＝０，１，…，６；ｋ＝０，１，…，３
１）。ｍはＴごとに切り替わり、７Ｔで一巡する。ま
た、ｋは３２タップに対する係数の割当てを意味する。
従って、ｍとｋの関係は、図４のようになり、ｍとｋと
の組み合わせで合計２２４個の係数が得られる。

【００３６】第３に、ｇ_m（ｋ）をＲＯＭにストアする
が、ＲＯＭへのアクセスを工夫することで、ＲＯＭを１
２８ワードに減らすことができる。即ち、ｍとｋの関係
は、上記図４で示したように、ｇが０と２の場合、ｇが
３と６の場合、及びｇが４と５の場合においては、それ
ぞれ、逆順序の配列の関係にあり、ｇ＝１、ｇ＝０，
２、ｇ＝３，６、及びｇ＝４，５について各々を３２ワ
ードとして合計１２８ワードを保持すればよく、ｇ＝
０，２、ｇ＝３，６、及びｇ＝４，５についてはそれぞ
れの場合で読出順序を逆向きにすればよいことになる。

【００３７】第４に、３２ワードのＲＡＭでサイクリッ
クバッファを構成する。また、ベースポインタは７回に
３回、生データを取り込む前にデクリメントする。

【００３８】第５に、ＲＯＭおよびＲＡＭに対するアド
レスを計算するための回路と、ＲＯＭからの係数とＲＡ
Ｍからのデータを積和演算する回路と、これら回路をコ
ントロールする制御回路（シーケンサー）を構成する。

【００３９】次に、レベルＣ用の１４／３倍オーバーサ
ンプリングによるフィルタ構成法（１８．９ＫＨｚ→８
８．２ＫＨｚ）について説明する。

【００４０】この１４／３倍オーバーサンプリングフィ
ルタは、レベルＢ用の７／３倍オーバーサンプリングフ
ィルタと、２倍のハーフバンドフィルタを組み合わせて
構成できる。また、７／３倍オーバーサンプリングフィ
ルタは、レベルＢ用のものをそのまま２サイクルに１回
の割合で動作させて使用する。更に、次段のハーフバン
ドフィルタは、１３タップのものを用いるが、その構成
は前述したＣＤ−ＤＡ用のものと同様である。

【００４１】このフィルタの構成法は、第１に、レベル
Ｂ用の７／３場合オーバーサンプリングフィルタを１’
ｓｔステージ（第１サイクル）側に構成する。

【００４２】第２に、２’ｎｄステージ（第２サイク
ル）用の係数ａ_n（ｎ＝１，３，５，７，９，１１）を
求め、ＲＯＭにストアする。このハーフバンドフィルタ
は、タップ数が少ないので、全データをストアして制御
を簡単にする。また、ＲＯＭのアドレス〔６〕には
“１”に相当する係数を入れておく。

【００４３】第３に、８ワードのサイクリックバッファ
をＲＡＭで構成する。なお、実際に必要なのはＲＡＭの
７ワードであるが、サイクリックバッファが構成し易い
ように８（２ⁿ：ｎ＝３）ワードとしている。また、ベ
ースポインタは４サイクルに１回デクリメントする。

【００４４】第４に、ＲＯＭおよびＲＡＭに対するアド
レスを計算するための回路と、ＲＯＭからの係数とＲＡ
Ｍからのデータを積和演算する回路と、これら回路をコ
ントロールする制御回路（シーケンサー）を構成する。

【００４５】次に、ＲＡＭおよびＲＯＭについて説明す
る。

【００４６】図５（ａ）はＲＡＭのアドレスマップであ
り、同図（ｂ）はアドレスオフセットの説明図である。
チャネルＡ，Ｂについては、２倍オーバーサンプリング
に対応する必要があるので、それぞれ６４ワード割り当
てられ、チャネルＣ，ＤのレベルＢ，Ｃについては、７
／３倍オーバーサンプリングに対応すればよいので、そ
れぞれ３２ワード割り当てられ、更に、チャネルＣ，Ｄ
のレベルＣ，Ｄについては８ワードが割当てられてい
る。

【００４７】また、図６（ａ）はＲＯＭのアドレスマッ
プであり、同図（ｂ）はアドレスオフセットの説明図で
ある。レベルＤＡ（前述の２倍オーバーサンプリング）
について３２ワード、レベルＢ（前述の７／３倍オーバ
ーサンプリング）又はレベルＣ，Ｄ（前述の１４／３倍
オーバーサンプリング）の１’ｓｔステージ用のＢａｎ
ｋ０〜３（前述のｇ＝１、ｇ＝０，２、ｇ＝３，６、及
びｇ＝４，５の４つに対応）について１２８ワードが割
り当てられている。

【００４８】次に、チャネルＡＢ（Ｌ，Ｒ）とチャネル
ＣＤ（Ｌ，Ｒ）の時分割処理について説明する。図７
は、チャンネルＡ〜Ｄについての時分割処理の様子を示
したタイムチャートである。図中のＬＲＣＫは、ＬとＲ
の切替えクロックを示すものであり、その一周期は１／
４４．１ＫＨｚである。また、ＷＤＳＹＮＣはＬＲＣＫ
のエッジに同期する信号であり、その間隔（１サイク
ル）は１／８８．２ＫＨｚとなる。ＷＤＳＹＮＣとＬＲ
ＣＫは、後述するラムインプットセレクタ３において、
ＤＡＴＡ１６（ＣＤ−ＤＡ用データ）のＬ，Ｒデータの
出力切替えに用いられる。また、図中のＡＤＰＤＡＴＡ
はＡＤＰＣＭのデータを示している。

【００４９】ＳＥＬＡ〜ＳＥＬＤは、チャネルＡ〜Ｄに
対するフィルタ動作状態を示している。即ち、１サイク
ル中に４回のフィルタ計算を行うことでチャネルＡＢ
（Ｌ，Ｒ）とチャネルＣＤ（Ｌ，Ｒ）の時分割処理を実
現している。ここで、各チャンネルについての一連の動
作を簡単に説明する。

【００５０】例えば、チャネルＡ，ＢがＣＤ−ＤＡとす
ると、ＳＥＬＡの最初の動作期間中にＤＡＴＡ１６のＬ
データが入力され、６２ワードのうち半分について積和
演算がなされ、中心データ出力および中間結果のストッ
クを行った後、ＳＥＬＢの動作が立ち上がる。このＳＥ
ＬＢでは、後述のラムインプットセレクタ３のラッチで
保持されているＲデータが入力され、同様に半分につい
て積和演算がなされ、中心データ出力および中間結果の
ストックを行った後、次にＳＥＬＣの動作が立ち上が
る。そして、チャンネルＣ，ＤがＡＤＰＣＭのレベルＢ
とすると、ＡＤＰＤＡＴＡがＲＡＭに入力され、積和演
算がなされる。なお、このときにデータが取り込まれる
とは限らない。データがなければＲＡＭのベースポイン
タのデクリメントは行わない。次に、ＳＥＬＤの動作が
立ち上がり、同様の処理がなされた後、次にのサイクル
においてＳＥＬＡが再び動作する。

【００５１】このＳＥＬＡ（前回のＳＥＬＡは第１ステ
ージとなり、このＳＥＬＡは第２ステージとなる）で
は、残りの積和演算により全積和演算を行ってその結果
の出力を行い、同様に次のＳＥＬＢでも残りの積和演算
と全積和演算結果の出力を行う。ＳＥＬＣ，Ｄではステ
ージは分ける必要はないが、チャネルＣ，ＤがＡＤＰＣ
ＭのレベルＣであれば同様にステージ分けが行われる。

【００５２】次に、本発明の音声信号のディジタル処理
方法を実現するためのディジタルフィルタ装置の回路構
成およびこの回路構成に基づく具体的なフィルタ処理内
容を説明する。

【００５３】図８は、ディジタルフィルタ装置のブロッ
ク図である。図において、１はディジタル音声データ等
が格納されるＲＡＭ、２は係数が格納されるＲＯＭ、３
は上記ＲＡＭ１に格納すべきディジタル音声データの
Ｌ，Ｒ等を切り換えるラムインプットセレクタ、４はＲ
ＡＭ１からのデータとＲＯＭ２からの係数とに基づいて
積和演算を行う積和演算アキュムレータ、５はＲＡＭ１
およびＲＯＭ２に対するアドレスを発生させるためのア
ドレスジェネレータ、６はこれら回路をコントロールす
るシーケンサーである。

【００５４】図９は、上記のシーケンサー６を示す回路
図である。図中の６ａはコンビネーションロジックであ
る。また、図中のフリップフロップ６ｂ，６ｃ（ＲＤＹ
ＡＢ，ＲＤＹＣＤ）はチャネルＡ，Ｂ及びチャネルＣＤ
がリセットされたとき、即ちチャネルで使用するＲＡＭ
がクリアされたときセットされ、通常のフィルタオペレ
ーションのスタートによりリセットされる。

【００５５】図示しない上位コントローラは、ＦＲＤＹ
ＡＢ、ＦＲＤＹＣＤ信号をチェックすることで、ＲＡＭ
１のクリア状態を知ることができる。フリップフロップ
６ｄ，６ｅ（ＲＥＳＥＸＡＢ，ＲＥＳＥＸＣＤ）は、リ
セットシーケンス実行中のみセットされ、内部動作に用
いられる。また、カウンタ６ｆ，６ｇ（ＳＴＧＡＢ，Ｓ
ＴＧＣＤ）は、それぞれ２ビットのカウンタであり、こ
れらは各チャネルのステージ（ＳＴＧ０，１）を保持す
る。即ち、ＣＤ−ＤＡ、ＡＤＰＣＭのレベルＣ、及びリ
セットのシーケンスは、数サイクルにまたがっているた
め、後のサイクルでシーケンスを途中から始めるために
これらカウント値でどのステージにあるのかを判断でき
る。カウンタ６ｈ（ＭＡＪＯＲ）は２ビットのカウンタ
であり、各サイクルの各チャネルの動作状態を規定す
る。カウンタ６ｉ（Ｋ）は５ビットのカンウタであり、
カウンタ６ｈ（ＭＡＪＯＲ）とともに各サイクルの各チ
ャネルのステートを規定し、また、ＲＡＭ１，ＲＯＭ２
のアドレス発生のための相対量を作り出している。

【００５６】図１０は、上記のアドレスジェネレータ５
を示す回路図である。レジスタ５ａ（ＸＢＡＳＥＡ
Ｂ）、レジスタ５ｂ（ＹＢＡＳＥＡＢ）、レジスタ５ｃ
（ＸＢＡＳＥＣＤ）、およびレジスタ５ｄ（ＹＢＡＳＥ
ＣＤ）によりＲＡＭのサイクリックバッファのベースポ
インタが構成され、ＤＥＣ／ＩＮＣ５ｇとセレクタ５ｈ
によりベースポインタの変更が行われるようになってい
る。また、レジスタ５ｅ（ＧＣＮＴＡＢ）及びレジスタ
５ｆ（ＧＣＮＴＣＤ）はレベルＢフィルタ用の７シーケ
ンスで一順するステートを保持する。なお、ＸＢＡＳＥ
ＡＢ（ＣＤ）は図５（ｂ）のチャネルＡ〜ＤにおけるＤ
Ａレベル等に対応すべく設けられ、ＹＢＡＳＥＡＢ（Ｃ
Ｄ）はＣレベル等の２’ｎｄに対応すべく設けられてい
る。

【００５７】ＲＡＭ１のアドレスは、前述のベースポイ
ンタとカウンタ６ｉ（Ｋ）の値と、各チャネルのレベル
で決まっているオフセットにより求められる。ＣＤ−Ｄ
ＡおよびレベルＢについては、上記のＫを加算する加算
部５ｉおよびオフセット値生成部５ｌが用いられ、レベ
ルＣについては上記加算部５ｉおよびオフセット値生成
部５ｌに加えてＫを加算する加算部５ｊおよびオフセッ
ト値生成部５ｍが用いられる。

【００５８】また、ＲＯＭ２のアドレスは、カウンタ６
ｉ（Ｋ）の値（ＲＲＴＶ）と、オフセット値生成部５ｎ
においてレベルで決まっているオフセットにより求めら
れるが、レベルＢおよびレベルＣ，Ｄの１’ｓｔの場合
には、上記レジスタ５ｅ（ＧＣＮＴＡＢ）若しくはレジ
スタ５ｆ（ＧＣＮＴＣＤ）の値（Ｇ＝０〜７）に基づ
き、ＢＮＫ生成部５ｋでＢＮＫ０（Ｇ＝０，２）、ＢＮ
Ｋ１（Ｇ＝１）、ＢＮＫ２（Ｇ＝３，６）、ＢＮＫ３
（Ｇ＝４，５）を生成して求められる（図４及び図６参
照）。なお、ＢＮＫ生成部５ｋは、Ｇ＝２，５，６のと
き、ＲＯＭ２の読出順序が逆であることを示すＨＤＯＷ
Ｎ＝“１”を出力し、Ｇ＝２，４，６のとき、ＸＢＡＳ
ＥＡＢのデクリメントを示すＢＸＢＤＥＣ＝“１”を出
力する。

【００５９】図１１は、ラムインプットセレクタ３を示
す回路図である。ＣＤ−ＤＡ用のデーはＤＡＴＡ１６に
よりＷＤＳＹＮＣとＬＲＣＫとに同期して入力され、ラ
ッチ３ａ，３ｂにそれぞれＬ，Ｒに分けて格納される。
そして、セレクタ３ｃによりＳＥＬＢが“１”であれば
ラッチ３ｂ側が選択され、ＳＥＬＢが“０”であればラ
ッチ３ａ側が選択される。一方、ＡＤＰＣＭのデータは
ＭＰＹＡＣＣに直接入力され、レジスタ３ｄに格納され
る。そして、セレクタ３ｅによりＡＣＣＩＮＢが“１”
であればレジスタ３ｄ側が選択され、ＡＣＣＩＮＢが
“０”であればセレクタ３ｃ側が選択される。なお、上
記のＭＰＹＡＣＣは、積和演算アキュムレータ４からの
戻り値の場合もある（図９参照）。積和演算の中間結果
をＲＡＭ１に保持するためである。

【００６０】次に、ディジタルフィルタ処理の具体的内
容を説明する。

【００６１】図１２は、ＣＤ−ＤＡ用のフィルタ処理
（４４．１ＫＨｚ→８８．２ＫＨｚ）のフローチャート
である。まず、ステージ０（ＳＴＧ０）において、ＲＡ
ＭＩＮ（ラムインプットセレクタ３の出力）を、ベース
ポインタ〔ＸＢＡＳＥＡＢ〕に基づきＲＡＭ２のアドレ
スに格納する（ステップ１）。なお、このときＡＣＣＩ
ＮＢ＝０であり、セレクタ３ｃ側が選択されており、Ｄ
ＡＴＡ１６を取り込むことになる。次に、積和演算の半
分を実行する（ステップ２）。そして、その中間結果を
ＲＡＭの〔ＸＢＡＳＥＡＢ−１〕のアドレスに格納する
（ステップ３）。このとき、図９におけるスイッチ７は
“０”側に位置している。次に、ＲＡＭ１中の中心デー
タＲＡＭ〔３１〕を読み出し、その値のまま（ＲＯＭ

〔０〕＝１）アキュムレータ４から出力する（ステップ
４）。

【００６２】一方、ステージ１（ＳＴＧ１）では、前記
のステップ３でＲＡＭに格納した中間結果をその値のま
ま（ＲＯＭ

〔０〕＝１）アキュムレータ４に戻し（ステ
ップ５）、更に、これと残りの積和演算との結果から全
積和結果を出力する（ステップ６）。なお、このステッ
プ６ではＲＯＭ〔Ｋ〕とされ、前記のステップ２ではＲ
ＯＭ〔３１−Ｋ〕としているのは、係数は左右対象なの
で片側のみ保持しているためである。次に、ＳＥＬＢが
選択されるなら、〔ＸＢＡＳＥＡＢ〕をデクリメントし
（ステップ７）、チャネルＢについて上記の処理を繰り
返す。

【００６３】図１３は、ＡＤＰＣＭのレベルＢ用のフィ
ルタ処理（３７．８ＫＨｚ→８８．２ＫＨｚ）をチャネ
ルＡＢを例にして示したフローチャートである。なお、
チャネルＣＤの場合も同様である。

【００６４】７回に３回の割合で生データを取り込めば
よいので、ＦＢＲＤＹＡＢが“１”であるとき、ＲＡＭ
ＩＮを、ベースポインタ〔ＸＢＡＳＥＡＢ〕に基づきＲ
ＡＭ２のアドレスに格納する（ステップ１１）。なお、
ＦＢＲＤＹＡＢはアドレスジェネレータ５において、Ｇ
ＮＣＴＡＢがＧ＝０，３，５のときに“１”とされる。
また、ＡＣＣＩＮＢ＝“１”であり、レジスタ３ｄ側が
選択されており、ＡＤＰＣＭデータを取り込む。

【００６５】次に、積和演算処理を実行する（ステップ
１２）。ＨＤＯＷＮ＝“１”であれば、ＲＯＭ２の読出
順序は逆になる。

【００６６】そして、ＳＥＬＢ＝“１”でＢＳＢＤＥＣ
＝“１”であれば、ＸＢＡＳＥＡＢをデクリメントす
る。即ち、次に生データを取り込むときのベースポイン
トを変更する。また、ＳＥＬＢ＝“１”であれば、次の
サイクルにおいて他の係数を選択すべくＧＣＮＴＡＢを
０〜６の範囲でインクリメントする。

【００６７】図１４は、ＡＤＰＣＭのレベルＣ用のフィ
ルタ処理（１９．９ＫＨｚ→８８．２ＫＨｚ）をチャネ
ルＡＢを例にして示したフローチャートである。なお、
チャネルＣＤの場合も同様である。

【００６８】この処理は、図１１の処理と図１３の処理
を組み合わせて構成され、図１３の処理をそのまま２サ
イクルに１回だけ作動させている。まず、ステージ（Ｓ
ＴＧ０）で、ＲＡＭＩＮを、ベースポインタ〔ＸＢＡＳ
ＥＡＢ〕に基づきＲＡＭ２のアドレスに格納する（ステ
ップ２１）。次に、積和演算処理を実行し（ステップ２
２）、この結果をＲＡＭ２の２’ｎｄステージ用のサイ
クリックバッファ〔ＹＢＡＳＥＡＢ〕に保持する一方
（ステップ２３）、中心データＲＡＭ〔ＹＢＡＳＥＡＢ
＋３〕を積和演算アキュムレータ４からそのまま（ＲＯ
Ｍ〔６〕＝１）出力する（ステップ２４）。そして、Ｓ
ＥＬＢ＝“１”でＢＳＢＤＥＣ＝“１”であれば、ＸＢ
ＡＳＥＡＢをデクリメントする。また、ＳＥＬＢ＝
“１”であれば、ＧＣＮＴＡＢをインクリメントする
（ステップ２５）。

【００６９】一方、ステージ１（ＳＴＧ１）では、ＲＡ
Ｍ２の２’ｎｄステージ用のサイクリックバッファに格
納されている６個のデータに基づき積和演算を実行し
（ステップ２６）、ＳＥＬＢ＝“１”であれば、ＹＢＡ
ＳＥをデクリメントする（ステップ２７）。

【００７０】即ち、このシーケンスは、２サイクルで１
回であるが、完全シーケンスはＧＣＮＴＡＢ（ＣＤ）が
一巡する７シーケンス（１４サイクル）単位となる。

【００７１】以上のように、本発明によれば、統一する
サンプリングレート（８８．２ＫＨｚ）の１周期（Ｔ）
中に各チャネルごとのフィルタ計算のための動作期間を
順次設定し、各動作期間にＲＡＭ１とＲＯＭ２と積和演
算アキュムレータ４とを当該チャネルのために独占的に
使用して順次各チャネルのフィルタ計算の出力を行うよ
うにしたので、ハード量が大きい積和演算器アキュムレ
ータ４や、細分化すると効率が悪くなるＲＡＭ１やＲＯ
Ｍ２を単一に構成して各チャネルで共通して使用できる
ので、ミキシング処理をハード量の増大を伴わずに行え
る。

【００７２】また、サンプリングレートの統一をオーバ
ーサンプリングにより行うようにしているので、Ｄ／Ａ
変換器の変換レートの統一が図れるとともに、アナログ
ローパスフィルタの特性設定の容易化が行え、システム
の簡素化が可能となる。

【００７３】また、ＡＤＰＣＭのレベルＢ用のフィルタ
処理（３７．８ＫＨｚ→８８．２ＫＨｚ）のように、７
／３倍オーバーサンプリングを元レートを７倍した後３
分の１に間引いて行う場合に、前記ＲＯＭ２には４つの
組（Ｂａｎｋ０〜３）に分けた係数群（ｋ＝０〜３２）
を組ごとに重ならない番地に分けて格納する一方、組指
定信号（ＢＮＫ０〜３）を生成するとともに、当該組に
おける係数群のソートの正逆を示す信号（ＨＤＯＷＮ）
を生成して前記ＲＯＭ２から係数を得るので、ＲＯＭ２
に格納すべき係数の量を減らしワード数の削減が図れ
る。

【００７４】また、複数チャネルのディジタル音声入力
データをサイクリックバッファとして構成された一つの
ＲＡＭ１に格納する場合に、バッファサイズを２ⁿにす
るとともに、ＲＡＭ１の上位アドレスに対してオフセッ
トを設定してチャネルに対するバッファの割り付けを行
うようにしたので、サイクリックバッファ用のベースポ
インタを２進カウンタで構成することができるととも
に、ＲＡＭ空間の有効利用が容易に行えるため、ハード
量を小さくでき、制御が容易になる。

【００７５】また、フィルタ計算のために設定された動
作期間中に当該動作期間のチャネルにおける全フィルタ
計算の途中までを計算し、この途中計算結果をＲＡＭ１
の空き領域に保持するとともに、次回の当該チャネルの
動作期間に上記ＲＡＭ１に保持されている途中計算結果
を読み出して全フィルタ計算を行うが、上記のごとくＲ
ＡＭ１に途中計算結果を保持するようにしたので、途中
計算結果保持用のレジスタが不要になり、ハード量が減
少する。

【００７６】また、ＲＡＭ１のデータをそのまま積和演
算アキュムレータ４に転送するときにＲＯＭ２からは
“１”に相当する係数を上記積和演算アキュムレータ４
の積和演算器に入力するので、ＲＡＭ１と積和演算器と
の間に既設されているバスをそのまま用いてＲＡＭ１の
データをアキュムレータに転送することができ、ＲＡＭ
１とアキュムレータとの間に直接転送のためのバスを設
ける必要がなくなり、回路の小型化および高速化が図れ
る。また、積和演算ループの中にＲＡＭ１からデータロ
ードする処理を組み込むことが可能になり、制御が容易
になる。

【００７７】

【発明の効果】以上のように、本発明によれば、一つの
ディジタルフィルタで各種のフォーマット及びミキング
処理に対応できるとともに、Ｄ／Ａ変換器の変換レート
統一、ローパスフィルタの特性の設定容易化、ハード量
の増大回避、及び処理の高速化等が図れるという効果を
奏する。

【図面の簡単な説明】

【図１】２倍オーバーサンプリングフィルタの基本的構
成を示す回路図である。

【図２】ハーフバンドフィルタの基本的構成を示す回路
図である。

【図３】７／３倍オーバーサンプリングフィルタの概念
を示す説明図である。

【図４】７／３倍オーバーサンプリングフィルタにおけ
る係数群と組番号との関係を示す関係図である。

【図５】本発明におけるＲＡＭのアドレスマップおよび
アドレスオフセット量を示す説明図である。

【図６】本発明におけるＲＯＭのアドレスマップおよび
アドレスオフセット量を示す説明図である。

【図７】本発明におけるチャンネルＡ〜Ｄについての時
分割処理の様子を示したタイムチャートである。

【図８】本発明の音声信号のディジタル処理方法を実行
するディジタルフィルタ装置のブロック図である。

【図９】図８のシーケンサを具体的に示す回路図であ
る。

【図１０】図８のアドレスジェネレータを具体的に示す
回路図である。

【図１１】図８のラムインプットセレクタを具体的に示
す回路図である。

【図１２】ＣＤ−ＤＡ用のフィルタ処理（４４．１ＫＨ
ｚ→８８．２ＫＨｚ）のフローチャートである。

【図１３】ＡＤＰＣＭのレベルＢ用のフィルタ処理（３
７．８ＫＨｚ→８８．２ＫＨｚ）をチャネルＡＢを例に
して示したフローチャートである。

【図１４】ＡＤＰＣＭのレベルＣ用のフィルタ処理（１
９．９ＫＨｚ→８８．２ＫＨｚ）をチャネルＡＢを例に
して示したフローチャートである。

【符号の説明】

１ＲＡＭ２ＲＯＭ３ラムインプットセレクタ４積和演算アキュムレータ５アドレスジェネレータ６シーケンサ

Claims

【特許請求の範囲】

【請求項１】異なったサンプリングレートのディジタ
ル音声入力データを同一のサンプリングレートに変換す
る音声信号のディジタル処理方法において、上記の同一
サンプリングレートの１周期中に各チャネルごとのフィ
ルタ計算のための動作期間を順次設定し、各動作期間に
上記ディジタル音声入力データ等を格納するＲＡＭと係
数が格納されているＲＯＭと積和演算を行う積和演算器
とを当該チャネルのために独占的に使用して順次各チャ
ネルのフィルタ計算の出力を行うこと特徴とする音声信
号のディジタル処理方法。
【請求項２】サンプリングレートの統一をオーバーサ
ンプリングにより行うことを特徴とする請求項１に記載
の音声信号のディジタル処理方法。
【請求項３】ＬおよびＮを整数とし、Ｌ／Ｎ倍オーバ
ーサンプリングを元レートをＬ倍した後Ｎ分の１に間引
いて行う場合に、前記ＲＯＭには上記Ｌに対応して複数
の組に分けた係数群を組ごとに重ならない番地に分けて
格納する一方、前記Ｌの範囲で組指定信号を生成すると
ともに、当該組における係数群のソートの正逆を示す信
号を生成して前記ＲＯＭから係数を得ることを特徴とす
る請求項１又は２に記載の音声信号のディジタル処理方
法。
【請求項４】複数チャネルのディジタル音声入力デー
タをサイクリックバッファとして構成された一つのＲＡ
Ｍに格納する場合に、ｎを整数としてバッファサイズを
２ⁿにするとともに、ＲＡＭの上位アドレスに対してオ
フセットを設定してチャネルに対するバッファの割り付
けを行うことを特徴とする請求項１乃至３のいずれかに
記載の音声信号のディジタル処理方法。
【請求項５】フィルタ計算のために設定された動作期
間中に当該動作期間のチャネルにおける全フィルタ計算
の途中までを計算し、この途中計算結果をＲＡＭの空き
領域に保持するとともに、次回の当該チャネルの動作期
間に上記ＲＡＭに保持されている途中計算結果を読み出
して全フィルタ計算を行うことを特徴とする請求項１乃
至４のいずれかに記載の音声信号のディジタル処理方
法。
【請求項６】ＲＡＭのデータをそのまま積和演算器の
アキュムレータに転送するときにＲＯＭからは“１”に
相当する係数を上記積和演算器に入力することを特徴と
する請求項１乃至５のいずれかに記載の音声信号のディ
ジタル処理方法。