JPH07200406A - キャッシュシステム - Google Patents

Abstract

(57)【要約】 【目的】ＣＰＵの分岐命令実行の性能向上を図る。 【構成】キャッシュコントローラ３０３は、命令メモリ
３０２のキャッシュライン内の分岐命令の実行時に、そ
のキャッシュラインに対応するタグメモリ３０１のエン
トリに分岐先アドレスを登録する。そして、そのキャッ
シャラインの命令が再びフェッチされる段階になると、
キャッシュコントローラ３０３は、そのキャッシャライ
ンに対応するタグメモリ３０１のエントリに登録されい
てる分岐先アドレスを検査し、分岐命令の実行に先立っ
て、その分岐先アドレスの命令を含む命令群を主記憶か
ら読み出して命令メモリ３０１に格納する。したがっ
て、分岐先アドレスの決定処理およびキャッシュリフィ
ル処理を分岐命令の実行に先立って開始できるようにな
り、ＣＰＵ性能の向上を実現できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明はキャッシュシステムに
関し、特に命令キャッシュを有するキャッシュシステム
に関する。

【０００２】

【従来の技術】近年、コンピュータアーキテクチャの進
歩に伴い、コンピュータの性能は飛躍的に向上してい
る。特に、半導体技術の発展により、コンピュータのＣ
ＰＵとして使用されるマイクロプロセッサの性能向上は
目覚ましく、その性能は年々向上している。

【０００３】最近のＣＰＵにおいては、命令実行処理の
効率を高めるために、命令パイプライン方式が採用され
ているのが普通である。命令パイプライン方式は、命令
の実行を命令フェッチサイクル、デコードサイクル、実
行サイクル、データ書き込みサイクル等の段階に分け、
複数の命令をそれぞれ段階的にオーバーラップして実行
する方式である。この方式では、ある命令の実行完了を
待たずに後続する命令のフェッチを行うために、命令の
先取り処理が行なわれる。命令先取り処理は、将来実行
が予想される命令のフェッチを、前の命令のデコードや
実行と並行して予め行なうものである。

【０００４】このようにＣＰＵが複数命令をパイプライ
ンで並行処理するためには、主記憶からの命令読み出
し、および主記憶に対するデータ読み出し／書き込みを
高速に実行することが要求される。

【０００５】そこで、最近のマイクロプロセッサには、
データキャッシュの他に、それと独立してアクセス可能
な命令キャッシュが設けられている。命令キャッシュは
命令語専用のキャッシュメモリである。このように命令
キャッシュとデータキャッシュを別個にすることによ
り、命令およびデータの双方を同時に高速アクセスする
ことが可能となる。

【０００６】このようなマイクロプロセッサをＣＰＵと
して使用した場合においては、命令キャッシュのアクセ
スは次のように行なわれる。

【０００７】すなわち、ＣＰＵは、命令フェッチアドレ
スを順次更新して、アドレス順に連続して格納された命
令群を命令キャッシュから１個づつシリアルに読み出
す。通常は、ＣＰＵによる命令の実行順序は命令キャッ
シュ内の命令の格納順に一致するので、命令キャッシュ
からの命令の先読みを効率良く行うことができる。

【０００８】しかしながら、ＣＰＵによって分岐命令が
実行されるときは、次のような問題が発生する。

【０００９】すなわち、分岐命令、特に条件分岐命令の
場合は、その分岐命令が実行されまでその分岐先アドレ
スが確定しない。このため、分岐命令実行前にその分岐
先の命令をフェッチすることができず、分岐先命令のフ
ェッチが遅れる。このような分岐先命令のフェッチの遅
れは、ＣＰＵの性能低下を引き起こす大きな原因とな
る。

【００１０】従来では、このような分岐命令を原因とす
るＣＰＵの性能低下を改善するための手法としては、分
岐予測と呼ばれる投機的手法が用いられていた。

【００１１】分岐予測は、条件分岐命令のコンディショ
ンコードの確定とチェックの結果を待たずして、分岐す
るかしないかをハードウェアが予測して、分岐成立と判
断した場合にはアドレス順に連続した命令ではなく分岐
先の命令を命令キャッシュから読み込む方法である。こ
の分岐予測の方法を使用した場合には、予測が成功すれ
ば分岐先の命令を命令キャッシュから高速に読み込む事
ができ、分岐先命令のフェッチの遅れによるペナルティ
を無くす事ができる。

【００１２】しかし、たとえ分岐予測が成功しても、キ
ャッシュミスが発生するとＣＰＵによる命令実行は長い
間またされることになる。

【００１３】つまり、ＣＰＵが分岐命令を実行する段階
になるまではその分岐先アドレスが決定されないので、
命令キャッシュの検索は分岐命令の実行時まで行われな
い。このため、もしその分岐先アドレスがキャッシュミ
スの場合は、その時点で初めてキャッシュリフィルが開
始されることになる。ここで、キャッシュリフィルと
は、主記憶からのデータ転送によって命令キャッシュの
内容を入れ替える操作のことである。

【００１４】一般に、主記憶アクセスには比較的多くの
時間を要する。このため、キャッシュミスが発生すると
分岐先命令をフェッチするために多くの時間を要し、そ
の間ＣＰＵはフェッチステージのまま待機されることに
なる。

【００１５】また、また従来の分岐予測は、分岐先バッ
ファと呼ばれる連想メモリを含む大規模で複雑なハード
ウェアを必要し、またそのハードウェア制御がたいへん
複雑となる欠点もあった。

【００１６】

【発明が解決しようとする課題】従来では、ＣＰＵが分
岐命令をフェッチする段階になって初めて分岐先アドレ
スを導出することが可能になり、その分岐先アドレスが
キャッシュミスの場合はその時点で初めてキャッシュリ
フィルが開始される。このため、ＣＰＵが分岐先命令を
フェッチするまでに要する長い時間ＣＰＵがフェッチス
テージのまま待機されてしまい、これによってＣＰＵ性
能が著しく低下される欠点があった。また、分岐予測の
ために分岐バッファを含む大規模で複雑なハードウェア
が必要となり、そのハードウェア制御が繁雑になる欠点
もあった。

【００１７】この発明はこのような点に鑑みてなされた
もので、命令キャッシュのタグメモリの情報を利用する
ことによって分岐先アドレスの決定処理およびキャッシ
ュリフィル処理を分岐命令の実行に先立って開始できる
ようにし、ＣＰＵ性能の向上を実現できるキャッシュシ
ステムを提供することを目的とする。

【００１８】

【課題を解決するための手段および作用】この発明は、
主記憶上の異なるブロックの命令群をそれぞれ格納する
複数のキャッシュラインを有する命令メモリと、この命
令メモリのキャッシュラインに格納されている命令群の
ブロックアドレスをそれぞれ格納する複数のエントリを
有するタグメモリとを備えたキャッシュシステムにおい
て、ＣＰＵによる分岐命令の実行に応答して、その分岐
命令によって指定される分岐先アドレスを、その分岐命
令が格納されている前記命令メモリのキャッシュライン
に対応する前記タグメモリのエントリに登録する手段
と、前記ＣＰＵによる前記命令メモリからの命令のフェ
ッチに応答して、そのフェッチされる命令が格納されて
いるキャッシュラインに対応する前記タグメモリのエン
トリに登録されている分岐先アドレスの命令についてキ
ャッシュヒット／キャッシュミスを判定し、キャッシュ
ミスの時に前記タグメモリのエントリに登録されている
分岐先アドレスの命令を含む命令群を前記主記憶から読
み出して前記命令メモリに格納する分岐先命令先取り手
段とを具備することを特徴とする。

【００１９】このキャッシュシステムにおいては、キャ
ッシュライン内の分岐命令の実行時に、そのキャッシュ
ラインのタグエントリに分岐先アドレスが登録される。
そして、そのキャッシャラインの命令が再びフェッチさ
れる段階になると、そのキャッシュラインのタグエント
リに登録されいてる分岐先アドレスが検査される。この
場合、キャッシュミスならば、前述の分岐命令の実行に
先立って、その分岐先アドレスの命令を含む命令群が命
令メモリに格納される。したがって、分岐先アドレスの
決定処理およびキャッシュリフィル処理を分岐命令の実
行に先立って開始できるようになり、ＣＰＵ性能の向上
を実現できる。

【００２０】

【実施例】以下、図面を参照してこの発明の実施例を説
明する。まず、図１を参照して、この発明のキャッシュ
メモリシステムを内蔵したマイクロプロセッサの全体構
成を説明する。

【００２１】このマイクロプロセッサ１００はＲＩＳＣ
型プロセッサであり、このマイクロプロセッサ１００に
は、ＣＰＵコアユニット２００、命令キャッシュ３０
０、データキャッシュ４００、およびレジスタファイル
５００などが設けられている。

【００２２】命令キャッシュ３００は、ＣＰＵコアユニ
ット２００によって実行される命令群の一部を記憶する
ためのものであり、ｎ＋１個のキャッシュラインを有し
ている。これらキャッシュラインは、ＣＰＵコアユニッ
ト２００からの命令アドレスによって検索される。この
命令キャッシュ３００には、図示のように、タグメモリ
３０１および命令メモリ３０２が設けられている。

【００２３】タグメモリ３０１は、命令メモリ３０２が
保持する命令が主記憶３０のどのアドレスに対応するも
のであるかを示すディレクトリ記憶として利用される。
このタグメモリ３０１は、命令メモリ３０２のキャッシ
ュライン０〜ｎと等しい数のｎ＋１個のタグエントリ０
〜ｎを有している。この場合、１つのキャッシュライン
と１つのタグエントリは、ＣＰＵコアユニット２００に
よって同時にアクセスされる。

【００２４】タグメモリ３０１において、各タグエント
リには、バリッドビットＶ、上位ビットアドレスＣＡ、
ネクストアドレス有効ビットＮＶ、ネクスト命令アドレ
スフィールドＮＣＡ、ネクストアドレス予測命令アドレ
スフィールドＮＡＦが登録される。

【００２５】タグエントリから読み出されるバリッドビ
ットＶおよび上位ビットアドレスＣＡは、ＣＰＵコアユ
ニット２００によって現在アクセスされているキャッシ
ュラインのデイレクトリ情報として利用される。この場
合、バリッドビットＶは、現在アクセスされているキャ
ッシュラインに格納されている８個の命令（命令１〜命
令８）が有効か否かを示す。また、上位ビットアドレス
ＣＡは、現在アクセスされているキャッシュラインに格
納されている８個の命令（命令１〜命令８）が主記憶３
０のどのブロックの命令群であるかを示すブロックアド
レスである。これらバリッドビットＶおよび上位ビット
アドレスＣＡの値は、キャッシュヒット／キャッシュミ
スの判定に利用される。

【００２６】ネクストアドレス有効ビットＮＶ、ネクス
ト命令アドレスフィールドＮＣＡ、およびネクストアド
レス予測命令アドレスフィールドＮＡＦは、このキャッ
シュメモリシステムにおいて分岐先命令のフェッチに要
するストール時間を短縮するためにタグメモリ３０１に
新たに追加された情報である。

【００２７】ネクストアドレス有効ビットＮＶは、ネク
スト命令アドレスフィールドＮＣＡによって指定される
次にアクセスされるべき分岐先アドレスが有効か否かを
示す。ネクスト命令アドレスフィールドＮＣＡは、次に
アクセスされるべき分岐先アドレス、すなわち、現在ア
クセスされているキャッシュラインに存在する分岐命令
によって指定される分岐先アドレスを示す。ネクストア
ドレス有効ビットＮＶおよびネクスト命令アドレスフィ
ールドＮＣＡの値は、先行キャッシュリフィルを実行す
るために利用される。ここで、先行キャッシュリフィル
とは、現在アクセスされているキャッシュラインに存在
する分岐命令が実行される前にその分岐先アドレスの命
令を含む命令ブロックを命令メモリ３００に格納すると
いう分岐先命令の先取り操作をいう。

【００２８】ネクストアドレス予測命令アドレスフィー
ルドＮＡＦは、現在アクセスされているキャッシュライ
ンに存在する分岐命令のオフセットアドレスを特定する
ために必要な情報であり、これは、ネクスト命令アドレ
スフィールドＮＣＡを用いた先行キャッシュリフィルを
許可／禁止するために利用される。この場合、ネクスト
アドレス予測命令アドレスフィールドＮＡＦによって指
定される分岐命令のアドレスよりも現在アクセスされて
いる命令アドレスの値が小さいならば先行キャッシュリ
フィルは実行許可され、大きいならばその実行は禁止さ
れる。

【００２９】通常、現在アクセスされているキャッシュ
ラインに存在する命令群はアドレス順に逐次実行され
る。このため、ネクストアドレス予測命令アドレスフィ
ールドＮＡＦを用いた先行キャッシュリフィルの実行許
可／禁止操作により、現在アクセスされているキャッシ
ュラインに存在する分岐命令が後に実行される場合にだ
けリフィルが許可され、無駄なリフィル操作の実行は防
止される。

【００３０】これらネクストアドレス有効ビットＮＶお
よびネクスト命令アドレスフィールドＮＣＡを用いた先
行キャッシュリフィル操作、およびネクストアドレス予
測命令アドレスフィールドＮＡＦを用いた先行キャッシ
ュリフィル操作の許可／禁止操作は、この発明の特徴と
する部分であり、その操作手順の詳細については図４以
降で説明する。

【００３１】ＣＰＵコアユニット２００は、命令キャッ
シュ３００、データキャッシュ４００およびレジスタフ
ァイル５００を除くマイクロプロセッサ１００内のほと
んど全てのユニットを総称して示すものであり、それぞ
れ独立動作可能な命令フェッチユニット２０１、命令デ
コードユニット２０２、命令実行ユニット２０３、およ
びデータ書き込みユニット２０４を含んでいる。これら
ユニットは、命令フェッチステージ（Ｆ）、デコードス
テージ（Ｄ）、実行ステージ（Ｅ）、およびデータ書き
込みステージ（Ｗ）から構成される４段のパイプライン
を構成する。

【００３２】命令フェッチユニット２０１による命令フ
ェッチステージ（Ｆ）では、通常は、アドレス順に連続
した命令群を順次フェッチするために、命令キャッシュ
３００の検索が行われる。すなわち、命令フェッチユニ
ットからは命令フェッチアドレスが出力され、それが命
令キャッシュ３００に供給される。命令キャッシュ３０
０にヒットした場合は、命令フェッチアドレスによって
指定された命令が命令キャッシュ３００から読み出さ
れ、それが命令フェッチユニット２０１に供給される。
命令キャッシュ３００に命令が無い（ミス）場合は、命
令キャッシュ３００の更新シーケンスであるキャッシュ
リフィルが行われ、更新が終了するまで命令フェッチス
テージの状態が続く。キャッシュリフィルにおいては、
メモリバス３１を介して主記憶３０から命令キャッシュ
３００に新たな命令群がバースト転送される。

【００３３】また、命令フェッチユニット２０１は、命
令をフェッチした際、その命令のアドレスをラッチして
保持している。そして、その命令が分岐命令であること
がデコードステージにて検出されると、命令フェッチユ
ニット２０１は、ラッチされているアドレスを出力す
る。従って、分岐命令実行時には、命令フェッチユニッ
ト２０１は、ラッチしているアドレスを実行中の分岐命
令のアドレスとして出力すると共に、分岐先アドレスを
命令フェッチアドレスとして出力する。

【００３４】命令デコードユニット２０２による命令デ
コードステージ（Ｄ）では、フェッチされた命令がデコ
ードされ、分岐命令の分岐先アドレスの算出や、Ｌｏａ
ｄ／Ｓｔｏｒｅ命令のオペランドアドレスの算出等が行
われる。

【００３５】命令実行ステージ（Ｅ）では、命令で指定
される各種演算が行われる。また、Ｌｏａｄ／Ｓｔｏｒ
ｅ命令ではデータキャッシュ４００の検索が行われる。
データ書き込みユニット２０４によるデータ書き込みス
テージ（Ｗ）では、演算結果やＬｏａｄ命令のオペラン
ドがレジスタファイル５００に格納される。

【００３６】次に、図２および図３を参照して、命令キ
ャッシュ３００の具体的な構成を説明する。

【００３７】図２には、タグメモリ３０１と命令メモリ
３０２の関係が示されている。ここでは、命令メモリ３
０２は４Ｋバイトのサイズを持つ１ウェイ構成のメモリ
とし、１キャッシュラインのサイズが３２バイト（８ワ
ード）である場合を想定する。この場合、１命令が４バ
イトであると仮定すると、１キャッシュラインには、前
述したように、アドレス順に連続した８個の命令（命令
０〜命令７）が格納される。また、命令メモリ３０２に
含まれる総キャッシュライン数は１２８である。

【００３８】キャッシュライン０の８個の命令（命令０
〜命令７）に関する情報は、タグエントリ０によって管
理される。同様に、キャッシュライン１，２，…１２７
に関する情報は、タグエントリ１，２，…１２７によっ
て管理される。

【００３９】タグエントリ０，１，２，…１２７の各々
には、前述したように、バリッドビットＶ、上位ビット
アドレスＣＡ、ネクストアドレス有効ビットＮＶ、ネク
スト命令アドレスフィールドＮＣＡ、ネクストアドレス
予測命令アドレスフィールドＮＡＦが登録される。

【００４０】図３には、命令キャッシュ３００の具体的
な回路構成が示されている。

【００４１】命令キャッシュ３００には、前述したタグ
メモリ３０１および命令メモリ３０２に加え、キャッシ
ュコントロールユニット３０３、ヒット検出回路３０
４、セレクタ３０５〜３０７、減算器３０８が設けられ
ている。

【００４２】タグメモリ３０１において、バリッドビッ
トＶ、上位ビットアドレスＣＡ、ネクストアドレス有効
ビットＮＶ、ネクスト命令アドレスフィールドＮＣＡ、
ネクストアドレス予測命令アドレスフィールドＮＡＦ
は、それぞれ１ビット、２０ビット、３２ビット、２ビ
ットのサイズを持つ。ネクストアドレス有効ビットＮ
Ｖ、ネクスト命令アドレスフィールドＮＣＡ、ネクスト
アドレス予測命令アドレスフィールドＮＡＦのセット
は、分岐命令実行時に、キャッシュコントロールユニッ
ト３０３によって実行される。

【００４３】タグメモリ３０１のデータ入力ポートは、
命令フェッチユニット２０１およびキャッシュコントロ
ールユニット３０３に接続されている。命令フェッチユ
ニット２０１からデータ入力ポートに供給される命令フ
ェッチアドレス（３１：０）の上位２０ビット（３１：
１２）は、上位ビットアドレスＣＡとしてタグメモリ３
０１に登録される。また、分岐命令を実行した時に命令
フェッチユニット２０１からデータ入力ポートに供給さ
れる命令フェッチアドレス（３１：０）はその分岐命令
の分岐先アドレスであり、この分岐先アドレス（３１：
０）は、ネクスト命令アドレスフィールドＮＣＡとして
タグメモリ３０１に登録される。さらに、命令フェッチ
ユニット２０１からデータ入力ポートに供給される実行
中の分岐命令のアドレス（３１：０）の下位２ビット
（４：２）は、ネクストアドレス予測命令アドレスフィ
ールドＮＡＦとしてタグメモリ３０１に登録される。こ
こで、命令フェッチユニット２０１から出力される実行
中の分岐命令のアドレス（３１：０）としては、前述し
たように、命令フェッチユニット２０１のラッチ出力が
利用される。

【００４４】タグメモリ３０１のアドレス入力ポートに
は、命令フェッチユニット２０１から供給される命令フ
ェッチアドレスの中位７ビット（１１：５）、実行中の
分岐命令のアドレス（３１：０）の中位７ビット（１
１：５）、またはネクスト命令アドレスフィールドＮＣ
Ａの中位７ビット（１１：５）がタグアドレスとして供
給される。これらタグアドレスは、セレクタ３０７によ
って選択される。アドレス入力ポートに供給される７ビ
ットのタグアドレスにより、タグメモリ３０１がアドレ
ッシングされ、タグエントリ０〜１２７の１つが選択さ
れる。選択されたタグエントリに格納されている情報
は、タグメモリ３０１のデータ出力ポートから読み出さ
れる。

【００４５】データ出力ポートから読み出されたバリッ
ドビットＶおよびネクストアドレス有効ビットＮＶは、
キャッシュコントロールユニット３０３に直接送られ
る。データ出力ポートから読み出された上位ビットアド
レスＣＡはヒット検出回路３０４に送られ、またネクス
ト命令アドレスフィールドＮＣＡはセレクタ３０５〜３
０７それぞれの一方の入力に供給される。データ出力ポ
ートから読み出されたネクストアドレス予測命令アドレ
スフィールドＮＡＦは、減算器３０８の第１入力に供給
される。

【００４６】命令メモリ３０２の命令入力ポートは、キ
ャッシュコントロールユニット３０３に接続されてい
る。キャッシュリフィル時には、キャッシュコントロー
ルユニット３０３によって主記憶３０から読み出された
８個の命令が命令メモリ３０２に順次格納される。

【００４７】命令メモリ３０２のアドレス入力ポートに
は、命令フェッチユニット２０１からの命令アドレスの
中位１０ビット（１１：２）のタグアドレスが供給され
る。このタグアドレスの上位７ビット（１１：５）はキ
ャッシュエントリ０〜１２７の１つを選択するために使
用され、下位２ビットは選択されたキャッシュエントリ
に格納されている８個の命令の１を選択するために使用
される。

【００４８】命令メモリ３０２の命令出力ポートは、命
令フェッチユニット２０１に接続されている。この命令
出力ポートからは、命令アドレスの中位１０ビット（１
１：２）によって選択された命令が読み出される。

【００４９】キャッシュコントロールユニット３０３
は、ヒット検出回路３０４、セレクタ３０５〜３０７、
減算器３０８を用いて、タグメモリ３０１および命令メ
モリ３０３のアクセス制御する。

【００５０】キャッシュコントロールユニット３０３
は、タグメモリ３０１にバリッドビットＶ、上位ビット
アドレスＣＡ、ネクストアドレス有効ビットＮＶ、ネク
スト命令アドレスフィールドＮＣＡ、およびネクストア
ドレス予測命令アドレスフィールドＮＡＦを登録する。
この場合、バリッドビットＶおよび上位ビットアドレス
ＣＡの登録は、キャッシュフィル時およびリアイル時に
行われる。一方、ネクストアドレス有効ビットＮＶ、ネ
クスト命令アドレスフィールドＮＣＡ、およびネクスト
アドレス予測命令アドレスフィールドＮＡＦの登録処理
は、命令実行ユニット２０３から出力される分岐命令実
行信号に応答して実行される。

【００５１】また、キャッシュコントロールユニット３
０３は、キャッシュミス時のキャッシュフィル／リフィ
ル操作、およびネクスト命令アドレスフィールドＮＣＡ
によって指定され分岐先命令を含む命令群の先行リフィ
ル操作を行う。

【００５２】次に、図４のフローチャートを参照して、
タグメモリ３０１へのネクストアドレス有効ビットＮ
Ｖ、ネクスト命令アドレスフィールドＮＣＡ、およびネ
クストアドレス予測命令アドレスフィールドＮＡＦの登
録動作を説明する。

【００５３】キャッシュコントロールユニット３０３
は、分岐命令実行信号を監視しており、分岐命令実行信
号の発生の有無により、実行されている命令が分岐命令
であるか否かを判断する（ステップＳ１１）。

【００５４】実行中の命令が分岐命令ならば、キャッシ
ュコントロールユニット３０３は、その時にＣＰＵコア
ユニット２００の命令フェッチユニット２０１から出力
されている実行中の分岐命令のアドレス（３１：０）の
中位ビット（１１：５）からなるタグアドレスをセレク
タ３０７に選択させ、それによってタグメモリ３０１を
アドレッシングする。そして、キャッシュコントロール
ユニット３０３は、分岐命令のアドレス（３１：０）の
上位ビットアドレス（３１：１２）をセレクタ３０６に
選択させ、それとタグメモリ３０１から出力される上位
ビットアドレスＣＡとをヒット検出回路３０４に比較さ
せる（ステップＳ１２）。

【００５５】次いで、キャッシュコントロールユニット
３０３は、ヒット検出回路３０４からの比較結果を示す
ヒット信号とタグメモリ３０１から出力されるバリッド
ビットＶを調べ、実行中の分岐命令についてのキャッシ
ュヒット／キャッシュミスを判定する（ステップＳ１
３）。この場合、比較結果が一致し且つバリッドビット
Ｖ＝“１”（有効）であれば、キャッシュヒットである
と判定される。

【００５６】キャッシュヒットの場合には、キャッシュ
コントロールユニット３０３は、実行中の分岐命令のア
ドレスによって選択されているタグエントリに、ネクス
トアドレス有効ビットＮＶ、ネクスト命令アドレスフィ
ールドＮＣＡ、およびネクストアドレス予測命令アドレ
スフィールドＮＡＦをセットする（ステップＳ１４）。

【００５７】この場合、ネクストアドレス有効ビットＮ
Ｖは有効を示す“１”にセットされ、ネクスト命令アド
レスフィールドＮＣＡはその時に命令フェッチユニット
から出力されている命令フェッチアドレス、つまり実行
中の分岐命令によって指定される分岐先アドレス（３
１：０）にセットされ、ネクストアドレス予測命令アド
レスフィールドＮＡＦは実行中の分岐命令のアドレス
（３１：０）の下位２ビット（４：２）からなるエント
リ内オフセットアドレスにセットされる。

【００５８】このように、分岐命令の実行時において
は、その分岐命令が格納されているキャッシュラインに
対応するタグエントリに、その分岐先アドレスを示すネ
クスト命令アドレスフィールドＮＣＡとその分岐命令の
エントリ内オフセットアドレスがセットされる。 次
に、図５のフローチャートを参照して、ネクストアドレ
ス有効ビットＮＶ、ネクスト命令アドレスフィールドＮ
ＣＡ、およびネクストアドレス予測命令アドレスフィー
ルドＮＡＦを用いた先行キャッシュリフィル操作を説明
する。

【００５９】命令フェッチステージにおいて、キャッシ
ュコントロールユニット３０３は、その時にＣＰＵコア
ユニット２００の命令フェッチユニット２０１から出力
されている命令フェッチアドレス（３１：０）の中位ビ
ット（１１：５）からなるタグアドレスをセレクタ３０
７に選択させ、それによってタグメモリ３０１をアドレ
ッシングする。そして、キャッシュコントロールユニッ
ト３０３は、命令フェッチアドレス（３１：０）の上位
ビットアドレス（３１：１２）をセレクタ３０６に選択
させ、それとタグメモリ３０１から出力される上位ビッ
トアドレスＣＡとをヒット検出回路３０４に比較させる
（ステップＳ２１）。

【００６０】次いで、キャッシュコントロールユニット
３０３は、ヒット検出回路３０４からの比較結果を示す
ヒット信号とタグメモリ３０１から出力されるバリッド
ビットＶを調べ、実行中の分岐命令についてのキャッシ
ュヒット／キャッシュミスを判定する（ステップＳ２
２）。この場合、比較結果が一致し且つバリッドビット
Ｖ＝“１”（有効）であればキャッシュヒットであると
判定され、一方、比較結果が不一致か、またはバリッド
ビットＶ＝“０”ならばキャッシュミスであると判定さ
れる。

【００６１】キャッシュヒットの場合には、キャッシュ
コントロールユニット３０３は、まず、その時にタグメ
モリ３０１から読み出されるネクストアドレス予測命令
アドレスフィールドＮＡＦの値が命令フェッチアドレス
（３１：０）の下位２ビット（４：２）の値以上か否
か、およびネクストアドレス有効ビットＮＶ＝“１”か
否かを調べる（ステップＳ２３）。

【００６２】この場合、ネクストアドレス予測命令アド
レスフィールドＮＡＦの値が命令フェッチアドレス（３
１：０）の下位２ビット（４：２）の値以上か否かの判
定は、、減算回路３０８からの減算結果信号に基づいて
行われる。

【００６３】ネクストアドレス有効ビットＮＶ＝
“１”、且つネクストアドレス予測命令アドレスフィー
ルドＮＡＦの値が命令フェッチアドレス（３１：０）の
下位２ビット（４：２）の値以上の場合には、キャッシ
ュコントロールユニット３０３は、その時にタグメモリ
３０１から読み出されているネクスト命令アドレスフィ
ールドＮＣＡの中位ビット（１１：５）からなるタグア
ドレスをセレクタ３０７に選択させ、それによってタグ
メモリ３０１をアドレッシングする。そして、キャッシ
ュコントロールユニット３０３は、前述のネクスト命令
アドレスフィールドＮＣＡ（３１：０）の上位ビットア
ドレス（３１：１２）をセレクタ３０６に選択させ、そ
の選択したネクスト命令アドレスフィールドＮＣＡと、
新たにアドレッシングされたタグメモリ３０１から出力
される上位ビットアドレスＣＡとをヒット検出回路３０
４に比較させる（ステップＳ２４）。

【００６４】次いで、キャッシュコントロールユニット
３０３は、ヒット検出回路３０４からの比較結果を示す
ヒット信号とタグメモリ３０１から出力されるバリッド
ビットＶを調べ、ネクスト命令アドレスフィールドＮＣ
Ａによって指定される分岐先命令についてのキャッシュ
ヒット／キャッシュミスを判定する（ステップＳ２
５）。この場合、比較結果が一致し且つバリッドビット
Ｖ＝“１”（有効）であればキャッシュヒットであると
判定され、一方、比較結果が不一致か、またはバリッド
ビットＶ＝“０”ならばキャッシュミスであると判定さ
れる。

【００６５】キャッシュミスの場合には、キャッシュコ
ントロールユニット３０３は、ネクスト命令アドレスフ
ィールドＮＣＡによって指定される分岐命令を含むブロ
ックを主記憶３０から命令メモリ３０２に転送する先行
キャッシュリフィル操作を行う（ステップＳ２６）。

【００６６】このように、先行キャッシュリフィル操作
は、命令フェッチステージにおいてアクセスされたキャ
ッシュラインに命令フェッチアドレス以上のアドレス値
を持つ分岐命令が格納されており、且つその分岐先命令
が命令キャッシュに存在しないことを条件に実行され
る。

【００６７】次に、図６を参照して、具体的な命令実行
シーケンスを例にとって命令キャッシュ３００の動作を
説明する。

【００６８】ここでは、アドレス００００１００４番地
から００００１０２４番地までのシーケンスが１６進で
００００１０００回繰り返され、そのループの中で００
００１０８０番地のサブルーチンが呼び出される場合を
例示して説明する。

【００６９】以下、命令キャッシュ３００が空の状態か
ら図５のプログラムを実行する場合を考える。

【００７０】まず、００００１０００番地を指定する命
令フェッチアドレスが命令フェッチユニット２０１から
出力される。この時命令キャッシュ３００が空であるの
で、キャッシュミスが発生する。このキャッシュミスに
応答して、キャッシュコントローラ３０３は、アドレス
００００１０００からアドレス００００１０１ｃまでの
主記憶３０上のブロックに存在する８個の命令を命令メ
モリ３０２のキャッシュライン０にリフィルする。その
後順次命令が実行され、００００１０１０番地の分岐命
令（ｃａｌｌ ０×１０８０）によって、００００１０
８０番地へ分岐する。この分岐命令実行の際、キャッシ
ュコントローラ３０３は、タグメモリ３０１のタグエン
トリ０に以下の情報を書き込む。

【００７１】ＮＶ＝１（有効） ＮＣＡ＝００００１０８０ ＮＡＦ＝４ ＮＡＦに書き込まれる値４は分岐命令（ｃａｌｌ）がキ
ャッシュライン０の４番目の命令であることを示す。

【００７２】ｃａｌｌ命令によって００００１０８０番
地へ分岐すると、キャッシュミスが発生する。このキャ
ッシュミスに応答して、キャッシュコントローラ３０３
は、アドレス００００１０８０からアドレス００００１
０９ｃまでの主記憶３０上のブロックに存在する８個の
命令を命令メモリ３０２のキャッシュライン３にフィル
する。その後、サブルーチンの命令群が順次実行され、
００００１０９４番地のｒｅｔｕｒｎ命令によって、０
０００１０１４番地へ復帰する。この時、ｒｅｔｕｒｎ
命令を含む命令メモリ３０２のキャッシュライン３に対
応するタグメモリ３０１のタグエントリ３には、以下の
情報が書き込まれる。

【００７３】ＮＶ＝１（有効） ＮＣＡ＝００００１０１４ ＮＡＦ＝５ ｒｅｔｕｒｎ命令によって００００１０１４番地へ戻る
と、その時の命令フェッチはキャッシュヒットするが、
命令実行が進み００００１０２０番地の命令をフェッチ
する時にキャッシュミスが発生する。このキャッシュミ
スに応答して、キャッシュコントローラ３０３は、アド
レス００００１０２０からアドレス００００１０３ｃま
での主記憶３０上のブロックに存在する８個の命令を命
令メモリ３０２のキャッシュライン１にフィルする。

【００７４】その後、００００１０２４番地の分岐命令
（ｂｌ：ｂｒａｎｃｈ ｉｆ ｌｅｓｓ）の実行で０×
１００４番地へ分岐する。その際、分岐命令（ｂｌ）を
含む命令メモリ３０２のキャッシュライン１に対応する
タグメモリ３０１のタグエントリ１の内容は以下のよう
にセットされる。

【００７５】ＮＶ＝１（有効） ＮＣＡ＝００００１００４ ＮＡＦ＝１ 分岐命令（ｂｌ）の実行によって００００１００４番地
に戻ると、その時の命令フェッチはキャッシュヒットす
る。この時、タグメモリのタグエントリ０のＮＶ，ＮＣ
Ａ，ＮＡＦがキャッシュコントローラ３０３によって検
査され、ＮＶ＝１ ＮＣＡ＝００００１０８０ ＮＡＦ＝４ であることがわかる。

【００７６】ここでは、フェッチされる命令のアドレス
００００１００４のオフセットアドレス（エントリ番
号）は２である。したがって、そのフェッチされる命令
は、キャッシュライン０に含まれる分岐命令（ｃａｌ
ｌ）のオフセットアドレス以前の命令である。また、Ｎ
Ｖも１であるので、これら条件からネクストアドレスの
先行キャッシュリフィルが有効であると判断される。

【００７７】この後、キャッシュコントローラ３０３
は、ＮＣＡによって指定される分岐先アドレス００００
１０８０の命令がキャッシュヒットするかどうかを検査
する。この例ではヒットするため先行リフィルは実行さ
れないが、より複雑なプログラムの場合や、タスクスイ
ッチなどによって途中で割り込み処理が発生して、キャ
ッシュの状態が変化した場合などには、例えばＶ＝０と
なることによりキャッシュミスが発生し、先行リフィル
が起動される。この場合、分岐命令（ｃａｌｌ）のフェ
ッチよりも前に、分岐命令（ｃａｌｌ）の分岐先命令を
含む命令群のリフィルが開始される。図６のシーケンス
を実行した場合の命令キャッシュ３００の内容は、図７
の通りである。

【００７８】図８には、従来のプロセッサと本発明の命
令キャッシュ３００を備えたプロセッサの分岐命令処理
における動作タイミングが対比して示されている。

【００７９】ここでは、１０１ｃ番地から連続的に命令
フェッチし、１０３０番地にある分岐命令を実行して、
２０００番地に分岐するシーケンスを考える。また、１
０３０番地の分岐命令は命令メモリのキャッシュライン
０の５番目の命令であると仮定する。

【００８０】また、ここでは、分岐予測機構は使用しな
いものとし、分岐命令のデコード（Ｄ）サイクルで分岐
先アドレスを計算し、次のサイクルから分岐先フェッチ
が始まるものとする。さらに、分岐先の２０００番地は
キャッシュミスを起こし、そのキャッシュリフィルサイ
クルには７サイクル要するとする。

【００８１】従来のプロセッサでは、サイクル５におい
て１０３０番地の分岐命令がフェッチされ、サイクル６
でデコードされると同時に分岐先アドレスが計算されサ
イクル７から分岐先アドレス（２０００）の命令フェッ
チが開始される。分岐先命令はキャッシュミスを起こ
し、サイクル１３でリフィルが完了する。このため、分
岐先命令のデコードはサイクル１４から開始される。

【００８２】このように、分岐先アドレスを計算してか
らキャッシュリフィルを行なう場合には、リフィル時間
の間、プロセッサによる命令実行は中断される。

【００８３】一方、この発明の命令キャッシュ３００を
使用した場合には、キャッシュラインの境界である１０
２０番地の命令をフェッチした時点で、そのキャッシュ
タグ内のＮＶ、ＮＣＡ、ＮＡＦが検査される。ＮＶが
“１”で、命令フェッチアドレスのライン内オフセット
アドレスがＮＡＦと等しいか小さい場合は、サイクル２
からＮＣＡ（＝２０００番地）を含む命令群の先行リフ
ィルが開始される。リフィルはサイクル８で終了し、２
０００番地の分岐先命令はヒット状態となる。

【００８４】先行リフィルの期間もプロセッサによる命
令実行は継続して実行され、サイクル５で分岐命令をフ
ェッチし、サイクル６で分岐先アドレスを計算し、サイ
クル７で２０００番地の命令フェッチを開始する。この
時点では、先行して行われていた２０００番地のリフィ
ルはまだ実行中であるので、このフェッチ処理はサイク
ル８まで待たされ、サイクル８の終わりで命令がフェッ
チされる。この結果、サイクル９から分岐先命令のデコ
ードが開始できる。

【００８５】リフィル操作では、８命令分のバースト転
送によって主記憶３０から命令メモリ３０２に命令群が
読み込まれる。このため、もしサイクル７において分岐
先命令がすでに命令キャッシュ３０２に読み込まれてい
ればフェッチ動作をサイクル８まで待たせないようにす
ることも可能である。

【００８６】以上のように、この実施例においては、キ
ャッシュラインがアクセスされたときにそのタグメモリ
３０１のネクストアドレス有効ビットＮＶが１であれ
ば、そのキャッシュライン中に存在する分岐命令の分岐
先アドレスを即座に導くことができ、もし分岐先命令が
キャッシュに入っていない場合は即座にリフィルを起動
することができる。これにより分岐命令が実行される前
に分岐先のリフィルが可能となり、キャッシュミス時の
ストール時間を短縮することができる。またＣＰＵが実
際に分岐命令をフェッチしたときに、分岐先の命令がキ
ャッシュヒットであればその命令を分岐命令に続いてＣ
ＰＵに対して送ることで、ＣＰＵの分岐先アドレス計算
サイクルを省略することもできる。

【００８７】

【発明の効果】以上のようにこの本発明によれば、ＣＰ
Ｕの命令アクセスによって、あるキャッシュラインがア
クセスされたときにそのタグメモリのネクストアドレス
有効ビットが１であれば、そのキャッシュライン中に存
在する分岐命令の直前に実行したときに分岐先アドレス
を即座に導くことができ、もし分岐先命令がキャッシュ
に入っていない場合は即座にリフィルを起動することが
できる。これにより分岐命令が実行される前に分岐先の
リフィルが可能となり、キャッシュミス時のストール時
間を短縮することができる。またＣＰＵが実際に分岐命
令をフェッチしたときに、分岐先の命令がキャッシュヒ
ットであればその命令を分岐命令に続いてＣＰＵに対し
て送ることで、ＣＰＵの分岐先アドレス計算サイクルを
省略することができる。このようにこの発明によってＣ
ＰＵの分岐命令実行の高速化に多大な効果を奏すること
ができる。

【図面の簡単な説明】

【図１】この発明の一実施例に係わるキャッシュシステ
ムを内蔵したマイクロプロセッサの全体構成を示すブロ
ック図。

【図２】図１のキャッシュシステムに設けられている命
令キャッシュを構成するタグメモリと命令メモリの関係
を示す図。

【図３】図１のキャッシュシステムに設けられている命
令キャッシュの具体的な回路構成を示す図。

【図４】図１のキャッシュシステムにおけるタグ情報登
録動作を説明するためのフローチャート。

【図５】図１のキャッシュシステムにおける先行キャッ
シュリフィル動作を説明するためのフローチャート。

【図６】図１のキャッシュシステムの動作を具体的に説
明するための命令実行シーケンスの一例を示す図。

【図７】図７の命令実行シーケンスを実行した後のタグ
メモリの内容を示す図。

【図８】図１のプロセッサによる分岐命令処理における
動作タイミングを示す図。

【符号の説明】

３０…主記憶、１００…マイクロプロセッサ、２００…
ＣＰＵコアユニット、２０１…命令フェッチユニット、
２０２…命令デコードユニット、２０３…命令実行ユニ
ット、２０４…データ書き込みユニット、３００…命令
キャッシュ、３０１…タグメモリ、３０２…命令メモ
リ、３０３…キャッシュコントロールユニット、４００
…データキャッシュ、Ｖ…バリッドビット、ＣＡ…上位
ビットアドレス（ブロックアドレス）、ＮＶ…ネクスト
アドレス有効ビット、ＮＣＡ…ネクスト命令アドレスフ
ィールド、ＮＡＦ…ネクストアドレス予測命令アドレス
フィールド。

Claims (6)

【特許請求の範囲】
1. 【請求項１】 主記憶上の異なるブロックの命令群をそ
   れぞれ格納する複数のキャッシュラインを有する命令メ
   モリと、この命令メモリのキャッシュラインに格納され
   ている命令群のブロックアドレスをそれぞれ格納する複
   数のエントリを有するタグメモリとを有するキャッシュ
   システムにおいて、 ＣＰＵによる分岐命令の実行に応答して、その分岐命令
   によって指定される分岐先アドレスを、その分岐命令が
   格納されている前記命令メモリのキャッシュラインに対
   応する前記タグメモリのエントリに登録する手段と、 前記ＣＰＵによる前記命令メモリからの命令のフェッチ
   に応答して、そのフェッチされる命令が格納されている
   キャッシュラインに対応する前記タグメモリのエントリ
   に登録されている分岐先アドレスの命令についてキャッ
   シュヒット／キャッシュミスを判定し、キャッシュミス
   の時に前記タグメモリのエントリに登録されている分岐
   先アドレスの命令を含む命令群を前記主記憶から読み出
   して前記命令メモリに格納する分岐先命令先取り手段と
   を具備することを特徴とするキャッシュシステム。
2. 【請求項２】 前記ＣＰＵによる分岐命令の実行に応答
   して、その分岐命令が格納されている前記命令メモリの
   キャッシュライン内のエントリ番号を示すオフセットア
   ドレスを、前記キャッシュラインに対応する前記タグメ
   モリのエントリに登録する手段と、 前記ＣＰＵによる前記命令メモリからの命令のフェッチ
   に応答して、そのフェッチされる命令が格納されている
   キャッシュラインに対応する前記タグメモリのエントリ
   に登録されている前記オフセットアドレスを参照し、前
   記フェッチされた命令が前記分岐命令以前に実行される
   命令であるか否かを決定する手段と、 前記フェッチされた命令が前記分岐命令以前に実行され
   る命令であることが決定された時のみ、前記分岐先命令
   先取り手段による先取り処理の実行を許可する手段とを
   さらに具備することを特徴とする請求項１記載のキャッ
   シュシステム。
3. 【請求項３】 前記ＣＰＵによる分岐命令の実行に応答
   して、その分岐命令が格納されている前記命令メモリの
   キャッシュライン内のエントリ番号を示すオフセットア
   ドレスを、前記キャッシュラインに対応する前記タグメ
   モリのエントリに登録する手段と、 前記ＣＰＵによる前記命令メモリからの命令のフェッチ
   に応答して、そのフェッチされる命令が格納されている
   キャッシュラインに対応する前記タグメモリのエントリ
   に登録されている前記オフセットアドレスを参照し、前
   記フェッチされた命令が前記分岐命令であるか否かを決
   定する手段と、 前記フェッチされた命令が前記分岐命令であることが決
   定された時、前記タグメモリのエントリに登録されてい
   る分岐先アドレスによって指定される分岐先アドレスを
   前記分岐命令に後続させて前記ＣＰＵに転送する手段と
   をさらに具備することを特徴とする請求項１記載のキャ
   ッシュシステム。
4. 【請求項４】 主記憶上の異なるブロックの命令群をそ
   れぞれ格納する複数のキャッシュラインを有する命令メ
   モリと、この命令メモリの複数のキャッシュラインにそ
   れぞれ対応する複数のエントリを有するタグメモリとを
   有するにおいて、 前記タグメモリの各エントリは、 前記命令メモリの対応するキャッシュラインに格納され
   ている命令群のブロックアドレスを保持する第１フィー
   ルドと、 前記命令メモリの対応するキャッシュラインに格納され
   ている命令群が有効であることを示す有効ビットを保持
   する第２フィールドと、 前記命令メモリの対応するキャッシュラインに格納され
   ている命令群に含まれる分岐命令によって指定される分
   岐先アドレスを保持する第３フィールドと、 前記分岐先アドレスが有効であることを示す分岐先アド
   レス有効ビットを保持する第４フィールドと、 前記分岐命令が格納されている前記キャッシュライン内
   のエントリ番号を示すオフセットアドレスを保持する第
   ５フィールドとを含み、 ＣＰＵによる分岐命令の実行に応答して、その分岐命令
   によって指定される分岐先アドレスを、その分岐命令が
   格納されている前記命令メモリのキャッシュラインに対
   応する前記タグメモリのエントリの前記第３フィールド
   に登録する手段と、 前記ＣＰＵによる前記命令メモリからの命令のフェッチ
   に応答して、そのフェッチされる命令が格納されている
   キャッシュラインに対応する前記タグメモリのエントリ
   の前記第３フィールドに登録されている分岐先アドレス
   の命令についてキャッシュヒット／キャッシュミスを判
   定し、キャッシュミスの時に前記第３フィールドに登録
   されている分岐先アドレスの命令を含む命令群を前記主
   記憶から読み出して前記命令メモリに格納する分岐先命
   令先取り手段とを具備することを特徴とするキャッシュ
   システム。
5. 【請求項５】 前記ＣＰＵによる分岐命令の実行に応答
   して、前記分岐先アドレス有効ビットおよび前記分岐命
   令のオフセットアドレスを、前記分岐命令が格納されて
   いる前記命令メモリのキャッシュラインに対応する前記
   タグメモリのエントリの前記第４および第５フィールド
   にそれぞれ登録する手段と、 前記ＣＰＵによる前記命令メモリからの命令のフェッチ
   に応答して、そのフェッチされる命令が格納されている
   キャッシュラインに対応する前記タグメモリのエントリ
   の第４および第５フィールドを参照し、第３フィールド
   の分岐先アドレスが有効で且つ前記フェッチされた命令
   が前記分岐命令以前に実行される命令であるか否かを決
   定する手段と、 分岐先アドレスが有効で且つ前記フェッチされた命令が
   前記分岐命令以前に実行される命令であることが決定さ
   れた時、前記分岐先命令先取り手段による先取り処理の
   実行を許可する手段とをさらに具備することを特徴とす
   る請求項４記載のキャッシュシステム。
6. 【請求項６】 前記分岐先命令先取り手段は、 前記第３フィールドに登録されている分岐先アドレスの
   上位ビット部によって前記タグメモリをアドレッシング
   し、前記分岐先アドレスによって指定される前記タグメ
   モリのエントリの前記第１フィールドに登録されている
   ブロックアドレスと前記を読み出す手段と、 前記読み出されたブロックアドレスと前記分岐先アドレ
   スの上位ビット部とを比較し、その一致の有無に従って
   前記分岐先アドレスの命令についてのキャッシュヒット
   ／キャッシュミスを判定する手段と、 キャッシュミスが判定された時、前記第３フィールドに
   登録されている分岐先アドレスの命令を含む命令群を前
   記主記憶から読み出して前記命令メモリに格納する手段
   とを含むことを特徴とする請求項４記載のキャッシュシ
   ステム。