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JPH07201974A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Publication number
JPH07201974A
JPH07201974A JP5337537A JP33753793A JPH07201974A JP H07201974 A JPH07201974 A JP H07201974A JP 5337537 A JP5337537 A JP 5337537A JP 33753793 A JP33753793 A JP 33753793A JP H07201974 A JPH07201974 A JP H07201974A
Authority
JP
Japan
Prior art keywords
region
film
oxide film
threshold voltage
impurity concentration
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP5337537A
Other languages
English (en)
Inventor
Yoshimasa Ootsuki
悦理 大槻
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP5337537A priority Critical patent/JPH07201974A/ja
Priority to US08/321,900 priority patent/US5422301A/en
Priority to KR1019940027056A priority patent/KR0170457B1/ko
Priority to FR9412667A priority patent/FR2714525B1/fr
Priority to DE4440109A priority patent/DE4440109A1/de
Publication of JPH07201974A publication Critical patent/JPH07201974A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76202—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO
    • H01L21/76213—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose
    • H01L21/76216—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using a local oxidation of silicon, e.g. LOCOS, SWAMI, SILO introducing electrical inactive or active impurities in the local oxidation region, e.g. to alter LOCOS oxide growth characteristics or for additional isolation purpose introducing electrical active impurities in the local oxidation region for the sole purpose of creating channel stoppers
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    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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    • H10D84/0167—Manufacturing their channels
    • H—ELECTRICITY
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    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
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Abstract

(57)【要約】 【目的】 ＭＯＳＦＥＴを含む半導体装置の製造方法に
関し、チャネルストップ領域と閾値電圧制御領域を同一
のイオン注入工程によって作成することのできる半導体
装置の製造方法を提供する。 【構成】 半導体基板の素子形成領域上に耐酸化性膜を
形成する工程と、前記半導体基板の前記耐酸化性膜によ
って覆われていない領域を選択的に酸化して分離用酸化
膜を形成する工程と、前記分離用酸化膜および前記耐酸
化性膜を通して前記半導体基板に不純物を注入し、前記
素子形成領域表面に閾値電圧制御領域を、前記分離用酸
化膜下にチャネルストップ領域を形成する工程とを含
む。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体装置の製造方法
に関し、特にＭＯＳＦＥＴを含む半導体装置の製造方法
に関する。
【０００２】
【従来の技術】ＭＯＳＦＥＴは、通常１導電型の半導体
領域上にゲート酸化膜を介してゲート電極を形成し、ゲ
ート電極を挟んで逆導電型のソース／ドレイン領域を形
成して作成する。
【０００３】ゲート電極下の半導体領域（チャネル領
域）を反転させるのに必要なゲート電圧（閾値電圧）は
チャネル領域の不純物濃度に依存する。半導体領域全体
の不純物濃度を上げることなく、好適な閾値電圧を得る
ためには、チャネル領域となる部分に不純物を打ち込む
チャネルドーピングが行なわれる。
【０００４】また、通常半導体素子間の電気的分離は、
厚いフィールド酸化膜を形成することによって行なわれ
る。ただし、特にｐ型半導体領域表面に厚い酸化膜を形
成したとき、ｐ型不純物の濃度が低いと、酸化膜に接す
るｐ型半導体表面がｎ型に反転し、意図せざるチャネル
を形成することがある。このようなチャネルを防止する
ためには、酸化膜下に不純物濃度を増大したチャネルス
トップ領域を形成する。
【０００５】ＣＭＯＳ集積回路においては、ｐｎｐｎ構
造が形成されるため、ラッチアップの危険性がある。ラ
ッチアップ防止に効果のあるウェル構造として、レトロ
グレードウェル構造が知られている。
【０００６】レトログレードウェルは、表面から遠ざか
るほど高くなるような不純物濃度分布を有する。このよ
うな不純物濃度分布は、寄生素子の影響を低減するのに
有効である。
【０００７】レトログレードウェルは、通常、次のよう
な工程によって形成される。まず、ＬＯＣＯＳ酸化によ
って素子分離を行なった後、通常より厚めに形成したレ
ジストマスクをイオン注入マスクとしてウェル形成用の
不純物を高エネルギで注入する。続いて、同一マスクを
用いてチャネルストップ領域および閾値電圧制御領域の
不純物を注入する。
【０００８】高エネルギで注入された不純物は、半導体
基板表面からある程度深い位置に分布のピークを形成す
る。このため、ピーク位置から表面に向かって不純物濃
度が低減する。
【０００９】チャネルストップ用の不純物は、素子分離
用の厚い酸化膜下まで注入する必要がある。このため、
チャネルストップ用不純物は比較的高エネルギで注入さ
れる。すると、素子形成領域にも不純物が深い位置まで
注入されてしまう。チャネルストップ領域と閾値電圧制
御領域の不純物濃度を、最適なものにしようとすると、
異なる加速エネルギで別のイオン注入を行なう必要があ
る。
【００１０】図７（Ａ）〜（Ｃ）は、従来技術によるＣ
ＭＯＳ集積回路内のＭＯＳＦＥＴの構成を概略的に示
す。図７（Ａ）において、ｎ型Ｓｉ基板５１の表面に
は、厚いフィールド酸化膜６３が形成されている。フィ
ールド酸化膜６３は、素子形成領域を取り囲んでいる。
素子形成領域には、深いｐ型ウェル５２が形成されてい
る。このｐ型ウェル５２はレトログレードウェルであ
る。
【００１１】フィールド酸化膜６３下に入り込むよう
に、不純物濃度の高いｐ型チャネルストップ領域５３が
形成されている。レトログレードウェル５２形成の際に
用いられるマスクと同一マスクを用いてチャネルストッ
プ領域を形成するため、その横方向形状はレトログレー
ドウェル５２と等しい。
【００１２】さらに、浅い位置には、閾値電圧制御領域
５４が同一マスクを用いて形成されている。ｐ型のウェ
ル５２、チャネルストップ領域５３、閾値電圧制御領域
５４は、それぞれ異なる加速電圧でイオン注入された領
域である。
【００１３】たとえば、ウェル領域５２は加速電圧４０
０ｋｅＶでドーズ量４×１０13ｃｍ -2のボロンを注入
し、チャネルストップ領域５３は、加速電圧８０ｋｅＶ
でドーズ量２×１０12ｃｍ-2のボロンを注入し、閾値電
圧制御領域５４は、加速電圧３０ｋｅＶでドーズ量４×
１０12ｃｍ-2のボロンを注入して作成する。なお、ここ
で、フィールド酸化膜６３の厚さはたとえば２５０ｎｍ
である。
【００１４】チャネル領域上には、ゲート酸化膜５６を
介して多結晶Ｓｉのゲート電極５７を形成し、ＬＤＤ構
造を形成する軽くドープされたｎ型領域５９をイオン注
入する。
【００１５】その後、ゲート電極側面に側壁酸化物領域
５８を反応性イオンエッチング（ＲＩＥ）を利用して形
成し、その後、ｎ型不純物を高濃度にイオン注入してソ
ース／ドレイン領域６０を作成する。
【００１６】図７（Ｂ）、（Ｃ）は、ウェル領域５２形
成用、チャネルストップ領域５３形成用、閾値電圧制御
領域５４形成用の３回のイオン注入によって形成される
不純物濃度分布を示す。図７（Ｂ）は、チャネル領域に
おける不純物濃度分布を示す。
【００１７】チャネル領域においては、これら３回のイ
オン注入が重複して行なわれるため、レトログレードウ
ェル５２表面近傍において不純物濃度の高い領域がある
程度広い深さ領域にわたって形成されている。
【００１８】素子形成領域において、ソース／ドレイン
領域６０を形成すると、これらのソース／ドレイン領域
は、図７（Ｂ）に示すように比較的不純物濃度の高い領
域内に形成される。したがって、ソース／ドレイン領域
の寄生容量は大きなものとなってしまう。
【００１９】図７（Ｃ）は、フィールド酸化膜６３下部
における不純物濃度分布を示す。この領域においては、
フィールド酸化膜６３直下にある程度不純物濃度の高い
チャネルストップ領域を形成する必要がある。チャネル
ストップ領域形成のためのイオン注入は、フィールド酸
化膜を貫通できるだけの加速エネルギと十分な不純物濃
度を与えるドーズ量の条件を満足するように選択されて
いる。
【００２０】フィールド酸化膜６３によって注入される
不純物イオンは減速されるため、不純物濃度分布の谷
は、図７（Ｂ）におけるよりも浅い位置に形成されてい
る。
【００２１】
【発明が解決しようとする課題】本発明の目的は、チャ
ネルストップ領域と閾値電圧制御領域を同一のイオン注
入工程によって作成することのできる半導体装置の製造
方法を提供することである。
【００２２】本発明の他の目的は、形成されるＭＯＳＦ
ＥＴの寄生容量を低減することのできる半導体装置の製
造方法を提供することである。
【００２３】
【課題を解決するための手段】半導体基板の素子形成領
域上に、耐酸化性膜を形成し、素子分離用の厚い酸化膜
を形成する。
【００２４】続いて、耐酸化性膜を除去せず、耐酸化性
膜、酸化膜を貫通できる加速エネルギで不純物を注入す
る。素子分離用酸化膜の膜厚、耐酸化性膜の膜厚、不純
物注入エネルギを適当に選択することによって酸化膜下
部および素子形成領域に好適な不純物濃度を形成する。
【００２５】
【作用】素子形成領域が、耐酸化性膜で覆われたまま、
チャネルストップ領域形成用のイオン注入を行なうた
め、素子形成領域では浅い位置に不純物イオンが注入さ
れる。
【００２６】素子分離用酸化膜の厚さ、耐酸化性膜の材
料、厚さ、イオン注入の加速エネルギを適当に選択する
ことにより、同一のイオン注入工程によってチャネルス
トップ領域と閾値電圧調整領域とを同時に作成すること
ができる。
【００２７】素子形成領域においては、深い位置まで不
純物イオンが注入されないため、ソース／ドレイン領域
を形成しても、その寄生容量を低くすることが可能とな
る。
【００２８】
【実施例】図１〜図３は、本発明の実施例によるＣＭＯ
Ｓ半導体集積回路装置の製造方法を概略的に示す。
【００２９】図１（Ａ）に示すように、抵抗率１０Ωｃ
ｍのｐ型シリコンウエハ１を準備する。このシリコンウ
エハを８５０℃で熱酸化し、表面に３ｎｍの熱酸化膜２
を形成する。
【００３０】次に、ＣＶＤにより熱酸化膜２の上に多結
晶シリコン膜３を約５０ｎｍ堆積する。なお、本明細書
においては、非晶質シリコンも「多結晶シリコン」に含
めるものとする。
【００３１】次に、ＣＶＤにより多結晶シリコン膜３の
上に、Ｓｉ3 Ｎ4 膜４を厚さ約１５０ｎｍ形成する。図
１（Ｂ）に示すように、Ｓｉ3 Ｎ4 膜４の上に、レジス
ト膜を塗布し、露光、現像することによって素子形成領
域となる領域を覆うようにレジストパターン５を作成す
る。
【００３２】このレジストパターン５をエッチングマス
クとしてＳｉ3 Ｎ4 膜４をエッチングする。続いて、希
ＨＦ溶液によってレジストパターン５を除去する。な
お、このようにして形成されたＳｉ3 Ｎ4 膜のパターン
は、耐酸化性膜として機能する。
【００３３】図１（Ｃ）に示すように、シリコンウエハ
を９００℃の水蒸気雰囲気に晒して多結晶シリコン膜３
およびシリコンウエハ１表面を酸化する。Ｓｉ3 Ｎ4 膜
４で覆われていない部分のシリコン表面に、厚さ約２０
０ｎｍのＳｉＯ2 膜（フィールド酸化膜）７を形成す
る。
【００３４】次に、図２（Ｄ）に示すように、シリコン
ウエハ表面にレジスト膜を塗布し、露光、現像すること
によってｐ型ウェル形成領域にのみ開口を有するレジス
トパターン８を形成する。なお、このレジストパターン
は、たとえば厚さ２．５μｍを有する。
【００３５】このレジストパターンをイオン注入マスク
として、ボロン９を加速エネルギ４５０ｋｅＶでドーズ
量４×１０13ｃｍ-2イオン注入する。この高加速エネル
ギのボロン注入によって、シリコンウエハの深い位置に
達するｐ型ウェル１１が形成される。
【００３６】次に、図２（Ｅ）に示すように、同一のレ
ジストパターン８をイオン注入マスクとして用い、ボロ
ンを加速エネルギ４０ｋｅＶでドーズ量７×１０13ｃｍ
-2イオン注入する。このイオン注入によってｐ型ウェル
領域１１のフィールド酸化膜７の下にはｐ型不純物濃度
を増大させたチャネルストップ領域１２が形成される。
【００３７】素子形成領域は、Ｓｉ3 Ｎ4 膜４によって
覆われているため、ボロンは浅い位置に注入される。図
４は、酸化膜と窒化膜に対するボロンイオンの飛程Ｒp
を加速エネルギの関数として示すグラフである。図から
明らかなように、シリコン窒化膜は、シリコン酸化膜よ
りもボロンイオンに対するイオン阻止能が高い。
【００３８】シリコン窒化膜中における加速エネルギ４
０ｋｅＶのイオン注入深さは、０．１０μｍ程度にあた
り、シリコン酸化膜中では約０．１３μｍの深さに相当
する。したがって、２００ｎｍのフィールド酸化膜７を
貫通するイオンは、素子形成領域においては、１５０ｎ
ｍのＳｉ3 Ｎ4 膜を貫通するイオンにほぼ相当する。
【００３９】Ｓｉ3 Ｎ4 膜４の下には、多結晶シリコン
膜３が厚さ５０ｎｍ形成されているため、注入されたボ
ロンイオンの分布は多結晶シリコン膜３中で減衰し、シ
リコンウエハ１表面ではより低いボロン濃度となり、深
さと共に急激に減衰する。
【００４０】このようにして、十分なボロン濃度を有す
るチャネルストップ領域と、所望のボロン濃度を有する
閾値電圧制御領域とを同一のイオン注入によって形成す
ることができる。このようにして、ｐ型ウェル内のイオ
ン注入を終了させる。その後、レジストマスク８は除去
する。
【００４１】次に、図２（Ｆ）に示すように、シリコン
ウエハ上にレジスト膜を塗布し、露光、現像することに
よってｎ型ウェルを作成する領域に開口を有するレジス
トパターン１３を形成する。
【００４２】このレジストパターン１３をイオン注入マ
スクとして用い、燐（Ｐ）１４を加速エネルギ８００ｋ
ｅＶでドーズ量４×１０13ｃｍ-2イオン注入し、ｎ型ウ
ェル１５を作成する。ｎ型ウェル１５は、ｐ型ウェル１
１とほぼ同じ深さまで形成される。
【００４３】次に、図３（Ｇ）に示すように、同一のレ
ジストパターン１３をイオン注入マスクとして用い、燐
（Ｐ）を加速エネルギ１００ｋｅＶでドーズ量７×１０
13ｃｍ-2イオン注入する。こイオン注入により、フィー
ルド酸化膜７下にはチャネルストップ領域が、素子形成
領域には閾値電圧制御領域が同一のイオン注入領域１６
によって形成される。
【００４４】その後、レジストパターン１３、Ｓｉ3 Ｎ
4 膜４、多結晶シリコン膜３を除去すると、図３（Ｈ）
に示すような構成が得られる。シリコンウエハ１表面に
は、分離用の厚い酸化膜７が形成され、厚い酸化膜で囲
まれた領域に深いｐ型ウェル１１、ｎ型ウェル１５が形
成されている。さらに、フィールド酸化膜７の下および
素子形成領域の表面領域には、チャネルストップ領域兼
閾値電圧制御領域１２、１６が形成されている。ｐ型ウ
ェル領域１１にＮＭＯＳトランジスタを形成し、ｎ型ウ
ェル１５にＰＭＯＳトランジスタを形成してＣＭＯＳ集
積回路装置を作成する。
【００４５】図３（Ｉ）は、このようにして作成される
ＭＯＳＦＥＴの構成例を示す。ｐ型ウェル領域１１の表
面上には、薄いゲート酸化膜２１を介して多結晶シリコ
ンのゲート電極２２が形成されている。
【００４６】多結晶シリコンのゲート電極２２の側面
は、側壁酸化物領域２３によって覆われている。この側
壁酸化物領域の下には、ＬＤＤ構造を構成する不純物濃
度の低いｎ型ソース／ドレイン領域２４、２５が形成さ
れている。
【００４７】また、側壁酸化物領域２３の外側には、不
純物濃度の高いソース／ドレイン領域２７、２８が形成
されている。ソース／ドレイン領域２７、２８の底面
は、閾値電圧制御領域１２よりも下方に突出しており、
ウェル内の不純物濃度の低い部分に配置されている。こ
のため、ソース／ドレイン領域２７、２８の寄生容量は
低い。
【００４８】なお、ｐ型ウェル領域１１に形成するＮＭ
ＯＳトランジスタの構成を示したが、ｎ型ウェル領域１
５にも同様の構成によってＰＭＯＳトランジスタが形成
される。なお、ｎ型ウェル１５内においては導電型は反
転する。
【００４９】図５は、図１〜図３の実施例においてｐ型
ウェル内に形成される不純物濃度分布を示すグラフであ
る。図５（Ａ）は、チャネル部における不純物濃度分布
を深さの関数として示し、図５（Ｂ）は、フィールド酸
化膜下の不純物濃度分布を示す。横軸は深さをリニアス
ケールで示し、縦軸は不純物濃度を対数スケールで示
す。
【００５０】チャネル部においては、表面で不純物濃度
がある程度高くされているが、深さと共に不純物濃度は
急激に減少している。さらに、深さが増大するにつれ、
不純物濃度は次第に増大する。ソース／ドレイン領域の
底面が、不純物濃度の谷に位置するように形成すると、
ソース／ドレイン領域の寄生容量は小さくなる。
【００５１】また、ソース／ドレイン領域よりも深い位
置においては、不純物濃度が次第に増大するレトログレ
ードウェルとなっているため、ラッチアップに対する耐
性の高いトランジスタを形成できる。
【００５２】フィールド酸化膜下の領域においては、フ
ィールド酸化膜と接する部分で不純物濃度が十分高く設
定されており、チャネルの形成を有効に防止することが
できる。
【００５３】なお、上述の実施例においては、シリコン
ウエハ表面上に多結晶シリコン層を形成し、その上に酸
化マスクとなるＳｉ3 Ｎ4 膜を形成した。多結晶シリコ
ン膜は、単結晶シリコン領域と比べ、酸化速度が速いた
め、バーズビークを抑制しつつ厚い酸化膜を形成するこ
とが容易になる。なお、この多結晶シリコン膜は、必ず
しも必要なものではない。
【００５４】図６（Ａ）〜（Ｄ）は、簡略化した他の実
施例を示す。図６（Ａ）に示すように、ｎ型シリコンウ
エハ３１の表面に、熱酸化膜３２を形成し、その上にＳ
ｉ3 Ｎ4 膜３４を堆積する。
【００５５】図６（Ｂ）に示すように、Ｓｉ3 Ｎ4 膜３
４の上にホトレジスト膜を塗布し、露光、現像すること
によって素子形成領域を覆うレジストパターン３５を形
成する。このレジストパターン３５をエッチングマスク
として用い、下のＳｉ3 Ｎ4膜３４をエッチングする。
その後、レジストパターン３５は除去する。
【００５６】次に、図６（Ｃ）に示すように、Ｓｉ3 Ｎ
4 膜３４を酸化マスクとして用い、シリコンウエハ３１
の表面を所望の厚さまで熱酸化し、フィールド酸化膜３
７を形成する。
【００５７】その後、図６（Ｄ）に示すように、作成し
ようとするｐ型ウェル領域に対応した開口を有するレジ
ストパターン３８を形成し、イオン注入を行なう。ｐ型
ウェル領域４１を作成するためには、ボロンイオンを高
加速エネルギでイオン注入し、次に低加速エネルギでボ
ロンイオンをイオン注入してチャネルストップ領域と閾
値電圧制御領域とを同一のイオン注入領域４２で形成す
る。
【００５８】Ｓｉ3 Ｎ4 膜３４の膜厚と、フィールド酸
化膜３７の膜厚と、イオン注入の加速エネルギを選択す
ることにより、同一のイオン注入によって所望の不純物
濃度分布を有するチャネルストップ領域と閾値電圧制御
領域を同時に作成することができる。
【００５９】素子形成領域上における耐酸化性マスクを
多結晶シリコン膜と窒化膜の積層または窒化膜で形成す
る場合を説明したが、他の構成としてもよい。以上実施
例に沿って本発明を説明したが、本発明はこれらに制限
されるものではない。たとえば、種々の変更、改良、組
み合わせ等が可能なことは当業者に自明であろう。
【００６０】
【発明の効果】以上説明したように、本発明によれば、
１回のイオン注入でフィールド酸化膜下のチャネルスト
ップ領域と、チャネル領域の閾値電圧制御領域を同時に
作成することができる。
【図面の簡単な説明】
【図１】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。
【図２】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。
【図３】本発明の実施例による半導体装置の製造方法を
説明するための断面図である。
【図４】酸化膜中と窒化膜中におけるボロンイオンの飛
程を示すグラフである。
【図５】図１〜図３の実施例における不純物濃度分布を
示すグラフである。
【図６】本発明の他の実施例による半導体装置の製造方
法を説明するための断面図である。
【図７】従来技術による半導体装置の製造方法を説明す
るための断面図およびグラフである。
【符号の説明】
１ シリコンウエハ ２ ＳｉＯ2 膜 ３ 多結晶シリコン膜 ４ Ｓｉ3 Ｎ4 膜 ５ レジストパターン ７ フィールド酸化膜 ８、１３ レジストパターン １１ ｐ型ウェル １２ チャネルストップ兼閾値電圧制御領域 １５ ｎ型ウェル １６ チャネルストップ兼閾値電圧制御領域
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月７日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図７
【補正方法】変更
【補正内容】
【図７】
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 7514−4Ｍ Ｈ０１Ｌ 29/78 ３０１ Ｌ

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板の素子形成領域上に耐酸化性
    膜を形成する工程と、 前記半導体基板の前記耐酸化性膜によって覆われていな
    い領域を選択的に酸化して分離用酸化膜を形成する工程
    と、 前記分離用酸化膜および前記耐酸化性膜を通して前記半
    導体基板に不純物を注入し、前記素子形成領域表面に閾
    値電圧制御領域を、前記分離用酸化膜下にチャネルスト
    ップ領域を形成する工程とを含む半導体装置の製造方
    法。
  2. 【請求項２】 前記チャネルストップ領域の不純物濃度
    が前記閾値電圧制御領域の不純物濃度より高い請求項１
    記載の半導体装置の製造方法。
  3. 【請求項３】 前記半導体基板表面が多結晶半導体層で
    覆われており、前記耐酸化性膜は前記多結晶半導体層上
    に形成する請求項１または２に記載の半導体装置の製造
    方法。
  4. 【請求項４】 さらに、前記閾値電圧制御領域とチャネ
    ルストップ領域の形成工程の前に、前記分離用酸化膜と
    前記耐酸化性膜を通してより大きな加速エネルギで同導
    電型の不純物を注入して、ウェルを形成する工程を含む
    請求項１〜３のいずれかに記載の半導体装置の製造方
    法。
  5. 【請求項５】 前記ウェルは前記閾値電圧制御領域に向
    かって減少する不純物濃度分布を有する請求項４記載の
    半導体装置の製造方法。
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