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JPH07230696A - 半導体記憶装置 - Google Patents

半導体記憶装置

Info

Publication number
JPH07230696A
JPH07230696A JP19884094A JP19884094A JPH07230696A JP H07230696 A JPH07230696 A JP H07230696A JP 19884094 A JP19884094 A JP 19884094A JP 19884094 A JP19884094 A JP 19884094A JP H07230696 A JPH07230696 A JP H07230696A
Authority
JP
Japan
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memory cell
cell array
memory
word line
driver
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP19884094A
Other languages
English (en)
Inventor
Yasushi Sakui
康司 作井
Hiroshi Nakamura
寛 中村
Tomoharu Tanaka
智晴 田中
Masaki Momotomi
正樹 百冨
Fujio Masuoka
富士雄 舛岡
Takehiro Hasegawa
武裕 長谷川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP19884094A priority Critical patent/JPH07230696A/ja
Priority to US08/360,289 priority patent/US5517457A/en
Priority to KR1019940036504A priority patent/KR100192630B1/ko
Priority to TW084100312A priority patent/TW307923B/zh
Publication of JPH07230696A publication Critical patent/JPH07230696A/ja
Priority to US08/598,706 priority patent/US5615163A/en
Pending legal-status Critical Current

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    • G11—INFORMATION STORAGE
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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
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  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Dram (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)

Abstract

(57)【要約】 【目的】 同一ＮＡＮＤ列における制御ゲート線、選択
ゲート線の充放電時間を揃えることができるＮＡＮＤセ
ル型ＥＥＰＲＯＭを提供すること。 【構成】 半導体基板上に、電気的書き替え可能なメモ
リセルを複数個直列接続してＮＡＮＤセル１１を構成
し、このＮＡＮＤセル１１がマトリックス配列されたメ
モリセルアレイと、同一行のＮＡＮＤセル群を横切って
それぞれ複数本配設された制御ゲート線ＣＧと、同一列
のＮＡＮＤ群を横切ってそれぞれ配設されたビット線Ｂ
Ｌとを備えたＮＡＮＤセル型ＥＥＰＲＯＭにおいて、メ
モリセルアレイの両側にＮＡＮＤセル１１の２つに対し
て１個の割合で、制御ゲート線ＣＧを駆動するドライバ
回路１２がそれぞれ配設され、偶数行のＮＡＮＤセル群
を横切る複数本の制御ゲート線ＣＧは左側のドライバ回
路１２に接続され、奇数行のＮＡＮＤセル群を横切る制
御ゲート線ＣＧは右側のドライバ回路１２に接続されて
いる。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に複数のメモリセルを接続してメモリセルユニッ
ト（ＮＡＮＤセル，ＡＮＤセル，ＤＩＮＯＲセル）を構
成した半導体記憶装置に関する。
【０００２】
【従来の技術】従来、半導体記憶装置の一つとして、電
気的書き替えを可能としたＥＥＰＲＯＭが知られてい
る。なかでも、メモリセルを複数個直列接続してＮＡＮ
Ｄセル・ブロックを構成するＮＡＮＤセル型ＥＥＰＲＯ
Ｍは、高集積化ができるものとして注目されている。
【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭの１つのメモ
リセルは、半導体基板上に絶縁膜を介して浮遊ゲート
（電荷蓄積層）と制御ゲートが積層されたＦＥＴＭＯＳ
構造を有し、複数個のメモリセルが隣接するもの同士で
ソース・ドレインを共用する形で直列接続されてＮＡＮ
Ｄセルを構成する。このようなＮＡＮＤセルがマトリッ
クス配列されてメモリセルアレイが構成される。
【０００４】メモリセルアレイの列方向に並ぶＮＡＮＤ
セルの一端側のドレインは、それぞれ選択ゲートトラン
ジスタを介してビット線に共通接続され、他端側ソース
はやはり選択ゲートトランジスタを介して共通ソース線
に接続されている。メモリトランジスタの制御ゲート及
び選択ゲートトランジスタのゲート電極は、メモリセル
アレイの行方向にそれぞれ制御ゲート線（ワード線）、
選択ゲート線として共通接続される。
【０００５】このＮＡＮＤセル型ＥＥＰＲＯＭの動作
は、次の通りである。データ書き込みは、ビット線から
遠い方のメモリセルから順に行われる。ｎチャネルの場
合を説明すれば、選択されたメモリセルの制御ゲートに
は高電位（例えば２０Ｖ）が印加され、これよりビット
線側にある非選択のメモリセルの制御ゲート及び選択ゲ
ートトランジスタのゲートには中間電位（例えば１０
Ｖ）が印加される。ビット線には、データに応じて０Ｖ
（例えば“１”）、又は中間電位（例えば“０”）が印
加される。このときビット線の電位は、選択ゲートトラ
ンジスタ及び非選択メモリセルを通して選択メモリセル
のドレインまで伝達される。
【０００６】書き込むべきデータがあるとき（“１”デ
ータのとき）は、選択メモリセルのゲート・ドレイン間
に高電界がかかり、基板から浮遊ゲートに電子がトンネ
ル注入される。これにより、選択メモリセルのしきい値
は正方向に移動する。書き込むべきデータがないとき
（“０”データのとき）は、しきい値変化はない。
【０００７】データ消去は、ｐ型基板（ウェル構造の場
合はｎ型基板及びこれに形成されたｐ型ウェル）に高電
位が印加され、全てのメモリセルの制御ゲート及び選択
ゲートトランジスタのゲートが０Ｖとされる。これによ
り、全てのメモリセルにおいて浮遊ゲートの電子が基板
に放出され、しきい値が負方向に移動する。
【０００８】データ読み出しは、選択ゲートトランジス
タ及び選択メモリセルよりビット線側の非選択メモリセ
ルがオンとされ、選択メモリセルのゲートに０Ｖが与え
られる。この時にビット線に流れる電流を読むことによ
り、“０”，“１”の判別がなされる。
【０００９】このような従来のＮＡＮＤセル型ＥＥＰＲ
ＯＭでは通常、データの読み出し又は書き込み時の制御
ゲート、選択ゲートの立上がり、立下がりの遅延時間の
ミスマッチが問題となっている。
【００１０】例えば、３２ＭビットのＮＡＮＤセル型Ｅ
ＥＰＲＯＭの場合、１本の制御ゲート線の幅は０．５μ
ｍ、長さは７５００μｍ、シート抵抗ρは７０Ω／□と
すると、抵抗は９５４．５４ｋΩで約１ＭΩである。ま
た、容量は４．５ＰＦであり、そのＣＲ時定数は、ＣＲ
＝４．５ＰＦ×１ＭΩ＝４．５μＳとなる。ＳＰＩＣＥ
によるシミュレーションにおいても、制御ゲート線の立
上がりが電源電圧Ｖccの９０％までが７．０μＳという
結果を得ている。
【００１１】図５は、従来の４Ｍ，１６Ｍ，３２Ｍビッ
トのＮＡＮＤセル型ＥＥＰＲＯＭのコア部のレイアウト
を示している。ＢＬ０〜ＢＬｍはビット線、ＣＧＮ１〜
ＣＧＮ８は制御ゲート線、ＳＧＮはドレイン側選択ゲー
ト線、ＳＧＳはソース側選択ゲート線を示している。
【００１２】図示したように、奇数番目の制御ゲート線
ＣＧＮ１，ＣＧＮ３，ＣＧＮ５，ＣＧＮ７及びドレイン
側選択ゲート線ＳＧＮは図の左側に配置されたドライバ
奇数回路によりコントロールされ、偶数番目の制御ゲー
ト線ＣＧＮ２，ＣＧＮ４，ＣＧＮ６，ＣＧＮ８及びソー
ス側選択ゲート線ＳＧＳは図の右側に配置されたドライ
バ偶数回路によりコントロールされる。
【００１３】ここで、同一行のＮＡＮＤセル群に対する
ドライバ回路を偶数回路と奇数回路に分けている理由
は、制御ゲート線のピッチにもよるが、このピッチ内に
制御ゲート線１本分のドライブ素子を配置できないため
である。
【００１４】図６は、図５のＮＡＮＤセル型ＥＥＰＲＯ
Ｍのコア部レイアウトの１番目のデコーダ回路，ドライ
バ回路及びＮＡＮＤセル列の具体的構成を示している。
読み出し動作の時、例えば制御ゲート線ＣＧＮ３が選択
され、ＣＧＮ３に接続されたメモリセル Cellj30〜Cell
j3m のデータがビット線ＢＬ０〜ＢＬｍへ読み出される
場合、制御ゲート線ＣＧＮ３は接地電圧Ｖss（０Ｖ）
に、その他の制御ゲート線ＣＧＮ１，ＣＧＮ２，ＣＧＮ
４〜ＣＧＮ８及び選択ゲート線ＳＧＮ，ＳＧＳは電源電
圧Ｖcc（５Ｖ）に印加される。
【００１５】この際、制御ゲート線及び選択ゲート線の
ドライバ回路が、左右に分かれて配置されているため
に、また制御ゲート線及び選択ゲート線のＣＲ時定数が
上述したように４．５μＳと大きいために、奇数番目と
偶数番目の制御ゲート線、ドレイン側とソース側の選択
ゲート線それぞれにおいて、充放電のタイミングが一致
しない問題がある。
【００１６】具体例としては、例えばＮＡＮＤセルとし
て、ＢＬ０に接続された Cellj10〜Cellj80 を説明する
と、それらの奇数番目の制御ゲート線ＣＧＮ１，ＣＧＮ
５，ＣＧＮ７及びドレイン側の選択ゲート線ＳＧＮは、
Cellj10〜Cellj80 に最も近傍のドライバ奇数回路によ
って５Ｖに充電される。このとき、偶数番目の制御ゲー
ト線ＣＧＮ２，ＣＧＮ４，ＣＧＮ６，ＣＧＮ８及びソー
ス側の選択ゲート線ＳＧＳは、 Cellj10〜Cellj80 から
見て最も離れたドライバ偶数回路によって５Ｖに充電さ
れる。
【００１７】このように同一ＮＡＮＤセルの中で、その
制御ゲート線及び選択ゲート線のドライバ回路を左右に
分けることにより、同一ＮＡＮＤセルの制御ゲート線及
び選択ゲート線の充放電のタイミングが揃わなくなる問
題がある。なお、制御ゲート線の配線ピッチは、例えば
３２ＭビットＮＡＮＤセル型ＥＰＲＯＭの場合、１．０
５μｍ（配線幅０．５５μｍ／スペース０．５０μｍ）
であり、このピッチには制御ゲート線１本分のドライバ
回路を配置できない。このため、ドライバ回路を左右に
分ける必要がある。
【００１８】また、従来のＮＡＮＤセル型ＥＥＰＲＯＭ
では、デコーダ回路の出力信号ＣＬＫＡｊ，／ＣＬＫＡ
ｊを左右両方のドライバ奇数回路及びドライバ偶数回路
に入力しているため、出力信号ＣＬＫＡｊ，／ＣＬＫＡ
ｊがメモリセルアレイ上を長く走る必要があり、その長
い配線長による抵抗容量が大きくなる問題がある。この
ため、デコーダ回路の出力信号ＣＬＫＡｊ，／ＣＬＫＡ
ｊが左右のドライバ奇数回路及びドライバ偶数回路に入
力するタイミングに時間差が生じ、高速な読み出し動作
が妨げられていた。
【００１９】また、ＣＬＫＡｊ，／ＣＬＫＡｊの配線は
メモリセルアレイの左右を横切って配設されるため、制
御ゲート線及び選択ゲート線、そしてビット線と異なる
配線層で構成する必要がある。具体的には、浮遊ゲート
を第１層目のポリＳｉ、制御ゲート線及び選択ゲート線
を第２層目のポリＳｉとした場合、ビット線を第３層目
のポリＳｉにすれば、ＣＬＫＡｊ，／ＣＬＫＡｊの配線
はＡｌに、逆にＣＬＫＡｊ，／ＣＬＫＡｊの配線を第３
層目のポリＳｉにすれば、ビット線はＡｌになる。この
ように、従来のＮＡＮＤセル型ＥＥＰＲＯＭでは、デコ
ーダ回路の出力信号ＣＬＫＡｊ，／ＣＬＫＡｊの配線が
メモリセルアレイの左右を横切って配設されるため、ポ
リＳｉの３層と、Ａｌの１層が必要であった。
【００２０】そこで、図７に示したようにデコーダ回路
として、メモリセルアレイの左右にロウデコーダｌ，ｒ
を配置すれば、デコーダ回路の出力信号ＣＬＫＡ，／Ｃ
ＬＫＡの配線がメモリセルアレイの左右を横切って配設
する必要がなくなる。しかしながら、この場合にはデコ
ーダ回路の数がロウデコーダｌ，ｒと２倍になり、チッ
プ面積を増大させて製造コストの増大を招く。
【００２１】また、書き込み動作の時、例えば制御ゲー
ト線ＣＧＮ８が選択され、ＣＧＮ８に接続されたメモリ
セル Cellj80〜Cellj8m への書き込みが行われる場合、
制御ゲート線ＣＧＮ８は高電圧Ｖpp（２０Ｖ）に、その
他の制御ゲート線ＣＧＮ１〜ＣＧＮ７及びドレイン側選
択ゲート線ＳＧＮは中間電圧Ｖｍ（１０Ｖ）に充電され
る。この書き込みにおいてもやはり、図５，図６の従来
のＮＡＮＤセル型ＥＥＰＲＯＭのレイアウトでは、左右
のドライバ奇数回路及びドライバ偶数回路からの同一Ｎ
ＡＮＤセルにおける奇数番目と偶数番目の制御ゲート
線、ドレイン側とソース側の選択ゲート線に時間差が生
じる問題がある。
【００２２】ところで、従来の半導体記憶装置において
は、不良ビットの救済のために予備メモリセルアレイを
設け、入力アドレスと不良セルのアドレスが一致したと
きに予備メモリセルアレイのワード線を選択して不良セ
ルを予備のセルと置き換えている。
【００２３】このような不良ビット救済において、前記
図７に示すようにメモリセルアレイの両側にワード線ド
ライバ及びロウデコーダを配置した構成では、ワード線
間のショート等の隣り合う２本のワード線不良が生じた
場合、必ず両側のロウデコーダを救済しなければなな
い。即ち、１つの不良を２つのロウデコーダで救済する
という効率の悪い救済を行わなければならなかった。
【００２４】
【発明が解決しようとする課題】このように従来のＮＡ
ＮＤセル型ＥＥＰＲＯＭにおいては、制御ゲート線ピッ
チの制約から同一ＮＡＮＤセルのドライバを、メモリセ
ルアレイの左右にドライバ偶数回路とドライバ奇数回路
に分けて配置している。このため、同一ＮＡＮＤセルに
おいて、奇数番目と偶数番目の制御ゲート線、ドレイン
側とソース側の選択ゲート線におけるそれぞれの充放電
時間に時間差が生じ、読み出し及び書き込み時における
動作が不安定となり、信頼性が低下するという問題があ
った。
【００２５】また、従来のＮＡＮＤセル型ＥＥＰＲＯＭ
では、デコーダ回路の出力信号を左右両方のドライバ奇
数回路及びドライバ偶数回路に入力しているため、デコ
ーダ回路の出力信号がメモリセルアレイ上を長く走る必
要がある。このため、デコーダ回路の出力信号の配線層
が１層必要であり、製造コストが高くなるという問題が
あった。さらに、デコーダ回路をメモリセルアレイの両
側に配置すると、ロウデコーダの数が２倍になり、チッ
プ面積の増大を招く問題があった。
【００２６】また、メモリセルアレイの両側にワード線
ドライバ及びロウデコーダを配置し、ワード線１本毎に
それぞれの側から駆動する構成では、不良ビットの救済
効率が悪いという問題があった。
【００２７】なお、以上のような問題はＮＡＮＤセル型
ＥＥＰＲＯＭに限らず、メモリセルを複数個並列接続し
て構成されたメモリセル列を有するＤＩＮＯＲセル型Ｅ
ＥＰＲＯＭ，ＡＮＤセル型ＥＥＰＲＯＭ等の半導体記憶
装置においても同様に言えることである。また、必ずし
も不揮発性メモリセルに限らず、ダイナミック型メモリ
セルを用いたものでも同様に言えることであり、さらに
必ずしもメモリセルユニットを構成したものに限らず、
メモリセル自体をアレイ状に配置したものでも同様に言
えることである。
【００２８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、ロウデコーダの数を増
加させることなく、ロウデコーダの出力信号がメモリセ
ルアレイ上を横切って配設させる必要がなくなり、配線
層が１層分少なくなり、製造コストが低減をはかり得る
半導体記憶装置を提供することにある。
【００２９】また、本発明の他の目的は、同一ＮＡＮＤ
セル，ＤＩＮＯＲセル，又はＡＮＤセルにおける制御ゲ
ート線、選択ゲート線の充放電時間を揃えることがで
き、読み出し及び書き込み時における安定した動作を可
能として、信頼性の向上をはかり得る半導体記憶装置を
提供することにある。
【００３０】また、本発明の他の目的は、ワード線間の
ショート等の隣り合う２本のワード線ショートが起こっ
た場合の無駄な救済を防止することができ、不良ビット
の救済効率の向上をはかり得る半導体記憶装置を提供す
ることにある。
【００３１】
【課題を解決するための手段】上記課題を解決するため
に本発明は、次のような構成を採用している。
【００３２】即ち、本発明（請求項１）は、メモリセル
又はメモリセルを複数個接続したメモリセルユニットが
アレイ状に配列されたメモリセルアレイと、前記メモリ
セルアレイのワード線を選択する行選択手段と、メモリ
セルアレイのビット線を選択する列選択手段とを備えた
半導体記憶装置において、メモリセルアレイの両側に、
各々複数本のワード線を駆動するワード線ドライバをそ
れぞれ配設し、ワード線を連続する複数本ずつにブロッ
ク分けし、同一ブロックのワード線を同じドライバに接
続してなることを特徴とする。
【００３３】また、本発明（請求項２）は、半導体基板
上に、電気的書き替え可能なメモリセルを複数個接続し
てメモリセルユニットを構成し、このメモリセルユニッ
トがマトリックス配列されたメモリセルアレイと、メモ
リセルアレイのワード線を選択する行選択手段と、メモ
リセルアレイのビット線を選択する列選択手段とを備え
た半導体記憶装置において、メモリセルアレイの両側
に、メモリセルユニットの２つに対して１個の割合で、
ワード線を駆動するワード線ドライバがそれぞれ配設さ
れ、同一行の各メモリセルユニットを横切って配設され
た複数本のワード線は同一のドライバに接続されてなる
ことを特徴とする。
【００３４】また、本発明（請求項３）は、半導体基板
上に、電気的書き替え可能なメモリセルを複数個接続し
てメモリセルユニットを構成し、このメモリセルユニッ
トがマトリックス配列されたメモリセルアレイと、同一
行の各メモリセルユニットを横切ってそれぞれ複数本配
設された制御ゲート線と、同一列の各メモリセルユニッ
トを横切ってそれぞれ配設されたビット線とを備えた半
導体記憶装置において、メモリセルアレイの両側に、メ
モリセルユニットの２つに対して１個の割合で、ワード
線を駆動するワード線ドライバがそれぞれ配設され、偶
数行の各メモリセルユニットを横切る複数本のワード線
はメモリセルアレイの一端側のドライバに接続され、奇
数行の各メモリセルユニットを横切るワード線は他端側
のドライバに接続されてなることを特徴とする。
【００３５】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。
【００３６】(1) メモリセルアレイの両側に、ワード線
ドライバに対応してロウデコーダが設けられているこ
と。
【００３７】(2) ワード線の各ブロックは、メモリセル
アレイの両側のワード線ドライバに１ブロック毎に又は
２ブック毎に交互に接続されていること。
【００３８】(3) メモリセルは、浮遊ゲート（電荷蓄積
層）と制御ゲートが積層された不揮発性メモリセルであ
ること。
【００３９】(4) メモリセルユニットは、メモリセルを
複数個直列接続してなるＮＡＮＤセルであること。
【００４０】(5) ＮＡＮＤセルはドレイン側の選択ゲー
ト線を介してビット線に接続され、ソース側の選択ゲー
ト線を介してセルソースに接続され、ドレイン側及びソ
ース側の各選択ゲート線がドライバ回路によってコント
ロールされること。
【００４１】(6) メモリセルユニットは、メモリセルを
複数個並列接続してなるＡＮＤセルまたはＤＩＮＯＲセ
ルであること。
【００４２】また、本発明（請求項４）は、メモリセル
又はメモリセルを複数個接続してなるメモリセルユニッ
トがアレイ状に配置されたメモリセルアレイと、メモリ
セルアレイの両側に配置された複数の主ロウデコーダ及
び主ワード線ドライバと、メモリセルアレイの中の不良
セルを救済するための予備メモリセルアレイと、予備メ
モリセルアレイの両側に配置された複数の予備ワード線
ドライバと、不良セルのアドレスを記憶しておき、入力
されたアドレスと不良セルのアドレスが一致した場合に
予備ワード線ドライバを選択する不良救済回路とを備え
た半導体記憶装置において、ロウデコーダで選択されワ
ード線ドライバで駆動されるワード線は連続する複数本
ずつにブロック分けされ、同一ブロックのワード線は同
じロウデコーダで選択されることを特徴とする。
【００４３】ここで、本発明の望ましい実施態様として
は、次のものがあげられる。
【００４４】(1) 不良ビットの救済手段は、不良セルの
救済をロウデコーダの単位又はその倍数単位で行うもの
であること。
【００４５】(2) ロウデコーダの各々は、メモリセルユ
ニット単位又はその倍数単位で選択すること。
【００４６】(3) 不良ビットの救済手段は、メモリセル
アレイの各々の側で別々の不良アドレスを記憶するもの
であること。
【００４７】(4) ワード線の各ブロックは、メモリセル
アレイの両側のワード線ドライバに１ブロック毎に又は
２ブック毎に交互に接続されていること。
【００４８】
【作用】本発明（請求項１〜３）によれば、ドライバ回
路（ワード線ドライバ）はメモリセルアレイの両側にそ
れぞれ配置するが、同一行の各メモリセルユニットにお
いては、奇数番目，偶数番目の制御ゲート線（ワード
線）は一方のドライバ回路（同一のドライバ回路）に接
続している。従って、同一メモリセルユニットにおい
て、奇数番目と偶数番目の制御ゲート線におけるそれぞ
れの充放電時間に時間差が生じる等の不都合はなく、読
み出し及び書き込み時における安定動作が可能となり、
信頼性の向上をはかることが可能となる。
【００４９】また、デコーダ回路（ロウデコーダ）の数
を増加させずに、デコーダ回路の出力もメモリセルアレ
イを横切って、左右のドライバ回路に入力する必要がな
く、デコーダ回路の配線の抵抗，容量による遅延が削減
され、高速な読み出し及び書き込みが行われる。さら
に、デコーダ回路の出力ノードの配線容量も大幅に削減
されることから、デコーダ回路を構成するトランジスタ
のサイズを縮小でき、チップ面積及び消費電力の削減を
はかることが可能となる。さらに、デコーダ回路の出力
信号に要していた配線層が削減でき、製造プロセスが簡
略化して歩留りが向上し、その結果として製造コストを
大幅に低下させることが可能となる。
【００５０】また、本発明（請求項７）によれば、メモ
リセルアレイ内の隣り同士のワード線が、同じロウデコ
ーダで選択している割合が増えるため、ワード線間のシ
ョートによる不良が発生しても１つのロウデコーダで救
済できる割合が増える。このため、ビット線救済効率の
向上をはかることができ、コスト低減に寄与することが
可能となる。
【００５１】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
【００５２】（実施例１）図１は、本発明の第１の実施
例に係わるＮＡＮＤセル型ＥＥＰＲＯＭのコア部のレイ
アウトを示している。ＢＬ０〜ＢＬｍはビット線、ＣＧ
Ｎ１〜ＣＧＮ８は制御ゲート線、ＳＧＮ，ＳＧＳはそれ
ぞれドレイン側、ソース側選択ゲート線を示している。
【００５３】図示したように、ＮＡＮＤセル１１がマト
リックス配列（例えば、行方向にｍ個、列方向にｎ個）
されてメモリセルアレイが構成されている。同一行のＮ
ＡＮＤセル群を横切るように複数本の制御ゲート線ＣＧ
（ワード線）と選択ゲート線ＳＧがそれぞれ配置され、
同一列のＮＡＮＤセル群を横切るようにビット線ＢＬが
それぞれ配置されている。なお、ＮＡＮＤセル１１は、
半導体基板上に絶縁膜を介して浮遊ゲートと制御ゲート
を積層してＦＥＴＭＯＳ構造の不揮発性メモリセルを形
成し、これを複数個直列に接続したものである。
【００５４】メモリセルアレイの両側には、２つのＮＡ
ＮＤセルに対して１個の割合でドライバ回路１２がそれ
ぞれ配設され、各々のドライバ回路１２にはロウ・デコ
ーダ回路１３が接続されている。具体的には、偶数番目
のドライバ回路１２がメモリセルアレイの左側に、奇数
番目のドライバ回路１２がメモリセルアレイ１１の右側
に配設され、各々のドライバ回路１２のアレイと反対側
にロウ・デコーダ回路１３が配設されている。
【００５５】各々のドライバ回路１２は、同一行のＮＡ
ＮＤセル群に対する制御ゲート線用のドライブ素子と選
択ゲート線用のドライブ素子を有するものである。そし
て、偶数行のＮＡＮＤセル群の制御ゲート線及び選択ゲ
ート線は図の左側の偶数番目のドライバ回路に接続さ
れ、奇数行のＮＡＮＤセル群の制御ゲート線及び選択ゲ
ート線は図の右側の奇数番目のドライバ回路に接続され
るようになっている。
【００５６】図２，３は図１のＮＡＮＤセル型ＥＥＰＲ
ＯＭのｊ番目と（ｊ＋１）番目の２つのロウ・デコーダ
回路とそれぞれのドライバ回路、２つのＮＡＮＤセルを
示している。ＲＡｉ，ＲＢｉ，ＲＣｉはロウプリデコー
ダの出力、ＥＲＡＳＥＣＢ，ＥＲＡＳＥＣは消去用の制
御信号、ＶppＲＷは内部チャージポンプ回路で発生した
高電圧である。
【００５７】図１及び図２，３に示したように、同一行
のＮＡＮＤセル群毎にそれに対応するロウ・デコーダ回
路１３及びドライバ回路１２をメモリセルアレイの左右
に交互に配置し、同一行のＮＡＮＤセル群においてはこ
れを横切る制御ゲート線、選択ゲート線を同一のドライ
バ回路１２に接続している。このため、同一のＮＡＮＤ
セルにおいて、その読み出し時及び書き込み時に、同一
のＮＡＮＤセルを横切る制御ゲート線、選択ゲート線の
充放電時間差による電位差が生じることがなく、安定な
読み出し、書き込み動作が行われる。
【００５８】また、ドライバ回路１２はＮＡＮＤセルの
２つに対して１個配置されているので、１本の制御ゲー
ト線に対するドライバ素子は制御ゲート線の２ピッチ分
の領域に配置されるものであればよく、図５に示した従
来例と同様に制御ゲート線のピッチが狭くなっても対応
することができる。さらに、同一行のＮＡＮＤセル群に
対するドライバ回路１２は分離していないため、デコー
ダ回路１３の出力信号を左右に分ける必要もなく、その
配線長による抵抗容量を小さくすることができる。
【００５９】かくして本実施例によれば、ドライバ回路
をメモリセルアレイの両側に配置するにも拘らず、同一
ＮＡＮＤセルにおける制御ゲート線、選択ゲート線の充
放電時間を揃えることができ、読み出し及び書き込み時
における安定した動作を可能として、信頼性の向上をは
かることができる。
【００６０】また、ロウ・デコーダ回路の数を増加させ
ずに、ロウ・デコーダ回路の出力もメモリセルアレイを
横切って、左右のドライバ回路に入力する必要がなくな
り、ロウ・デコーダ回路の出力信号に要していた配線層
が削減でき製造プロセスが簡略化し、歩留りが向上し、
その結果として、製造コストを大幅に低下させることが
可能となる。
【００６１】以上の実施例では、ＮＡＮＤセル型ＥＥＰ
ＲＯＭを例にとり、列方向において奇数番目、偶数番目
のＮＡＮＤセル群に対応するロウ・デコーダ回路及びド
ライバ回路をメモリセルアレイの左右に交互に分けて配
置した例を説明したが、複数行のＮＡＮＤセル群毎に、
例えば２行のＮＡＮＤセル群毎に、それらに対応するロ
ウデコーダ回路及びドライバ回路をメモリセルアレイの
左右に交互に分けて配置した場合でも本発明は有効であ
る。
【００６２】図４（ａ）は、ドライバ回路をメモリセル
アレイの左右で半ピッチずらした例である。また、図４
（ｂ）は、２行のＮＡＮＤセル群毎にドライバ回路を左
右交互に配設したものである。このような構成であって
も、第１の実施例と同様な効果が得られる。ドライバ回
路からＮＡＮＤセルまでの配線領域が十分に確保できる
ならば、３行以上のＮＡＮＤセル群毎にドライバ回路を
交互に配設することも可能である。
【００６３】また、本発明はＮＡＮＤセル型ＥＥＰＲＯ
Ｍに限らず、他の不揮発性メモリ、例えば通常のＮＯＲ
構造、ＡＮＤ構造、ＤＩＮＯＲ構造のＥＥＰＲＯＭに適
用することができる。さらに、不揮発性メモリ以外の例
えば、ＮＡＮＤ構造、若しくはカスケード構造をしたＤ
ＲＡＭにおいても本発明は有効である。その他、本発明
の要旨を逸脱しない範囲で、種々変形して実施すること
ができる。
【００６４】ここで、ＤＩＮＯＲセル型ＥＥＰＲＯＭの
等価回路を図８に示し、ＡＮＤセル型ＥＥＰＲＯＭの等
価回路を図９に示しておく。図中のＷＬ（ＷＬ0 ，ＷＬ
1 〜ＷＬ31）は制御ゲート、ＳＴ，ＳＴ１，ＳＴ２は選
択ゲート、Ｄ（Ｄ0 ，Ｄ1 〜Ｄn ）は主ビット線、Ｓは
共通ソース線、ＬＢはローカルビット線、ＬＳはローカ
ルソース線、ＡＮＤはＡＮＤセルブロックを示してい
る。
【００６５】ＤＩＮＯＲ型，ＡＮＤ型両方共に、制御ゲ
ート線（ワード線）の配線ピッチが小さく、ロウ・デコ
ーダ回路及びワード線ドライバ回路の設計が困難になっ
ている。従って、本発明のようにメモリセルアレイの両
側にドライバ回路及びロウ・デコーダ回路を配置するこ
とは極めて有効である。
【００６６】（実施例２）図１０は、本発明の第２の実
施例に係わる不良ビット救済機能を備えた半導体記憶装
置の基本構成を示す図である。
【００６７】ＤＲＡＭメモリセルがアレイ状に配置され
たメモリセルアレイ２１に対して、ロウデコーダ２３
（ＲＤＣφ〜）が両側に配置され、ワード線ドライバ２
２（ＷＤＲφ〜）を介して、ワード線ＷＬの４本毎の選
択を行っている。１つのロウデコーダ２３で選択される
ワード線群（４本）は、メモリセルアレイ２１に隣り合
う形で入力されている。予備のメモリアレイ２１′は、
メモリセルアレイ２１と同一のビット線ＢＬ上につなが
れており、外部より入力されたアドレス（図では省略）
に対し、救済するアドレスを比較し一致した場合は、予
備のメモリセル２１′を選択する不良救済回路２４（Ｓ
ＲＤＣＡ，ＳＲＤＣＢ）により、予備用のワード線ドラ
イバ２２′（ＳＷＤＲＡ，ＳＷＤＲＢ）を介して選択さ
れる。
【００６８】この不良救済回路２４は、予備メモリセル
アレイ２１′の両側に配置され、それぞれの側で独立に
救済することができる。ここで、Ｓはセンスアンプ２５
（Ｓ／Ａ）の左右を識別する信号である。このように配
置することにより、例えば、ＷＬＦφとＷＬＦ１がショ
ートした場合、ロウデコーダ２３のうちのＲＤＣ１を救
済すればよく、不良救済回路２４のうちのＳＲＤＣＢに
そのアドレスを記憶させればよい。
【００６９】このとき、反対側の不良救済回路ＳＲＤＣ
Ａは、使用しないですむので、他の場所の不良救済に使
用することができる。これが、前記図７に示すようにく
し形状にワード線を駆動するレイアウトでは、ＲＤＣφ
とＲＤＣ１の２つのロウデコーダを置き換えなければな
らず、不良救済回路ＳＲＤＣＡとＳＲＤＣＢの両方を使
用しなければならない。
【００７０】このように本実施例によれば、メモリセル
アレイ２１の両側にワード線ドライバ２２及びロウデコ
ーダ２３を設け、連続する４本ずつにブロック分けされ
たワード線を両側のドライバ２２に交互に接続している
ので、同一ブロックのワード線は同じロウデコーダ２３
で選択されることになる。従って、メモリセルアレイ２
１内の隣り同士のワード線が、同じロウデコーダ２３で
選択している割合が増えるため、ワード線間のショート
による不良が発生しても１つのロウデコーダ２３で救済
できる割合が増える。このため、ビット線救済効率の向
上をはかることができ、コスト低減に寄与することが可
能となる。
【００７１】なお、ワード線をブロック分けする本数は
４本に限るものではなく、仕様に応じて適宜変更可能で
ある。また、実施例ではワード線ドライバは複数本のワ
ード線を駆動するものが一体になっているが、各々のワ
ード線毎に分離されていてもよい。要は、ロウデコーダ
がワード線ドライバを介して連続する複数本のワード線
を選択する構成であり、同一ブロックのワード線が同じ
ロウデコーダで選択されるようになっていればよい。ま
た、メモリセルとしてはＤＲＡＭに限らず、ＰＲＯＭや
ＥＥＰＲＯＭ等の不揮発性メモリセルを使用することも
できる。
【００７２】（実施例３）図１１は、本発明の第３の実
施例に係わる不良ビット救済機能を備えた半導体記憶装
置の基本構成を示す図である。この実施例では、メモリ
セルを直列に接続したメモリセルユニット（ＮＡＮＤセ
ル）を有するアレイを用いている。
【００７３】アレイ構造が異なるのみで基本的には第２
の実施例と同じ構成であり、図１１中の３１〜３５は図
１０中の２１〜２５に相当している。１つのロウデコー
ダ３３で選択されるワード線の本数は、１つのメモリセ
ルユニットのワード線と一致させている。このようにす
ることで、ロウデコーダ３３の１個のアドレスを記憶す
ることによりメモリセルユニット単位の置きかえが可能
となる。
【００７４】このメモリ構成では、ビット線コンタクト
から遠いメモリセルのデータを読み出すときは、近い方
のメモリセルを介して読み出さなければならず、近い方
のメモリセルが不良を起こした場合、遠い方のメモリセ
ルのデータが読み出せなくなる。従って、メモリセルユ
ニット内の１ビットでも不良した場合、メモリセルユニ
ット毎置き換えなければならない。そこで本実施例のよ
うに救済するロウデコーダの単位とメモリセルユニット
を一致させればアドレス１つを記憶することでユニット
の救済が実現できる。
【００７５】このとき、１つメモリセルユニットの不良
に対して一方の不良救済回路（例えばＳＲＤＣＡ）を使
用すれば、他方の不良救済回路（例えばＳＲＤＣＡ）は
使用しないで済む。これが、前記図７に示すようにくし
形状にワード線を駆動するレイアウトでは、２つのロウ
デコーダを置き換えなければならず、不良救済回路もＳ
ＲＤＣＡとＳＲＤＣＢの両方を使用しなければならな
い。従って、不良救済効率が２倍となる。
【００７６】図１２（ａ）に不良救済回路ＳＲＤＣの具
体的構成を示し、図１２（ｂ）に予備のワード線ドライ
バ回路の具体的構成を示す。また、図１３に、ロウデコ
ーダ（ＲＤＣφ〜）とワード線ドライバ（ＷＤＲφ〜）
の具体的構成例を示す。
【００７７】なお、実施例としては示していないがこの
ような概念は、ＮＡＮＤセル型ＥＥＰＲＯＭやフラッシ
ュＥＥＰＲＯＭなどの不揮発性メモリやＳＲＡＭなどで
も同じように実現することができ、本発明の範囲であ
る。
【００７８】また、本発明では、ロウデコーダの単位で
救済しているが、これはロウデコーダの倍数の単位で救
済してもかまわない。また、ＮＡＮＤ型セルの場合、ロ
ウデコーダとメモリセルユニットの単位を一致させた実
施例を示したが、ロウデコーダの単位は、メモリセルユ
ニットの倍数で一致させてもかまわない。本実施例の中
で示した回路例であり図１２，図１３は、同じ機能とす
れば他の回路形式でもよく、その場合でも本発明は有効
である。
【００７９】
【発明の効果】以上述べたように本発明（請求項１〜
３）によれば、メモリセルアレイの両側にドライバ回路
を配置し、同一行のメモリセルユニット群を横切って配
設された複数本の制御ゲート線を同一のドライバ回路に
接続しているので、同一メモリセルユニットにおける制
御ゲート線、選択ゲート線の充放電時間を揃えることが
でき、読み出し及び書き込み開始時にそれらの電位レベ
ルの差をなくして安定した動作が可能となり、信頼性の
高い半導体装置を実現することが可能となる。
【００８０】また、本発明（請求項４）によれば、メモ
リセルアレイ内の隣り同士のワード線が、同じロウデコ
ーダで選択している割合が増えるため、ワード線間のシ
ョートによる不良が発生しても１つのロウデコーダで救
済できる割合が増える。従って、ワード線間のショート
等の隣り合う２本のワード線ショートが起こった場合の
無駄な救済を防止することができ、不良ビットの救済効
率の向上をはかり得る半導体記憶装置を実現することが
可能となる。
【図面の簡単な説明】
【図１】第１の実施例に係わるＮＡＮＤセル型ＥＥＰＲ
ＯＭのコア部のレイアウトを示す図。
【図２】図１のＮＡＮＤセル型ＥＥＰＲＯＭのｊ番目の
デコーダ回路とそのドライバ回路、ＮＡＮＤ列メモリセ
ルアレイを示す図。
【図３】図１のＮＡＮＤセル型ＥＥＰＲＯＭの（ｊ＋
１）番目のデコーダ回路とそのドライバ回路、ＮＡＮＤ
列メモリセルアレイを示す図。
【図４】本発明の変形例を示す図。
【図５】従来の４Ｍ，１６Ｍ，３２ＭビットのＮＡＮＤ
セル型ＥＥＰＲＯＭのコア部のレイアウトを示す図。
【図６】図５のＮＡＮＤセル型ＥＥＰＲＯＭの１番目の
デコーダ回路、ドライバ回路、ＮＡＮＤセル列の回路を
示す図。
【図７】メモリセルアレイの左右にデコーダ回路を配置
した例を示す図。
【図８】ＤＩＮＯＲセル型ＥＥＰＲＯＭを示す等価回路
図。
【図９】ＡＮＤセル型ＥＥＰＲＯＭを示す等価回路図。
【図１０】第２の実施例に係わる半導体記憶装置の基本
構成を示す図。
【図１１】第３の実施例に係わるＮＡＮＤセルを用いた
半導体記憶装置の基本構成を示す図。
【図１２】不良救済回路及び予備ワード線ドライバ回路
の例を示す図。
【図１３】ロウデコーダとワード線ドライバの回路例を
示す図。
【符号の説明】
１１…ＮＡＮＤセル １２…ドライバ回路（ＤＲＶ０，ＤＲＶ１，〜） １３…ロウ・デコーダ（ＲＤＣ０，ＲＤＣ１，〜） ２１，３１…メモリセルアレイ ２２，３２…ワード線ドライバ ２３，３３…ロウデコーダ ２４，３４…不良救済回路 ２５，３５…センスアンプ ＢＬ０〜ＢＬｍ…ビット線 ＣＧＮ１〜ＣＧＮ８…制御ゲート線 ＳＧＮ…ドレイン側選択ゲート線 ＳＧＳ…ソース側選択ゲート線
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 Ｇ１１Ｃ 17/00 ３０９ Ｆ Ｈ０１Ｌ 29/78 (72)発明者 百冨 正樹 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝多摩川工場内 (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 長谷川 武裕 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】メモリセル又はメモリセルを複数個接続し
    たメモリセルユニットがアレイ状に配列されたメモリセ
    ルアレイと、前記メモリセルアレイのワード線を選択す
    る行選択手段と、前記メモリセルアレイのビット線を選
    択する列選択手段とを備えた半導体記憶装置において、 前記メモリセルアレイの両側に、各々複数本のワード線
    を駆動するワード線ドライバをそれぞれ配設し、前記ワ
    ード線を連続する複数本ずつにブロック分けし、同一ブ
    ロックのワード線を同じドライバに接続してなることを
    特徴とする半導体記憶装置。
  2. 【請求項２】半導体基板上に、電気的書き替え可能なメ
    モリセルを複数個接続してメモリセルユニットを構成
    し、このメモリセルユニットがマトリックス配列された
    メモリセルアレイと、前記メモリセルアレイのワード線
    を選択する行選択手段と、前記メモリセルアレイのビッ
    ト線を選択する列選択手段とを備えた半導体記憶装置に
    おいて、 前記メモリセルアレイの両側に、前記メモリセルユニッ
    トの２つに対して１個の割合で、前記ワード線を駆動す
    るワード線ドライバがそれぞれ配設され、同一行の各メ
    モリセルユニットを横切って配設された複数本のワード
    線は同一のドライバに接続されてなることを特徴とする
    半導体記憶装置。
  3. 【請求項３】半導体基板上に、電気的書き替え可能なメ
    モリセルを複数個接続してメモリセルユニットを構成
    し、このメモリセルユニットがマトリックス配列された
    メモリセルアレイと、同一行の各メモリセルユニットを
    横切ってそれぞれ複数本配設された制御ゲート線と、同
    一列の各メモリセルユニットを横切ってそれぞれ配設さ
    れたビット線とを備えた半導体記憶装置において、 前記メモリセルアレイの両側に、前記メモリセルユニッ
    トの２つに対して１個の割合で、前記ワード線を駆動す
    るワード線ドライバがそれぞれ配設され、偶数行の各メ
    モリセルユニットを横切る複数本のワード線は前記メモ
    リセルアレイの一端側のドライバに接続され、奇数行の
    各メモリセルユニットを横切るワード線は他端側のドラ
    イバに接続されてなることを特徴とする半導体記憶装
    置。
  4. 【請求項４】前記メモリセルアレイの両側に、前記ワー
    ド線ドライバに対応してロウデコーダが設けられている
    ことを特徴とする請求項１〜３のいずれかに記載の半導
    体記憶装置。
  5. 【請求項５】前記メモリセルユニットは、前記メモリセ
    ルを複数個直列接続してなるＮＡＮＤセル、又はメモリ
    セルを複数個並列接続してなるＡＮＤセル若しくはＤＩ
    ＮＯＲセルであることを特徴とする請求項１〜３のいず
    れかに記載の半導体記憶装置。
  6. 【請求項６】メモリセル又はメモリセルを複数個接続し
    てなるメモリセルユニットがアレイ状に配置されたメモ
    リセルアレイと、前記メモリセルアレイの両側に配置さ
    れた複数の主ロウデコーダ及び主ワード線ドライバと、
    前記メモリセルアレイの中の不良セルを救済するための
    予備メモリセルアレイと、前記予備メモリセルアレイの
    両側に配置された複数の予備ワード線ドライバと、不良
    セルのアドレスを記憶しておき、入力されたアドレスと
    不良セルのアドレスが一致した場合に前記予備ワード線
    ドライバを選択する不良救済回路とを備えた半導体記憶
    装置において、 前記ロウデコーダで選択され前記ワード線ドライバで駆
    動されるワード線は連続する複数本ずつにブロック分け
    され、同一ブロックのワード線は同じロウデコーダで選
    択されることを特徴とする半導体記憶装置。
  7. 【請求項７】前記ワード線の各ブロックは、前記メモリ
    セルアレイの両側のワード線ドライバに１ブロック毎に
    又は２ブック毎に交互に接続されていることを特徴とす
    る請求項１又は６に記載の半導体記憶装置。
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