JPH07263646A

JPH07263646A - 強誘電体ダイオード素子、並びにそれを用いたメモリー装置、フィルター素子及び疑似脳神経回路

Info

Publication number: JPH07263646A
Application number: JP6055951A
Authority: JP
Inventors: Yukio Watabe; 行男渡部
Original assignee: Mitsubishi Chemical Corp
Current assignee: Mitsubishi Chemical Corp
Priority date: 1994-03-25
Filing date: 1994-03-25
Publication date: 1995-10-13

Abstract

(57)【要約】【構成】半導体層上に強誘電体層を積層して、これら
の層上に１対の電極を形成してなるダイオード素子であ
って、強誘電体薄膜をよぎって該半導体層に流れる非ト
ンネル性の電流電圧特性が０℃以上でヒステリシスを有
する強誘電体ダイオード素子。【効果】本発明によれば、単純な構成で、神経疑似素
子や高集積化の容易なメモリー素子を提供することがで
きる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、強誘電体ダイオード素
子に関し、強誘電体を用いたダイオードの電流電圧特性
に見い出されたヒステリシスを利用する素子に関する。
また、この素子のメモリー素子としての構成法、疑似神
経回路に於けるシナプス素子、及び学習可能なフィルタ
ー素子に関する。

【０００２】

【従来の技術】近年、脳の働きを模倣するコンピュータ
ーの研究が盛んである。学習における脳の働きを電気回
路としてみると、一定の刺激を与えられた素子の情報が
選択的に抽出されることが大きな特徴と言われている。
脳内で神経細胞はシナプスにより互いに結合されてい
る。学習での選択性の増加は、刺激を与えることによ
り、シナプスが特定の１対の神経細胞間の情報、即ち電
流伝達が増加することにより起こると言われている。さ
らに、シナプスは長い間刺激が加えられないと、この選
択性を減少または失うと言われるが、このような忘却性
も脳の働きとして重要であることが分かってきている。
このような複雑な脳内の組織の働きを模倣することは、
複数の素子や複雑な回路を用いて初めて可能である。

【０００３】また、現在用いられている固体メモリーの
主流はＤＲＡＭであり、ＦＥＴとキャパシターから構成
させれ、キャパシターに蓄えられた電荷を放出させ電流
として読み出す。一方、超伝導酸化物を用いての素子化
研究や、伝導性ペロブスカイト酸化物を誘電体に組み合
わせて素子化する研究開発が近年盛んになされている。
このような伝導性酸化物としては、ＹＢａ₂Ｃｕ₃Ｏ₇，
（Ｌａ，Ｓｒ）₂ＣｕＯ₄，（Ｌａ，Ｓｒ）ＭｎＯｎ₃が
知られている。

【０００４】

【発明が解決しようとする課題】従来の技術では、適度
の忘却性を持ったシナプス模倣素子を単純な構成で作製
することは出来ず、このため集積度、生産性が低く、実
用性に乏しかった。また、単純な素子だが極低温でない
とこの様な動作ができないという問題があった。例え
ば、田村らは、極低温で、ＢａＴｉＯ₃薄膜の分極状態
によりバンドの曲がりが変わるため、ＢａＴｉＯ₃をト
ンネルする電流の大きさが変わることを発表している
（第40回応用物理学会予稿集１２５頁1993年春季）。

【０００５】また、ＤＲＡＭでは、高集積化に伴い素子
構造と配線が複雑となり、特に、高集積化してもキャパ
シターの容量を低下できないので、立体構造を持ったキ
ャパシターを用いて実効面積を大きくしたり、ＳｉＯ₂
に代えて誘電率の大きい絶縁体を用いる努力が続けられ
ている。このため、生産コストの急増が問題となってい
る。

【０００６】

【課題を解決するための手段】本発明者は、半導体層の
上に形成された強誘電体薄膜をよぎってある一定以上の
電流を流すと、電流電圧特性が著しく変化することを見
出した。この効果は数分程度保持され、長時間立つと見
られなくなることも分かった。このような現象は、まさ
にシナプスそのものである。

【０００７】また、ＤＲＡＭと別の原理からなる、より
単純で集積度の高いメモリーにも応用すべく、さらに、
検討を重ねた。上記の現象の保持時間は、ＤＲＡＭで行
なわれているリフレッシュ周期である通常１ミリ秒程度
に比べ十分長いので、ＤＲＡＭと同様のリフレッシュを
行なうことによりメモリー保持を行なうことに考え至っ
た。

【０００８】本発明の要旨は、半導体層上に強誘電体層
を積層し、これを１対の電極で挟んで構成されたダイオ
ード素子であって、該電極間に０℃以上で動作電圧より
大な電圧を印加して過大な電流を流すことにより低抵抗
状態となることを特徴とする強誘電体ダイオード素子に
存する。図１（ａ），（ｂ）及び（ｃ）は夫々、本発明
のダイオード素子の構成を示す断面図である。図１
（ａ）は、半導体基板上２に強誘電体層１を積層した
例、図１（ｂ）は、基板３上の半導体層２上に強誘電体
層１を積層した例、図１（ｃ）は基板３上に電極４を積
層し、この上に強誘電体層１、半導体層２の順に積層し
た例を示す。素子の作製の容易な点から、図１（ｂ），
（ｃ）に示すように、半導体薄膜層２を基板３上に直接
または強誘電体層１を介して設けた素子構成が好まし
い。

【０００９】本素子の動作原理は、強誘電体層１と半導
体層２からなるダイオード構造の電極４，５間に電圧を
印加すると、この時流れた電流が大きい程、またその時
間が長い程、この直後にダイオードの電気抵抗が低くな
ることにある。図２（ａ）及び（ｂ）は、図１の本発明
のダイオード素子の電流電圧特性を示す図であり、横軸
は電圧、縦軸は電流を示す。図２（ａ）は、順次大きな
正電圧を印加し、次に順次ゼロに戻し、順次大きな負の
電圧を印加し、最後に順次ゼロに戻した場合の電圧電流
特性である。この時、ヒステリシスが現われ、戻りの電
流値が初めの電流値より大きい。さらに、図２（ｂ）で
は電極４，５間に動作電圧より大な電圧を印加して過大
な電流、通常１０^-5〜１０^-3Ａ／ｃｍ²を流した直後、
この電圧より小さい動作電圧、典型的にはその１／１０
０から１／２の動作電圧を加えて、その電流値（図中、
実線で示される。）を測定すると、何もしなかった状態
（図中、破線で示される。）に比べ大きい。この低抵抗
状態は、通常、一定の極性方向であり、反対の極性では
抵抗の変化は少ない。また、低抵抗状態の保持時間は、
現在のところ、１分程度である。これは、ＤＲＡＭでの
リフレッシュ時間に比べ十分長いので、ＤＲＡＭ型のメ
モリー構成が可能となる。

【００１０】本素子と類似の現象は、一般に絶縁破壊に
付随してよく見られる現象である。しかし、本素子で
は、上述の特性が繰り返し再現性よく現われることが希
な点である。書き込み電流とその通電時間が小さ過ぎる
と状態変化が小さく読み出しの信号が小さくなる。しか
し、繰り返し測定しても素子特性が変わらない特徴を維
持するためには、書き込み時に電流を流し過ぎて、完全
に絶縁破壊させないように、印加電圧と時間を設定す
る。

【００１１】また、本素子は、ＤＲＡＭのように静電容
量を記憶担体とするのでなく、電流が通る部分があれば
素子となり得るので、断面を１００ｎｍ²以下にするこ
とも可能であり、超高密度の集積が可能である。また、
書き込みは、電界強度で決まり、オーダーとして１００
ｋＶ／ｃｍ程度である。このため、均一な強誘電体層が
形成できる限り、膜厚を薄くすることにより、書き込み
電圧を数ボルト以下、１００ｎｍ以下の膜厚では１ボル
ト以下にすることも可能である。さらに、記憶保持時間
も、より不純物を除くことや、素子断面積を小さくする
ことによって長時間化すると考えられる。

【００１２】本素子の動作原理は、まだ十分解明されて
いないが、書き込み時に大きな電流を流す際、半導体層
と強誘電体層の界面にキャリヤが注入され、これが、強
誘電体層内の微小分極域に捕獲され、トラップ準位を形
成し電気伝導度の高い層を形成性するためではないかと
考えられる。このため、記憶保持時間は、この分極域の
誘電緩和時間が長い程、これに伴う注入キャリヤの捕獲
時間が長い程長くなると考えられる。また、この現象
は、厚い強誘電体層でも見られ、トンネル電流とは異な
る温度依存性を示すので、強誘電体層内の欠陥や分極域
を伝わる電流に関係するものと考えられる。

【００１３】強誘電体に接する導電体に半導体を用いる
のは、上述のように本ダイオードでヒステリシスが見ら
れる原因が、これらの層と強誘電体の界面での電子また
はホールの捕獲現象等であると想定され、金属的伝導で
なく、キャリヤの少ない材料が好ましいと考えられるた
めである。このような材料は、Ｓｉ，アモルファスシリ
コン，テルル，インジウム酸化物など容易に薄膜が形成
しやすい半導体でもよい。また、これらの界面で強誘電
体に制御されるキャリヤ以外の寄与を減らすためには、
シリコンのように高結晶性のものを用いることも好まし
い。特に、ペロブスカイト構造を有する強誘電性酸化物
を強誘電体層として用いる場合、シリコン以外にペロブ
スカイト構造の半導性または導電性酸化物薄膜を伝導性
薄膜として、強誘電体をエピタキシャル成長させ界面準
位を減らすのが好適である。

【００１４】このようなペロブスカイト構造の半導性ま
たは導電性酸化物としては、ＹＢａ ₂Ｃｕ₃Ｏ₇，（Ｌ
ａ，Ｓｒ）₂ＣｕＯ₄，（Ｎｄ，Ｃｅ）₂ＣｕＯ₄ ，（Ｌ
ｎ，Ｍ）ＴｍＯ₃ （Ｌｎ：希土類金属，Ｍ：アルカリ土
類金属，Ｔｍ：３ｄ遷移金属）が例示できる。半導体の
ペロブスカイト構造の酸化物半導体及び導電体を例示す
ると、銅酸化物で超伝導体構造をとるペロブスカイト酸
化物：ＬｎＢａ₂Ｃｕ₃Ｏ_5. _5+x （Ｌｎ＝Ｙ，Ｇｄ，Ｓ
ｍ，Ｎｄ，Ｅｕ等の３価の希土類金属元素から選ばれる
少なくとも１種の元素、０＜ｘ＜０.８，Ｌｎ＝Ｐｒの
場合、０＜ｘ＜１.５）、Ｂｉ₂Ｓｒ₂（Ｃａ_1-yＬｎ_y）
_n-1Ｃｕ_nＯ_6+2n+d（０＜ｄ＜１，ｎ＝１〜３，Ｌｎ＝
Ｙ，Ｎｄ等の希土類金属元素，ｙ＝０.５〜１），Ｌｎ
_2-zＭ_zＣｕＯ_4-d（０＜ｄ＜０．２，ｚ＝０〜０．０
５、好ましくは０〜０．０１，Ｍ＝Ｓｒ，Ｃａ，Ｂａ，
ＣｅまたはＬｎ，Ｌｎ＝Ｌａ，Ｐｒ，Ｎｄ，Ｓｍ，Ｅ
ｕ，Ｇｄ等の希土類金属元素、典型例としてはＬａ_2-z
Ｓｒ_zＣｕＯ₄，Ｐｒ_2-xＣｅ_xＣｕＯ₄）が例示できる。
さらに、これらの材料でＣｕを他の周期表７族〜１０族
遷移金属、例えばＦｅ，Ｎｉ，Ｃｏ，Ｍｎ等、特にはＦ
ｅ，Ｎｉ，Ｃｏで部分置換または全置換した材料を用い
てもよい。この具体例としては、ＹＢａ₂Ｃｕ₂Ｃｏ
Ｏ₇，Ｂｉ₂Ｍ _n+1Ｃｏ_nＯ_6+2n+d（０＜ｄ＜１，ｎ＝１，
２，Ｍ＝Ｃａ，Ｓｒ，Ｂａ），Ｌａ_2- _zＳｒ_zＣｏＯ
₄（ｚ＝０〜０．５），Ｌａ_2-zＳｒ_zＮｉＯ₄（ｚ＝０〜
０．５），Ｎｄ_2-zＳｒ_zＮｉＯ₄（ｚ＝０〜０．５）が
挙げられる。

【００１５】また、銅酸化物超伝導体類似物以外の導電
性ペロブスカイト酸化物としては、一般式Ｌｎ_1-xＭ_xＴ
Ｏ₃ （Ｌｎ＝希土類金属元素（Ｌａ，Ｃｅ，Ｐｒ，Ｎ
ｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔ
ｍ，Ｙｂ，Ｌｕ，Ｙ）から選ばれる少なくとも一種、Ｍ
＝Ｍｇ，Ｃａ，Ｓｒ，Ｂａから選ばれる少なくとも一
種、Ｔ＝遷移金属元素：Ｔｉ，Ｖ，Ｃｒ，Ｍｎ，Ｆｅ，
Ｃｏ，Ｎｉ，Ｃｕ等、ｘ＝０〜固溶限界、通常０．４程
度迄）で示されるものが挙げられる。具体例としては、
Ｌａ_1-xＳｒ_xＴｉＯ₃（ｘ＝０〜１），Ｌａ_1-xＳｒ_xＶ
Ｏ₃（ｘ＝０〜０．４），Ｌａ_1-xＭ_xＣｒＯ₃（Ｍ＝Ｍ
ｇ，Ｓｒ，Ｂａ，ｘ＝０〜０．２），Ｌａ_1-xＭ_xＭｎＯ
₃（Ｍ＝Ｃａ，Ｓｒ，Ｂａ，ｘ＝０〜０．２），Ｌａ_1-x
Ｍ_xＦｅＯ₃（Ｍ＝Ｓｒ，Ｂａ，ｘ＝０〜０．４），Ｌａ
_1-xＭ_xＣｏＯ₃（Ｍ＝Ｓｒ，Ｂａ，ｘ＝０〜０．２），
Ｌａ_0.85Ｂａ_0.15Ｃｒ_1-xＦｅＯ₃（ｘ＝０〜１），Ｌａ
_0.85Ｂａ_0. ₁₅Ｍｎ_1-xＣｒ_xＯ₃ （ｘ＝０〜１），Ｌａ
_0.85Ｂａ_0.15Ｍｎ_1-xＦｅ_xＯ₃ （ｘ＝０〜１），Ｌａ
_0.85Ｙ_0.15Ｍｎ_1-xＦｅ_xＯ₃，ＬａＣｏ_1-xＭｎ_xＯ₃（ｘ
＝０〜０．１）、更に遷移金属Ｔの一部または全部をＮ
ｂ，Ｔａ，Ｍｏ，Ｗで置換したもの、例えば、ＬｎＦｅ
_1-xＭｏ_xＯ₃ （ｘ＝０〜０．２５，Ｌｎ＝Ｌａ，Ｐｒ，
Ｎｄ，Ｓｍ，Ｅｕ，Ｇｄ，Ｔｂ，Ｄｙ，Ｈｏ，Ｅｒ，Ｔ
ｍ，Ｙｂ，Ｌｕ，Ｙ），ＬａＣｏ_1-xＷ_xＯ₃，ＬｎＣｏ
_1-xＭｏ_xＯ₃，ＬａＮｉ_1-xＷ_xＯ₃，ＬａＮｉ_1-xＭｏ _xＯ
₃（ｘ＝０〜０．２５）が挙げられる。

【００１６】特に、図１（ｃ）のような構造では、半導
体層は、前述の半導体に加え、より低温で成膜可能なカ
ルコゲナイドを含む半導体やアモルファスＳｉ等を用い
ることができる。これらの膜厚は、通常１０〜５０００
オングストロームであり、好ましくは５０〜１０００オ
ングストロームである。また、本ダイオードに用いられ
る強誘電体薄膜としては、ペロブスカイト構造を有する
酸化物、または、強誘電性を持つ高分子、または、Ｂａ
ＭｇＦ₄のようなフッ化物が例示できる。ペロブスカイ
ト構造を有する強誘電性酸化物としては、ＢａＴｉ
Ｏ₃，ＬｉＮｂＯ₃，ＫＮｂＯ₃，ＹＭｎＯ₃，Ｂｉ₃Ｔｉ₄
Ｏ₁₂，ＰｂＴｉＯ₃，ＰｂＴｉ_1-xＺｒ_xＯ₃、また一般式
（Ｐｂ，Ｌａ）（Ｔｉ，Ｚｒ）Ｏ₃で示される酸化物等
が例示できる。特に、極薄膜化しても、強誘電性を保持
する上記のＰｂとＴｉを含む酸化物が好適である。膜厚
を選ぶ基準は、十分弱い電圧に対して本ダイオードの特
性が絶縁性を示すことである。このため強誘電体の絶縁
性を壊さない程度に膜厚を大きくとることが重要であ
る。これらの膜厚は、通常１０〜５０００オングストロ
ームであり、好ましくは１００〜２０００オングストロ
ームである。

【００１７】本発明に用いられる電極用電気伝導薄膜と
しては、Ｃｕ，Ａｌ，Ａｕ，Ａｇ，Ｐｔ，Ｐｄ，Ｔｉ，
Ｎｉなどの金属薄膜及びその合金または積層膜が挙げら
れる。また、インジウムスズ酸化物（ＩＴＯ）やＲｕＯ
₂等の酸化物を用いてもよい。特に、図１（ｃ）の構造
での電極４には、強誘体層と反応しないことが重要であ
り、前述のペロブスカイト導電性酸化物で電気伝導度の
高い組成、例えば、Ｌａ_0.5Ｓｒ_0.5ＣｏＯ₃等を用いた
り、または、ＲｕＯ₂を用いたり、反応性の少ない白金
が強誘電体層に接するようにしたＰｔ（またはＰｄ）と
Ｔｉ，Ｎｉ等の積層膜が用いられる。これらの膜厚は、
通常１００〜１００００オングストロームであり、好ま
しくは１０００〜３０００オングストロームである。

【００１８】これらの積層膜は公知の、スパッター蒸着
法やレーザー蒸着法等の物理蒸着法やＭＯ−ＣＶＤ等の
化学蒸着法、ゾルゲル法などにより作製できる。基板と
しては、Ｓｉやサファイヤの単結晶、場合によってはそ
の多結晶基板，耐熱性ガラス，ＳｒＴｉＯ₃，ＬａＡｌ
Ｏ₃等のペロブスカイ構造を有する単結晶基板が用いら
れる。図１（ｂ）の半導体層２、図１（ｃ）の電極４が
酸化物である場合、これらをＳｉやサファイヤ耐熱性ガ
ラス基板に直接積層しないこともある。即ち、成膜時の
両者の反応を避けたり、両者の格子不整合を緩和するた
めに、基板とこれらの層間に、ＹＳＺ（Ｙ安定化ＺｒＯ
₂），ＣｅＯ₂，ＭｇＯ，Ｐｔ，Ｐｄ等のバッファ層を形
成してもよい。

【００１９】次に、本素子で構成する装置を説明する。
図３は本素子を用いて脳の働きを模倣した回路の模式図
である。脳神経系に関するＨｅｂｂの学習則（例えば、
生体の科学第４４巻（５）５４０−５４３（１９９
３）あるいは、Ｄ．Ｏ．Ｈｅｂｂ，ＴｈｅＯｒｇａｎ
ｉｚａｔｉｏｎｏｆＢｅｈａｖｉｏｒ（Ｗｉｌｅｙ，
１９４９））によれば、特定の神経細胞間のシナプス１
１が学習により選択的に信号を通し易くなるには、信号
を発振する神経細胞１２の特定の信号に対して受信側の
細胞１３，１４が発振しその信号を再び神経細胞１２に
戻すことが必要と言われている。

【００２０】このような回路は、１１が本強誘電体ダイ
オード、１２，１４が正極性の信号を発する演算素子、
または演算回路、またはメモリー、１３が負極性の信号
を発する演算素子、または演算回路、またはメモリーと
して実現できる。即ち、入力信号１５が、正極性の信号
を発する演算素子、または演算回路、またはメモリー１
２に与えられると、この時、強い電流を１３、１４の素
子に与える。素子１４が発する正極性の信号は、その強
誘電体ダイオード１１の低抵抗状態を打ち消すように動
作するが、負極性の信号を発する１３からの信号はその
強誘電体ダイオード１１をさらに低抵抗化するように動
作する。そして、類似の信号が与えられる程、この低抵
抗状態の保存状態はよくなり、一定の信号に対して常に
この回路から優先的に出力されるようになる。これは、
シナプス結合の形成そのものである。

【００２１】本強誘電体ダイオードを用いた、この回路
は現在のコンピューターと異なり、学習により自然発生
的に回路網が形成されていくこと、及び、微細なリソグ
ラフィーに頼らず複雑なネットワークが組めることが特
徴である。また、図４（ａ），（ｂ）は夫々、ハイパス
フィルターおよびローパスフィルターの回路図である
が、抵抗ＲとキャパシターＣからなるハイパスフィルタ
ー（図４ａ）、ローパスフィルター回路（図４ｂ）で
は、夫々時定数ＲＣより高いまたは低い信号のみ伝達す
る。この抵抗を本強誘電体ダイオードで置き換えれば学
習により抵抗Ｒが低下する。このため、学習により、あ
る時間の間、許容されるしきい値が狭くなったり広くな
ったりするハイパスまたはローパスフィルターが可能と
なる。

【００２２】次に、図５はＤＲＡＭ代替用の集積回路構
成例の断面図を示す。上下電極４，５はワードライン
（図示せず）とビットライン（図示せず）を兼ね、単純
マトリックス回路を構成する。この電極４，５間に強誘
電体層１と半導体層２による本強誘電体ダイオード素子
が形成される。これら配線の各々の一端にはＦＥＴなど
による配線選択用のスイッチング素子が設けられ、各強
誘電体ダイオード素子が選択され、読み出され、または
書き込み消去される。これは、本強誘電体ダイオード素
子のメモリー保持をＤＲＡＭの回路技術をそのまま応用
して行なえる。特に、リフレッシュは、一定の周期で各
ダイオードを選択し、読み出し、読み出した状態がオン
なら追加書き込みを行い、オフなら放置または消去（書
き込みと反対の電圧印加）する。これにより、強誘電体
ダイオード素子を用いた集積回路に於いて、メモリー状
態即ち、低抵抗状態を維持できるメモリー装置となる。

【００２３】また、図６は本素子を用いたメモリー装置
の概念図である。基板である円盤３上に半導体層２及び
強誘電体層１を積層して、本強誘電体ダイオード素子を
形成し、これを回転可能として、前述の通常の素子構成
では電極５に相当する導電性の針１０に電気を流してメ
モリー装置としてもよい。強誘電体ダイオード素子の読
み出しは、一定の電圧に対して電流が流れ易い状態と流
れ難い状態を夫々１，０に対応させる。この定義は逆で
もよい。この状態は、この読み出し電圧に比べて十分大
きな、典型的には２倍以上の、電圧を印加することによ
り行なう。書き込みと読み出しの電圧の極性は、構成す
る半導体層と強誘電体薄膜の種類により異なるが、電流
の流れやすい極性で読み出す。また書き込みは、多くの
場合、読み出し電圧の極性と同じであり、消去は、書き
込み電圧と逆向きの電圧を同じ大きさで印加する。

【００２４】この場合、円盤３を回転させ針を移動させ
ながら読み出し、その結果に従って、リフレッシュ即ち
再書き込みを行なう。この場合、集積密度が低い場合
や、円盤の半径が小さい場合は、円盤の回転と、針の移
動を高速にして、リフレッシュが可能である。しかし、
より高密度または円盤が大型化すると、リフレッシュ周
期を十分短くすることが困難なので、強誘電体薄膜自体
のメモリー保持特性を向上する必要がある。ここで、基
板３である円盤には少なくとも下地の一部に電極を設
け、回転軸等を通して、電圧源と電気的に半導体２を結
合されていることが必要である。

【００２５】本強誘電体ダイオード素子を用いたメモリ
ーには上述の２種類が挙げられるが、メモリーとしての
構成は、固体素子として用いる方が容易であり、既存回
路技術と配線技術ががそのまま利用できる。さらに、本
強誘電体ダイオード素子は、２端子素子で配線が１素子
につき２本のみでよく、また素子構成も強誘電体薄膜上
の上部電極と、半導体層上の電極から構成される単純な
ものである。このため、既存のＤＲＡＭに比べ大幅な集
積度の向上が見込まれる。結晶性からみても強誘電性は
１０ｎｍの膜厚でも出現しているので、横方向の寸法も
これと同等の微細化が期待できる。これに対する配線も
同じ寸法まで可能として、集積度を見積ると現在のＤＲ
ＡＭチップと同じ大きさで、１テラビット（１０００ギ
ガビット）の集積が期待できる。素子構成と配線の単純
さ、通常の半導体素子のような厳密な不純物や欠陥制御
が不要であるため、多層化が可能である。即ち、基板上
の同一位置に複数のダイオード素子を積み重ねてもよ
い。本メモリーでは、強誘電体薄膜にピンホールがある
と、その部分は常に１になる。この誤った１は、読み出
し時の電圧での電流値を測定する回路を設け、しきい値
を設定し、しきい値以上の電流が発生した場合はエラー
として、エラー補正する回路を付加してもよい。

【００２６】一方、円盤として強誘電体ダイオード素子
を用いる場合は、配線が不要で針も導電性があればよい
ので、記録読み出しヘッドが小型軽量化できる利点があ
る。これにより、アクセスが高速化し、ヘッドのコスト
が低下できる。また、円盤には、従来、フロッピー、磁
気ディスク、光ディスク、コンパクトディスク等全ての
ディスクメモリーで、機械的または磁気的または光学的
に行なわれているトラックとセクターの信号とヘッドサ
ーボ用信号を組み込み、ヘッドにサーボをかける手段９
をそなえることが必要である。この方式のメモリーの記
録密度は、前述の方式と同様であるが、記録円盤自体の
作製が極めて容易である点が重要である。円盤として用
いる方式では、上記の材料を電解研磨等で作製した針の
他に、ＳＴＭ（走査型トンネル顕微鏡）に用いられる針
及びその材料を用いることができる。さらに、針のスキ
ャン法としては、異なった場所を移動する時は針を円盤
から離して行なうのが好ましい。例えば、ＡＦＭ（原子
間力顕微鏡）の操作法で知られているタッピングモード
が好ましい。また、ヘッド内に読み出しと書込み消去用
の１対の針を備え、この針が同一円周上に並ぶように配
置するのも好ましい。これにより、円盤を高速に回転し
ても、読み出し直後にリフッレシュまたは消去が可能と
なる。これら一対の針を半径方向に並べ、一度に複数の
円周上で読み出し書き込み、消去をしてもよい。

【００２７】

【実施例】以下実施例に基づき本発明をさらに詳細に説
明する。実施例１レーザー蒸着法により、（１００）面を持つＳｒＴｉＯ
₃単結晶基板上に膜厚５００ÅのＬａ_2-xＳｒ_xＣｕＯ₄(x
=0)半導体薄膜を形成した。この時の酸素ガス圧は１０
ｍｔｏｒｒで、基板温度約７００℃、ＡｒＦレーザーエ
ネルギー密度約１Ｊ／ｃｍ²であった。蒸着終了後、酸
素圧１００ｔｏｒｒ中で基板を降温し、１００℃以下で
大気中に取り出した。Ｘ線回折によりこの薄膜はＣ軸に
配向したエピタキシャル膜であることが分かった。この
薄膜の抵抗は１００ｋΩ程度であり、比抵抗率は約０．
５Ωｃｍであった。真空槽に戻し酸素圧１００ｍｔｏｒ
ｒ中で蒸着温度まで基板を昇温し、レーザー蒸着法で１
０００ÅのＰｂＺｒ_xＴｉ₁ _-xＯ₃薄膜（ｘ＝０．５）を
上記薄膜上に積層した。この時の酸素ガス圧は１００ｍ
ｔｏｒｒで、基板温度約５７０℃、ＡｒＦレーザーエネ
ルギー密度約２Ｊ／ｃｍ²であった。蒸着終了後、酸素
圧１００ｔｏｒｒ中で基板を降温し、１００℃以下で大
気中に取り出した。Ｘ線回折によりこの薄膜はややａ軸
配向の混入したＣ軸配向エピタキシャル膜であることが
分かった。

【００２８】この薄膜のリークのない部分とＰｂＺｒ_x
Ｔｉ_1-xＯ₃を機械的に剥離させた部分の夫々１ｍｍ角領
域に金薄膜を電極として形成した。この部分に１０〜１
０００Ｈｚのサイン波を印加したところ、残留分極２μ
Ｃ／ｃｍ²程の強誘電体特性が見られた。同一部分に先
端直径５０μｍの導電性針を立てて直流電圧を振幅２Ｖ
で０，２，０，−２，０Ｖの順に２００ステップに分割
して約１０分間でスキャンして電流電圧特性を測定した
ところ図７（横軸は電圧、縦軸は電流を示す。）のよう
なヒステリシスが見られ、同一条件で繰り返し測定して
も特性は殆ど変化しなかった。さらに、同一部分に直流
電圧±２を印加した後、±０．５Ｖの電圧まで印加した
直後に電流電圧特性を測定すると図８（横軸は電圧、縦
軸は電流を示す。）のようにメモリー効果が認められた
が、５分程度後にはメモリー効果は見られなくなった。
また、＋２Ｖで長期に印加電圧を保持すると電流が増加
する傾向や、上記の電流電圧特性で、より電流が増加す
ることが確認された。図８で白抜きの丸は＋２Ｖ印加直
後の電流電圧特性、黒塗りの四角は−２Ｖ印加直後また
は＋２Ｖ印加後５分以上経過後の電流電圧特性である。

【００２９】再び、同一部分に直流電圧＋２Ｖを印加し
た後、±０．５Ｖの電圧までの電流電圧特性を測定後、
再度１分後に直流電圧＋２Ｖを印加し（リフレッシ
ュ）、±０．５Ｖの電圧までの電流電圧特性を測定する
ことを繰り返した。この時、５回のリフレッシュで電流
電圧特性は殆ど変化せず、−２Ｖを印加した後の±０．
５Ｖの電圧までの電流電圧特性の傾きの約３倍（３倍電
気抵抗が減っている）であった。

【００３０】実施例２レーザー蒸着法で、（Ｐｂ_1-xＬａ_x）ＴｉＯ₃薄膜（ｘ
＝０．０５）を半導体性のＳｒＴｉＯ₃ ：Ｎｂ（１０
０）基板上に作製し、実施例１と同様の実験を行なっ
た。但し、ＰｂＺｒ_xＴｉ_1-xＯ₃を機械的に剥離させた
部分には１ｍｍ角領域に金薄膜を電極として形成した
が、ＰｂＺｒ_xＴｉ_1-xＯ₃上には金電極を付けず、先端
直径５０μｍの導電性針を直に押しつけた。

【００３１】電流の絶対値は小さく、より高い電圧が必
要ではあるが、この場合も実施例１のような、測定毎で
殆ど変化しない電流電圧特性のヒステリシス（図９）と
数分程度のメモリー効果と、電圧を＋６Ｖ印加すること
によるリフレッシュでメモリー回復ができた。図２のよ
うに基板を回転して記録体とできることが分かる。

【００３２】比較例Ｓｉ基板とその上のＳｉＯ₂酸化膜の上に金を蒸着して
実施例２と同様の構造を作製した。この素子を用いて実
施例１と同様の電圧電流特性を測定した。４Ｖ以上の電
圧を加えて初めて電流が流れ始め、この後は３Ｖ程度で
も電流が流れた。但し、この場合、ヒステリシスは極め
て小さいか、もしくは大きくても、測定毎に変わった。
これは比較例では絶縁破壊が主体の現象が見えているに
過ぎないことを意味する。

【００３３】実施例３実施例１のヒステリシスは電流電圧特性のメモリー効果
によるが、このようなメモリー効果やヒステリシスは、
エピタキシャル成長した以下のＣ軸配向膜でもみられ
た。（１）ＰｂＺｒ_xＴｉ_1-xＯ₃薄膜（ｘ＝０．５）／Ｎｄ
_2-xＣｅ_xＣｕＯ₄薄膜（ｘ＝０．０１）／ＳｒＴｉＯ
₃（１００）基板（２）（Ｐｂ_1-xＬａ_x）ＴｉＯ₃薄膜（ｘ＝０．０５）
／Ｌａ_2-xＳｒ_xＣｕＯ₄薄膜（ｘ＝０〜０．０４）／Ｓ
ｒＴｉＯ₃（１００）基板（３）（Ｐｂ_1-xＬａ_x）ＴｉＯ₃薄膜（ｘ＝０．０５）
／ＬａＮｉＯ₃薄膜／ＳｒＴｉＯ₃（１００）基板

【００３４】（４）（Ｐｂ_1-xＬａ_x）ＴｉＯ₃ 薄膜（ｘ
＝０．０５〜０．１０）／ＳｒＴｉＯ₃：Ｎｂ（１０
０）基板（５）ＢａＴｉＯ₃薄膜／Ｌａ_2-xＳｒ_xＣｕＯ₄薄膜（ｘ
＝０〜０．０４）／ＳｒＴｉＯ₃（１００）基板（６）ＢａＴｉＯ³／ＳｒＴｉＯ₃：Ｎｂ（１００）基板また、ＢａＴｉＯ₃薄膜（２０００Å）／Ｌａ_2-xＳｒ_x
ＣｕＯ₄薄膜（ｘ＝０．１）（４００Å）／ＳｒＴｉＯ₃
（１００）基板の構成を２層を成膜する間真空を破ら
ずに作製した場合も電流電圧特性ヒステリシスが見ら
れ、数分間のメモリー効果があること及びリフレッシュ
可能であることが分かった。

【００３５】実施例４Ｓｉ基板上にＰｂＺｒ_xＴｉ_1-xＯ₃薄膜（ｘ＝０．４）
２０００Åを形成したものについて、上記実施例と同様
に電極を形成し、電圧電流特性を測定した。この場合、
比較例同様に、１回毎の測定間で特性が変わったが、比
較例に比べて大きなヒステリシスが得られた。

【００３６】

【発明の効果】本発明は、単純な構成で、神経疑似素子
や高集積化の容易なメモリー素子を提供する。

【図面の簡単な説明】

【図１】本発明の強誘電体ダイオードの構成を示す断面
図

【図２】本発明の強誘電体ダイオードの特性を示す図

【図３】本発明の強誘電体ダイオードを用いた疑似神経
回路の概念図

【図４】本発明の強誘電体ダイオードを用いた学習機能
を持つフィルターの回路図

【図５】本発明の集積回路型のメモリー素子としての構
成例を示す模式図

【図６】本発明のディスク型のメモリー素子としての構
成例を示す模式図

【図７】ヒステリシスを持つ電流電圧特性を示す図

【図８】メモリー効果を持つ電流電圧特性を示す図

【図９】ヒステリシスを持つ電流電圧特性を示す図

【符号の説明】

１強誘電体層２半導体層３基板４電極５電極（伝導性薄膜）６素子間分離用絶縁体７電圧源８電流計９サーボトラック追尾機構を有する導電性針固定ヘッ
ド１０導電性針１１強誘電体ダイオード１２演算素子、または演算回路、またはメモリー１３演算素子、または演算回路、またはメモリー１４演算素子、または演算回路、またはメモリー１５入力信号１６出力信号

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 27/108 21/8247 29/788 29/792

Claims

【特許請求の範囲】

【請求項１】半導体層上に強誘電体層を積層し、これ
を１対の電極で挟んで構成されたダイオード素子であっ
て、該電極間に０℃以上で動作電圧より大な電圧を印加
して過大な電流を流すことにより低抵抗状態となること
を特徴とする強誘電体ダイオード素子。
【請求項２】半導体層がペロブスカイト構造を有する
酸化物薄膜層である請求項１に記載の強誘電体ダイオー
ド素子。
【請求項３】請求項１に記載の強誘電体ダイオード素
子、および、該素子の低抵抗状態を維持する電流を周期
的に供給するリフレッシュ手段を有する集積回路からな
るメモリー装置。
【請求項４】請求項１に記載の強誘電体ダイオード素
子とキャパシターとを結合してなる学習可能なフィルタ
ー素子。
【請求項５】請求項１に記載の強誘電体ダイオード素
子で複数の演算素子間を結合してなり、一方の演算素子
が発生する電流信号を他方の演算素子が該強誘電体ダイ
オード素子を経由して受け取ることにより、他方の演算
素子が該ダイオード素子を経由して前記一方の演算素子
へ電流信号を発信するように構成された疑似脳神経回
路。
【請求項６】請求項２に記載の強誘電体ダイオード素
子であって、強誘電体薄膜が鉛とチタンを含むペロブス
カイト構造を有する酸化物である強誘電体ダイオード素
子。