JPH07302887A - 二重制御ゲートを有するｓｏｉ上の半導体ランダム・アクセス・メモリ・セル - Google Patents
二重制御ゲートを有するｓｏｉ上の半導体ランダム・アクセス・メモリ・セルInfo
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- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
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- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 二重制御ゲートを有する改良された不揮発ラ
ンダム・アクセス・メモリを提供する。 【構成】 ＳＯＩ基板上に製造され、浮遊ゲートの上に
配置される第１ワード線制御ゲートに加えて、セルの導
電チャネルの下に埋められた第２制御ゲートを含み、第
２制御ゲートの電圧を変更することによって浮遊チャネ
ルの電位が変調され、これによって、アレイの特定のセ
ルを選択でき、隣接セルを妨害せずに浮遊ゲートとチャ
ネルを介するＦＮトンネリングによってプログラムまた
は消去できる、メモリ・セル・アレイ用のスタックド・
ゲート・メモリ・セルを開示する。浮遊ゲートに記憶さ
れた情報を読み取っている間に、第２制御ゲートを使用
して、妨害を防ぐことができる。第２制御ゲートは、ビ
ット線と平行であり、第１ワード線制御ゲートと垂直で
ある。浮遊ゲートとセルは、第１制御ゲートと第２制御
ゲートの交点に置かれる。したがって、第１制御ゲート
と第２制御ゲートの電圧を変更することによって、ＦＮ
トンネリングを介してセルをプログラムし、消去するこ
とができる。
ンダム・アクセス・メモリを提供する。 【構成】 ＳＯＩ基板上に製造され、浮遊ゲートの上に
配置される第１ワード線制御ゲートに加えて、セルの導
電チャネルの下に埋められた第２制御ゲートを含み、第
２制御ゲートの電圧を変更することによって浮遊チャネ
ルの電位が変調され、これによって、アレイの特定のセ
ルを選択でき、隣接セルを妨害せずに浮遊ゲートとチャ
ネルを介するＦＮトンネリングによってプログラムまた
は消去できる、メモリ・セル・アレイ用のスタックド・
ゲート・メモリ・セルを開示する。浮遊ゲートに記憶さ
れた情報を読み取っている間に、第２制御ゲートを使用
して、妨害を防ぐことができる。第２制御ゲートは、ビ
ット線と平行であり、第１ワード線制御ゲートと垂直で
ある。浮遊ゲートとセルは、第１制御ゲートと第２制御
ゲートの交点に置かれる。したがって、第１制御ゲート
と第２制御ゲートの電圧を変更することによって、ＦＮ
トンネリングを介してセルをプログラムし、消去するこ
とができる。
Description
【０００１】
【産業上の利用分野】本発明は、全般的には半導体ラン
ダム・アクセス・メモリ・セル構造とその製造方法に関
し、具体的には、二重制御ゲートを有し、ＳＯＩ（sili
con-on-insulator）構造上に製造される不揮発性ランダ
ム・アクセス・メモリ・セルに関する。
ダム・アクセス・メモリ・セル構造とその製造方法に関
し、具体的には、二重制御ゲートを有し、ＳＯＩ（sili
con-on-insulator）構造上に製造される不揮発性ランダ
ム・アクセス・メモリ・セルに関する。
【０００２】
【従来の技術】半導体メモリ・セルは、プログラム機能
と消去機能に関してファウラー−ノルトハイムのトンネ
リングを用いて製造され、これらは、消去可能なプログ
ラム可能ランダム・アクセス・メモリ（ＥＰＲＯＭ）・
セル、電気的に消去可能なプログラム可能メモリ（ＥＥ
ＰＲＯＭ）・セルおよびフラッシュ・メモリとして使用
される。
と消去機能に関してファウラー−ノルトハイムのトンネ
リングを用いて製造され、これらは、消去可能なプログ
ラム可能ランダム・アクセス・メモリ（ＥＰＲＯＭ）・
セル、電気的に消去可能なプログラム可能メモリ（ＥＥ
ＰＲＯＭ）・セルおよびフラッシュ・メモリとして使用
される。
【０００３】米国特許第５０５５８９８号明細書には、
基板と、少なくとも部分的に基板内に形成され、誘電的
に基板から絶縁されている複数のトレンチ・コンデンサ
とを含む半導体メモリ・セルとその製造方法が開示され
ている。ＳＯＩ領域には、絶縁体の上に横たわるシリコ
ン層が含まれる。このシリコン層は、複数の能動デバイ
ス領域に区別され、そのそれぞれが、導電領域のうちの
１つの上に配置される。能動デバイス領域のそれぞれ
は、アクセス・トランジスタのゲート・ノードを形成す
るために上に横たわる第１電極またはワード線に結合さ
れ、アクセス・トランジスタのソース・ノードを形成す
るために第２電極またはビット線に結合され、アクセス
・トランジスタのドレイン・ノードを形成するために下
に横たわるトレンチ・コンデンサに結合される。ワード
線には、１対の対向する電気的に絶縁された垂直側壁が
含まれ、アクセス・トランジスタのそれぞれのソース・
ノードとドレイン・ノードは、それぞれが、垂直側壁の
うちの１つの上に配置された電気導体からなる。メモリ
・セルのアレイには、さらに、能動デバイス領域を基板
に結合して、浮遊基板効果を減少または除去するための
構造が含まれる。
基板と、少なくとも部分的に基板内に形成され、誘電的
に基板から絶縁されている複数のトレンチ・コンデンサ
とを含む半導体メモリ・セルとその製造方法が開示され
ている。ＳＯＩ領域には、絶縁体の上に横たわるシリコ
ン層が含まれる。このシリコン層は、複数の能動デバイ
ス領域に区別され、そのそれぞれが、導電領域のうちの
１つの上に配置される。能動デバイス領域のそれぞれ
は、アクセス・トランジスタのゲート・ノードを形成す
るために上に横たわる第１電極またはワード線に結合さ
れ、アクセス・トランジスタのソース・ノードを形成す
るために第２電極またはビット線に結合され、アクセス
・トランジスタのドレイン・ノードを形成するために下
に横たわるトレンチ・コンデンサに結合される。ワード
線には、１対の対向する電気的に絶縁された垂直側壁が
含まれ、アクセス・トランジスタのそれぞれのソース・
ノードとドレイン・ノードは、それぞれが、垂直側壁の
うちの１つの上に配置された電気導体からなる。メモリ
・セルのアレイには、さらに、能動デバイス領域を基板
に結合して、浮遊基板効果を減少または除去するための
構造が含まれる。
【０００４】米国特許第４９９９３１３号明細書には、
同一の絶縁体基板上に、ある電気伝導型の半導体単結晶
領域と、反対の電気伝導型の半導体単結晶領域とを含む
複数の半導体単結晶領域を有する半導体物品が、それを
製造するための工程と共に開示されている。少なくとも
一方の電気伝導型の半導体単結晶領域は、半導体材料の
単一の核だけが成長でき、その後、半導体材料が中心と
して形成された単一の核の周囲に成長できる範囲で、絶
縁体基板の材料より核形成密度が十分に大きく、十分に
微細である異なる材料を形成することによってもたらさ
れる。
同一の絶縁体基板上に、ある電気伝導型の半導体単結晶
領域と、反対の電気伝導型の半導体単結晶領域とを含む
複数の半導体単結晶領域を有する半導体物品が、それを
製造するための工程と共に開示されている。少なくとも
一方の電気伝導型の半導体単結晶領域は、半導体材料の
単一の核だけが成長でき、その後、半導体材料が中心と
して形成された単一の核の周囲に成長できる範囲で、絶
縁体基板の材料より核形成密度が十分に大きく、十分に
微細である異なる材料を形成することによってもたらさ
れる。
【０００５】米国特許第４３３４３４７号明細書には、
浮遊ゲートへの電荷（電子または正孔）の注入に関する
バリヤ高が減らされている、改良された電荷保持特性お
よび持続時間特性を有する、改良されたゲート注入式浮
遊ゲート・メモリ・デバイスが開示されている。これ
は、制御電極と浮遊ゲートの絶縁層の間の半絶縁性の多
結晶シリコンの層を利用することによって達成される。
浮遊ゲートへの電荷（電子または正孔）の注入に関する
バリヤ高が減らされている、改良された電荷保持特性お
よび持続時間特性を有する、改良されたゲート注入式浮
遊ゲート・メモリ・デバイスが開示されている。これ
は、制御電極と浮遊ゲートの絶縁層の間の半絶縁性の多
結晶シリコンの層を利用することによって達成される。
【０００６】アコビック（Acovic）他著、IBM Technica
l Disclosure Bulletin Vol. 34, No. 6 November 199
1、ページ238-241、表題VACUUM-SEALED SILICON-RICH-O
XIDEEEPROM CELLには、制御ゲートと浮遊ゲートのシリ
コンに富む酸化物インジェクタの間の真空内での電子伝
達を使用するＥＥＰＲＯＭセルが記載されている。Ｓｉ
Ｏ2の代わりに真空を使用するので、セルの耐久性と保
持が非常に高く、真の不揮発性ＲＡＭセルの候補となっ
ている。ＳＲＯインジェクタと真空を使用することによ
って、プログラミング電圧を下げることができる。
l Disclosure Bulletin Vol. 34, No. 6 November 199
1、ページ238-241、表題VACUUM-SEALED SILICON-RICH-O
XIDEEEPROM CELLには、制御ゲートと浮遊ゲートのシリ
コンに富む酸化物インジェクタの間の真空内での電子伝
達を使用するＥＥＰＲＯＭセルが記載されている。Ｓｉ
Ｏ2の代わりに真空を使用するので、セルの耐久性と保
持が非常に高く、真の不揮発性ＲＡＭセルの候補となっ
ている。ＳＲＯインジェクタと真空を使用することによ
って、プログラミング電圧を下げることができる。
【０００７】
【発明が解決しようとする課題】本発明の目的は、二重
制御ゲートを有する改良された不揮発性ランダム・アク
セス半導体メモリ・セルを提供することである。
制御ゲートを有する改良された不揮発性ランダム・アク
セス半導体メモリ・セルを提供することである。
【０００８】本発明のもう１つの目的は、ＳＯＩ基板上
に製造された二重ゲート不揮発性ランダム・アクセス半
導体メモリ・セルを提供することである。
に製造された二重ゲート不揮発性ランダム・アクセス半
導体メモリ・セルを提供することである。
【０００９】本発明のもう１つの目的は、プログラムと
消去にファウラー−ノルトハイム・トンネリングを使用
するか、チャネル・ホット・キャリヤ・プログラミング
も使用できる、不揮発性ランダム・アクセス・メモリ・
セルを提供することである。
消去にファウラー−ノルトハイム・トンネリングを使用
するか、チャネル・ホット・キャリヤ・プログラミング
も使用できる、不揮発性ランダム・アクセス・メモリ・
セルを提供することである。
【００１０】本発明のもう１つの目的は、隣接セルを妨
害しないより低い電圧のトンネル動作を可能にするため
第１および第２の制御ゲートを含む、ファウラー−ノル
トハイム・トンネリングを用いるランダム・アクセス・
メモリ・セルを提供することである。
害しないより低い電圧のトンネル動作を可能にするため
第１および第２の制御ゲートを含む、ファウラー−ノル
トハイム・トンネリングを用いるランダム・アクセス・
メモリ・セルを提供することである。
【００１１】
【実施例】図１を参照すると、消去機能を強化し、特に
ファウラー−ノルトハイム・トンネリングを使用する時
のプログラム・モード中と消去モード中の妨害を防ぐた
め、二重制御ゲートをＳＯＩ（silicon-on-insulator）
基板上に製造された、不揮発性ランダム・アクセス・メ
モリ（ＮＶＲＡＭ）・セルの断面図が示されている。
ファウラー−ノルトハイム・トンネリングを使用する時
のプログラム・モード中と消去モード中の妨害を防ぐた
め、二重制御ゲートをＳＯＩ（silicon-on-insulator）
基板上に製造された、不揮発性ランダム・アクセス・メ
モリ（ＮＶＲＡＭ）・セルの断面図が示されている。
【００１２】ＮＶＲＡＭセルのプログラミング機構とし
てチャネル・ホット・キャリヤ注入の代わりにファウラ
ー−ノルトハイム・トンネリング（以下ではＦＮトンネ
リングと呼称する）を使用すると、電力消費を減らし、
性能を高めることができる。しかし、スタックド・ゲー
トＮＶＲＡＭのアレイ内でＦＮトンネリングを使用し
て、１つのセルをプログラムすると、通常は、他のセル
へ連続して延びるワード線（制御ゲート）上に必要な高
電圧のために、隣接セルが妨害を受ける。その結果、選
択されたワード線の下のすべてのセルがプログラムされ
るか、選択されたセルとソースまたはドレインを共用す
るセルがプログラムされるかのいずれかになる。この欠
点を「妨害（disturb）」と称する。
てチャネル・ホット・キャリヤ注入の代わりにファウラ
ー−ノルトハイム・トンネリング（以下ではＦＮトンネ
リングと呼称する）を使用すると、電力消費を減らし、
性能を高めることができる。しかし、スタックド・ゲー
トＮＶＲＡＭのアレイ内でＦＮトンネリングを使用し
て、１つのセルをプログラムすると、通常は、他のセル
へ連続して延びるワード線（制御ゲート）上に必要な高
電圧のために、隣接セルが妨害を受ける。その結果、選
択されたワード線の下のすべてのセルがプログラムされ
るか、選択されたセルとソースまたはドレインを共用す
るセルがプログラムされるかのいずれかになる。この欠
点を「妨害（disturb）」と称する。
【００１３】消去機構としてＦＮトンネリングを使用す
ると、同一の妨害問題が生じる。ただし、ブロック消去
は、現在のＮＶＲＡＭ応用例では許容される。ソリッド
・ステート・ディスクの応用分野では、ＮＶＲＡＭが選
択的消去能力を有することが望ましい。
ると、同一の妨害問題が生じる。ただし、ブロック消去
は、現在のＮＶＲＡＭ応用例では許容される。ソリッド
・ステート・ディスクの応用分野では、ＮＶＲＡＭが選
択的消去能力を有することが望ましい。
【００１４】図１に示された本発明の実施例では、前述
のＦＮトンネリングを使用するプログラム中および消去
中の妨害問題が、セルの導電チャネルの下に埋められた
第２制御ゲート１４を有するＳＯＩ（シリコン層１０、
酸化物層１２）構造上に作られた本発明のスタックド・
ゲートＮＶＲＡＭセルによって克服される。
のＦＮトンネリングを使用するプログラム中および消去
中の妨害問題が、セルの導電チャネルの下に埋められた
第２制御ゲート１４を有するＳＯＩ（シリコン層１０、
酸化物層１２）構造上に作られた本発明のスタックド・
ゲートＮＶＲＡＭセルによって克服される。
【００１５】第２制御ゲート１４の電圧を変更すると、
浮遊チャネルの電位が変調され、これによって、隣接セ
ルを妨害せずに浮遊ゲート４０とチャネルを介するＦＮ
トンネリングによって特定のセルを選択でき、プログラ
ムまたは消去できるようになる。浮遊ゲート４０に記憶
された情報を読み取っている間にも、第２制御ゲート１
４を使用して妨害を防ぐことができる。
浮遊チャネルの電位が変調され、これによって、隣接セ
ルを妨害せずに浮遊ゲート４０とチャネルを介するＦＮ
トンネリングによって特定のセルを選択でき、プログラ
ムまたは消去できるようになる。浮遊ゲート４０に記憶
された情報を読み取っている間にも、第２制御ゲート１
４を使用して妨害を防ぐことができる。
【００１６】その代わりに、ｐ型シリコン層を酸化物層
１２の代わりに使用することも可能である。
１２の代わりに使用することも可能である。
【００１７】第２制御ゲート１４は、ビット線（ソース
３４−１またはドレイン３４−２）と平行であり、第１
制御ゲート４４（ワード線でもある）に対して垂直であ
る。浮遊ゲートとセルは、第２制御ゲート１４と第１制
御ゲート４４の交点に置かれる。したがって、第２制御
ゲート１４と第１制御ゲート４４の電圧だけを変更する
ことによって、ＦＮトンネリングを介してセルをプログ
ラムし、消去することができる。
３４−１またはドレイン３４−２）と平行であり、第１
制御ゲート４４（ワード線でもある）に対して垂直であ
る。浮遊ゲートとセルは、第２制御ゲート１４と第１制
御ゲート４４の交点に置かれる。したがって、第２制御
ゲート１４と第１制御ゲート４４の電圧だけを変更する
ことによって、ＦＮトンネリングを介してセルをプログ
ラムし、消去することができる。
【００１８】具体的に言うと、図１の不揮発性ランダム
・アクセス・メモリ・アレイの断面図は、図２に示され
たアレイの平面図の切断線ＡＡ'に沿った断面図であ
る。図１の構造には、基板であるシリコン層１０が含ま
れる。２０００Åの厚さとすることができる酸化物層１
２と、１０００Åの厚さとすることができる埋め込まれ
た第２制御ゲート１４は、薄い酸化物層２６の下で、
０．５μの厚さとすることのできる導電チャネル３４の
下に置かれる。導電チャネル３４は、ソース３４−１と
ドレイン３４−２の間に配置される。
・アクセス・メモリ・アレイの断面図は、図２に示され
たアレイの平面図の切断線ＡＡ'に沿った断面図であ
る。図１の構造には、基板であるシリコン層１０が含ま
れる。２０００Åの厚さとすることができる酸化物層１
２と、１０００Åの厚さとすることができる埋め込まれ
た第２制御ゲート１４は、薄い酸化物層２６の下で、
０．５μの厚さとすることのできる導電チャネル３４の
下に置かれる。導電チャネル３４は、ソース３４−１と
ドレイン３４−２の間に配置される。
【００１９】たとえば７ｎｍ厚のゲート酸化物層３８
を、ソース、ドレインおよびチャネルの上に成膜させ
る。浮遊ゲート４０は、ゲート酸化物層３８の上に置か
れ、たとえば５ｎｍ厚のＳｉＯ2、５ｎｍ厚のＳｉ3Ｎ4
および５ｎｍ厚のＳｉＯ2を有する酸化物／窒化物／酸
化物（ＯＮＯ）４２の層によって覆われる。たとえば１
０００Åないし２０００Åの厚さのドーピングされたポ
リシリコンの層である第１制御ゲート４４が、ワード線
制御ゲートをもたらす。このワード線を第１制御ゲート
４４と称し、埋め込まれたゲートを第２制御ゲート１４
と称する。
を、ソース、ドレインおよびチャネルの上に成膜させ
る。浮遊ゲート４０は、ゲート酸化物層３８の上に置か
れ、たとえば５ｎｍ厚のＳｉＯ2、５ｎｍ厚のＳｉ3Ｎ4
および５ｎｍ厚のＳｉＯ2を有する酸化物／窒化物／酸
化物（ＯＮＯ）４２の層によって覆われる。たとえば１
０００Åないし２０００Åの厚さのドーピングされたポ
リシリコンの層である第１制御ゲート４４が、ワード線
制御ゲートをもたらす。このワード線を第１制御ゲート
４４と称し、埋め込まれたゲートを第２制御ゲート１４
と称する。
【００２０】図２を参照すると、図１の構造の平面図が
示され、図１の第２制御ゲート１４、第１制御ゲート４
４およびビット線である導電チャネル３４が示されてい
る。
示され、図１の第２制御ゲート１４、第１制御ゲート４
４およびビット線である導電チャネル３４が示されてい
る。
【００２１】図３ないし図１０を参照すると、ＮＶＲＡ
Ｍの製造工程のさまざまな段階の横断面図が示されてい
る。図３では、シリコン層１０が設けられ、その上に二
酸化珪素の酸化物層１２が成膜されている。ＳＬＯ（si
licon lateral overgrow）として当技術分野で既知の処
理を使用して、第２制御ゲート１４となるシリコンの層
を、酸化物層１２の上で成長させる。このＳＬＯ処理
で、酸化物層１２に孔１６をあけ、適当な温度と圧力の
条件を用いて、第２制御ゲート１４のシリコンの層を、
孔１６を介してシリコン層１０を種として使用して酸化
物層１２の上に（たとえばエピタキシャルに）成長させ
る。孔１６は、デバイスが製造される区域から離れた位
置にあけられる。前に述べたように、酸化物層１２の代
わりにｐ型シリコンを使用する場合、このＳＬＯ処理は
不要である。
Ｍの製造工程のさまざまな段階の横断面図が示されてい
る。図３では、シリコン層１０が設けられ、その上に二
酸化珪素の酸化物層１２が成膜されている。ＳＬＯ（si
licon lateral overgrow）として当技術分野で既知の処
理を使用して、第２制御ゲート１４となるシリコンの層
を、酸化物層１２の上で成長させる。このＳＬＯ処理
で、酸化物層１２に孔１６をあけ、適当な温度と圧力の
条件を用いて、第２制御ゲート１４のシリコンの層を、
孔１６を介してシリコン層１０を種として使用して酸化
物層１２の上に（たとえばエピタキシャルに）成長させ
る。孔１６は、デバイスが製造される区域から離れた位
置にあけられる。前に述べたように、酸化物層１２の代
わりにｐ型シリコンを使用する場合、このＳＬＯ処理は
不要である。
【００２２】代替案として、図３の構造を、酸化物層
（たとえば１２）とシリコン層（たとえば１４）からな
るＳＯＩ構造に置き換え、必要なところにｎ＋ドーパン
トを高エネルギ注入することができる。
（たとえば１２）とシリコン層（たとえば１４）からな
るＳＯＩ構造に置き換え、必要なところにｎ＋ドーパン
トを高エネルギ注入することができる。
【００２３】もう１つの代替案は、酸素を注入して埋め
込まれた酸化物を形成した後に、１３００℃で２０時間
焼きなますＳＩＭＯＸ処理を使用することである。
込まれた酸化物を形成した後に、１３００℃で２０時間
焼きなますＳＩＭＯＸ処理を使用することである。
【００２４】図３の構造を使用する場合、たとえば２０
ｎｍ厚の、酸化物層１８と窒化物層２０を、図４に示さ
れるようにシリコン層である第２制御ゲート１４上に成
膜する。上側の窒化物層２０に、エッチング・マスクと
して働くフォトレジスト２２でパターンを形成して、図
５に示されるように、そこから窒化物層２０および酸化
物層１８を貫通して、第２制御ゲート１４になるシリコ
ン層まで孔をエッチングする。
ｎｍ厚の、酸化物層１８と窒化物層２０を、図４に示さ
れるようにシリコン層である第２制御ゲート１４上に成
膜する。上側の窒化物層２０に、エッチング・マスクと
して働くフォトレジスト２２でパターンを形成して、図
５に示されるように、そこから窒化物層２０および酸化
物層１８を貫通して、第２制御ゲート１４になるシリコ
ン層まで孔をエッチングする。
【００２５】フォトレジストを取り除き、エッチングさ
れた孔を酸化物２４で満たし、この構造を、標準的な化
学機械的研摩を使用して研摩して、窒化物層２０と酸化
物層１８を除去すると、図６に示された構造が残る。
れた孔を酸化物２４で満たし、この構造を、標準的な化
学機械的研摩を使用して研摩して、窒化物層２０と酸化
物層１８を除去すると、図６に示された構造が残る。
【００２６】たとえば１０ｎｍ厚の、薄い酸化物層２６
を、図７に示されるようにこの構造の上に成膜または成
長させる。窒化物２８と厚い酸化物３０の局所層を、図
７に示されるように酸化物層２６の上に形成して、研摩
止めとして働かせる。孔３２を酸化物層２６にあけ、Ｓ
ＬＯ処理を繰り返して、第２制御ゲート１４になるシリ
コン層を種として用いて酸化物層２６の上に導電チャネ
ル３４になるシリコン層を形成する。
を、図７に示されるようにこの構造の上に成膜または成
長させる。窒化物２８と厚い酸化物３０の局所層を、図
７に示されるように酸化物層２６の上に形成して、研摩
止めとして働かせる。孔３２を酸化物層２６にあけ、Ｓ
ＬＯ処理を繰り返して、第２制御ゲート１４になるシリ
コン層を種として用いて酸化物層２６の上に導電チャネ
ル３４になるシリコン層を形成する。
【００２７】窒化物２８と酸化物３０を研摩止めとして
使用して、導電チャネル３４になるシリコン層を、酸化
物３０の水準まで研摩する。次のステップは、図８に示
されるチャネル・ドーピングとしてのｐ型ドーパント
（５ｘ１０16）のイオン注入である。
使用して、導電チャネル３４になるシリコン層を、酸化
物３０の水準まで研摩する。次のステップは、図８に示
されるチャネル・ドーピングとしてのｐ型ドーパント
（５ｘ１０16）のイオン注入である。
【００２８】たとえば７ｎｍ厚の、ゲート酸化物層３８
を、図９に示されるようにこの構造の上に成膜させる。
図１０を参照すると、次に、ドーピングされないポリシ
リコンの層（浮遊ゲート４０になる）を、図９の構造の
上に成膜させる。このポリシリコン層４０を、リソグラ
フィ技法を使用してパターン形成して、チャネル領域で
ある浮遊ゲート４０を形成する。このポリシリコンは、
まずｘ方向にパターン形成され（図１１）、次に、ソー
ス、ドレインおよび浮遊ゲートに関して同時にイオン注
入される（ｎ＋ １０20）。その後、このポリシリコン
をｙ方向にパターン形成して、浮遊ゲート（正方形）を
形成する（図１２）。その後、イオン注入（ｐ型 ５ｘ
１０19）を行って、ソースとドレインの間の絶縁を形成
する。
を、図９に示されるようにこの構造の上に成膜させる。
図１０を参照すると、次に、ドーピングされないポリシ
リコンの層（浮遊ゲート４０になる）を、図９の構造の
上に成膜させる。このポリシリコン層４０を、リソグラ
フィ技法を使用してパターン形成して、チャネル領域で
ある浮遊ゲート４０を形成する。このポリシリコンは、
まずｘ方向にパターン形成され（図１１）、次に、ソー
ス、ドレインおよび浮遊ゲートに関して同時にイオン注
入される（ｎ＋ １０20）。その後、このポリシリコン
をｙ方向にパターン形成して、浮遊ゲート（正方形）を
形成する（図１２）。その後、イオン注入（ｐ型 ５ｘ
１０19）を行って、ソースとドレインの間の絶縁を形成
する。
【００２９】たとえば５ｎｍのＳｉＯ2、１０ｎｍのＳ
ｉ3Ｎ4および５ｎｍのＳｉＯ2の、ＯＮＯ層４２を、浮
遊ゲート４０の上に成膜し、第１制御ゲート４４になる
ドーピングされたポリシリコン層を、ＯＮＯ層４２の上
に成膜して、ＮＶＲＡＭの第１制御ゲート４４（ワード
線）をもたらす。
ｉ3Ｎ4および５ｎｍのＳｉＯ2の、ＯＮＯ層４２を、浮
遊ゲート４０の上に成膜し、第１制御ゲート４４になる
ドーピングされたポリシリコン層を、ＯＮＯ層４２の上
に成膜して、ＮＶＲＡＭの第１制御ゲート４４（ワード
線）をもたらす。
【００３０】もう一度図１を参照すると、第２制御ゲー
ト１４が設けられていることがわかる。これによって、
高電圧を使用せずにプログラムと消去に望ましいＦＮト
ンネリングを使用できるようになる。ＦＮトンネリング
には、シリコン領域の間の酸化物をまたいで電子を加速
するために強い電界が必要なので、過去においては、こ
の強い電界をもたらすのに高電圧が使用された。この高
電圧は、ワード線に沿ったセルのすべてが、一緒にプロ
グラムされ、消去されるという結果をもたらした。とい
うのは、ワード線が連続しており、高電圧を伝えるから
である。この状態を、「妨害」と称する。図１に示され
た本発明の実施例では、実際のチャネル領域をまたぐ高
い電圧が必要な場合に、第１制御ゲート４４（ワード
線）と第２制御ゲート１４の両方に電圧を印加すること
ができる。たとえば、ＦＮトンネリングに１５Ｖの電位
差が必要な場合、過去においては、ワード線が１５Ｖに
され、妨害状態が発生する。本発明を使用すれば、第２
制御ゲート１４にー１０Ｖの電圧、第１制御ゲート４４
（ワード線）に＋５Ｖの電圧を印加して、妨害状態を引
き起こさずに１５Ｖの電位差がもたらされる。
ト１４が設けられていることがわかる。これによって、
高電圧を使用せずにプログラムと消去に望ましいＦＮト
ンネリングを使用できるようになる。ＦＮトンネリング
には、シリコン領域の間の酸化物をまたいで電子を加速
するために強い電界が必要なので、過去においては、こ
の強い電界をもたらすのに高電圧が使用された。この高
電圧は、ワード線に沿ったセルのすべてが、一緒にプロ
グラムされ、消去されるという結果をもたらした。とい
うのは、ワード線が連続しており、高電圧を伝えるから
である。この状態を、「妨害」と称する。図１に示され
た本発明の実施例では、実際のチャネル領域をまたぐ高
い電圧が必要な場合に、第１制御ゲート４４（ワード
線）と第２制御ゲート１４の両方に電圧を印加すること
ができる。たとえば、ＦＮトンネリングに１５Ｖの電位
差が必要な場合、過去においては、ワード線が１５Ｖに
され、妨害状態が発生する。本発明を使用すれば、第２
制御ゲート１４にー１０Ｖの電圧、第１制御ゲート４４
（ワード線）に＋５Ｖの電圧を印加して、妨害状態を引
き起こさずに１５Ｖの電位差がもたらされる。
【００３１】ここまでに述べたものは、セルの導電チャ
ネルの下に埋められた第２制御ゲートを有するＳＯＩ構
造上に製造されたスタックド・ゲートＮＶＲＡＭセルで
ある。第２制御ゲートに電圧を印加し、変更することに
よって、チャネルの電位が変調され、これによって、特
定のセルを選択し、隣接セルを妨害せずに浮遊ゲートと
そのチャネルを介するＦＮトンネリングによってプログ
ラムまたは消去できるようになる。浮遊ゲートに記憶さ
れた情報を読み取っている間にも、第２制御ゲートを使
用して妨害を防ぐことができる。
ネルの下に埋められた第２制御ゲートを有するＳＯＩ構
造上に製造されたスタックド・ゲートＮＶＲＡＭセルで
ある。第２制御ゲートに電圧を印加し、変更することに
よって、チャネルの電位が変調され、これによって、特
定のセルを選択し、隣接セルを妨害せずに浮遊ゲートと
そのチャネルを介するＦＮトンネリングによってプログ
ラムまたは消去できるようになる。浮遊ゲートに記憶さ
れた情報を読み取っている間にも、第２制御ゲートを使
用して妨害を防ぐことができる。
【００３２】第２制御ゲートは、ビット線（ソースとド
レイン）に平行であり、第１制御ゲートであるワード線
に垂直である。浮遊ゲートとセルは、第１制御ゲートと
第２制御ゲートが交叉する交点に置かれる。したがっ
て、第１制御ゲートと第２制御ゲートの電圧だけを変更
することによって、ＦＮトンネリングを介してセルをプ
ログラムしたり、消去することができる。しかし、本発
明は、ＦＮトンネリング応用例に制限されるものではな
く、ホット・チャネル・キャリヤ注入にも利用できる。
レイン）に平行であり、第１制御ゲートであるワード線
に垂直である。浮遊ゲートとセルは、第１制御ゲートと
第２制御ゲートが交叉する交点に置かれる。したがっ
て、第１制御ゲートと第２制御ゲートの電圧だけを変更
することによって、ＦＮトンネリングを介してセルをプ
ログラムしたり、消去することができる。しかし、本発
明は、ＦＮトンネリング応用例に制限されるものではな
く、ホット・チャネル・キャリヤ注入にも利用できる。
【００３３】前述の説明は、本発明の例示にすぎないこ
とを理解されたい。当業者であれば、本発明から逸脱す
ることなくさまざまな代替案や修正を考案できる。した
がって、本発明は、請求の範囲に含まれるそのような代
替案、修正および変形のすべてを含むものである。
とを理解されたい。当業者であれば、本発明から逸脱す
ることなくさまざまな代替案や修正を考案できる。した
がって、本発明は、請求の範囲に含まれるそのような代
替案、修正および変形のすべてを含むものである。
【００３４】まとめとして、本発明の構成に関して以下
の事項を開示する。
の事項を開示する。
【００３５】（１）電気絶縁材料の第１層と、前記第１
層の上に設けられた、能動デバイスの隣接するソース領
域、チャネル領域およびドレイン領域を含む、半導体材
料の層と、前記半導体材料の層の前記チャネル領域の上
に設けられた浮遊ゲート要素と、前記浮遊ゲート要素の
上に設けられた第１制御ゲート要素と、前記電気絶縁材
料の第１層内に配置され、第２制御ゲート要素を提供す
るために前記チャネル領域の下に設けられた半導体領域
と、を含む、メモリ・アレイ用の二重制御ゲート・ラン
ダム・アクセス・メモリ・セル。 （２）前記第１層の上に横たわる前記半導体材料の層
が、前記ソース領域、チャネル領域およびドレイン領域
をもたらすために交番する導電率の別個の領域に区別さ
れ、前記メモリ・セル構造がさらに、前記半導体材料の
層と前記上に設けられた浮遊ゲート要素との間に配置さ
れた絶縁材料の層と、前記浮遊ゲート要素と前記上に横
たわる第１制御ゲート要素との間に配置された絶縁材料
の層とを含むことを特徴とする、上記（１）に記載の二
重制御ゲート・メモリ・セル。 （３）前記第１制御ゲートが、ポリシリコンのワード線
であることを特徴とする、上記（２）に記載の二重制御
ゲート・メモリ・セル。 （４）二重制御ゲート・ランダム・アクセス・メモリ構
造を製造する方法であって、絶縁体層上のシリコン層か
らなるＳＯＩ基板から、選択された部分を取り除き、ト
レンチ区域によって分離された前記シリコン層の残りの
部分を残すステップ１と、前記ＳＯＩ基板の前記シリコ
ン層の前記残りの部分の間のトレンチ区域に酸化物を満
たして、前記ＳＯＩ基板の前記絶縁体層上にシリコンと
酸化物の交番する部分の層を残し、前記シリコン部分
が、第１デバイス制御ゲート領域をもたらすようにする
ステップ２と、ステップ２で形成された前記交番するシ
リコンおよび酸化物の層の上に比較的薄い酸化物材料の
層を形成するステップ３と、ステップ３で形成された前
記酸化物層の上にシリコンの層を形成するステップ４
と、ステップ４で形成された前記シリコン層にドーパン
トを打ち込んでチャネルを形成するステップ５と、ステ
ップ５の前記シリコン層の上に酸化物材料の層を形成し
て、ゲート酸化物層を設けるステップ６と、前記ゲート
酸化物層上に別個のポリシリコン領域の層を形成し、パ
ターン形成して、ソース領域およびドレイン領域を形成
するステップ７と、前記ゲート酸化物およびチャネル領
域の上に絶縁材料の層とドーピングされたポリシリコン
の層とを形成して、二重ゲート・ランダム・アクセス・
メモリ・セルをもたらすため第２制御ゲート領域を設け
るステップ８とを含む、前記方法。 （５）前記ステップ１が、絶縁物層上のシリコンの層か
らなるＳＯＩ基板に二酸化珪素の層を成膜するステップ
と、ステップ１Ａで成膜された前記二酸化珪素の層の上
に窒化物の層を成膜するステップと、前記絶縁物層から
前記窒化物層、二酸化珪素層およびシリコン層の選択さ
れた部分をマスキングし、エッチングし、取り除いて、
前記トレンチ区域によって離隔される前記絶縁物上の窒
化物、二酸化珪素およびシリコンの別個の部分の層を残
すステップと、前記残りのシリコン層から前記窒化物層
および二酸化珪素層を取り除くステップと、を含むこと
を特徴とする、上記（４）に記載の二重制御ゲート・ラ
ンダム・アクセス・メモリ構造を製造する方法。 （６）前記ステップ１の前記ＳＯＩ基板の前記絶縁物層
上の前記シリコン層が、前記絶縁物層の底に前記シリコ
ンの層を成膜し、前記絶縁物層に孔を作り、熱を印加し
て前記シリコン層を前記絶縁物層の上に成長させること
によって形成されることを特徴とする、上記（４）に記
載の二重制御ゲート・ランダム・アクセス・メモリ構造
を製造する方法。 （７）前記ステップ４が、前記ステップ３で形成された
前記薄い酸化物層の上に研摩止めを成膜するステップ
と、前記薄い酸化物層と前記研摩止めとの上に前記シリ
コンの層を形成するステップと、前記シリコン層を前記
研摩止めまで機械研摩するステップとを含むことを特徴
とする、上記（４）に記載の二重制御ゲート・ランダム
・アクセス・メモリ構造を製造する方法。 （８）前記ステップ４で設けられる前記シリコンの層
が、前記ＳＯＩ基板上から残っている前記シリコン部分
の上まで、前記ステップ３で形成された前記薄い酸化物
層に孔を作り、熱を印加して前記シリコンの層に前記シ
リコン部分から前記薄い酸化物の層の上に前記シリコン
の層を成長させることによって形成されることを特徴と
する、上記（４）に記載の二重制御ゲート・ランダム・
アクセス・メモリ構造を製造する方法。
層の上に設けられた、能動デバイスの隣接するソース領
域、チャネル領域およびドレイン領域を含む、半導体材
料の層と、前記半導体材料の層の前記チャネル領域の上
に設けられた浮遊ゲート要素と、前記浮遊ゲート要素の
上に設けられた第１制御ゲート要素と、前記電気絶縁材
料の第１層内に配置され、第２制御ゲート要素を提供す
るために前記チャネル領域の下に設けられた半導体領域
と、を含む、メモリ・アレイ用の二重制御ゲート・ラン
ダム・アクセス・メモリ・セル。 （２）前記第１層の上に横たわる前記半導体材料の層
が、前記ソース領域、チャネル領域およびドレイン領域
をもたらすために交番する導電率の別個の領域に区別さ
れ、前記メモリ・セル構造がさらに、前記半導体材料の
層と前記上に設けられた浮遊ゲート要素との間に配置さ
れた絶縁材料の層と、前記浮遊ゲート要素と前記上に横
たわる第１制御ゲート要素との間に配置された絶縁材料
の層とを含むことを特徴とする、上記（１）に記載の二
重制御ゲート・メモリ・セル。 （３）前記第１制御ゲートが、ポリシリコンのワード線
であることを特徴とする、上記（２）に記載の二重制御
ゲート・メモリ・セル。 （４）二重制御ゲート・ランダム・アクセス・メモリ構
造を製造する方法であって、絶縁体層上のシリコン層か
らなるＳＯＩ基板から、選択された部分を取り除き、ト
レンチ区域によって分離された前記シリコン層の残りの
部分を残すステップ１と、前記ＳＯＩ基板の前記シリコ
ン層の前記残りの部分の間のトレンチ区域に酸化物を満
たして、前記ＳＯＩ基板の前記絶縁体層上にシリコンと
酸化物の交番する部分の層を残し、前記シリコン部分
が、第１デバイス制御ゲート領域をもたらすようにする
ステップ２と、ステップ２で形成された前記交番するシ
リコンおよび酸化物の層の上に比較的薄い酸化物材料の
層を形成するステップ３と、ステップ３で形成された前
記酸化物層の上にシリコンの層を形成するステップ４
と、ステップ４で形成された前記シリコン層にドーパン
トを打ち込んでチャネルを形成するステップ５と、ステ
ップ５の前記シリコン層の上に酸化物材料の層を形成し
て、ゲート酸化物層を設けるステップ６と、前記ゲート
酸化物層上に別個のポリシリコン領域の層を形成し、パ
ターン形成して、ソース領域およびドレイン領域を形成
するステップ７と、前記ゲート酸化物およびチャネル領
域の上に絶縁材料の層とドーピングされたポリシリコン
の層とを形成して、二重ゲート・ランダム・アクセス・
メモリ・セルをもたらすため第２制御ゲート領域を設け
るステップ８とを含む、前記方法。 （５）前記ステップ１が、絶縁物層上のシリコンの層か
らなるＳＯＩ基板に二酸化珪素の層を成膜するステップ
と、ステップ１Ａで成膜された前記二酸化珪素の層の上
に窒化物の層を成膜するステップと、前記絶縁物層から
前記窒化物層、二酸化珪素層およびシリコン層の選択さ
れた部分をマスキングし、エッチングし、取り除いて、
前記トレンチ区域によって離隔される前記絶縁物上の窒
化物、二酸化珪素およびシリコンの別個の部分の層を残
すステップと、前記残りのシリコン層から前記窒化物層
および二酸化珪素層を取り除くステップと、を含むこと
を特徴とする、上記（４）に記載の二重制御ゲート・ラ
ンダム・アクセス・メモリ構造を製造する方法。 （６）前記ステップ１の前記ＳＯＩ基板の前記絶縁物層
上の前記シリコン層が、前記絶縁物層の底に前記シリコ
ンの層を成膜し、前記絶縁物層に孔を作り、熱を印加し
て前記シリコン層を前記絶縁物層の上に成長させること
によって形成されることを特徴とする、上記（４）に記
載の二重制御ゲート・ランダム・アクセス・メモリ構造
を製造する方法。 （７）前記ステップ４が、前記ステップ３で形成された
前記薄い酸化物層の上に研摩止めを成膜するステップ
と、前記薄い酸化物層と前記研摩止めとの上に前記シリ
コンの層を形成するステップと、前記シリコン層を前記
研摩止めまで機械研摩するステップとを含むことを特徴
とする、上記（４）に記載の二重制御ゲート・ランダム
・アクセス・メモリ構造を製造する方法。 （８）前記ステップ４で設けられる前記シリコンの層
が、前記ＳＯＩ基板上から残っている前記シリコン部分
の上まで、前記ステップ３で形成された前記薄い酸化物
層に孔を作り、熱を印加して前記シリコンの層に前記シ
リコン部分から前記薄い酸化物の層の上に前記シリコン
の層を成長させることによって形成されることを特徴と
する、上記（４）に記載の二重制御ゲート・ランダム・
アクセス・メモリ構造を製造する方法。
【図１】ＳＯＩ基板上の二重制御ゲート不揮発性ランダ
ム・アクセス半導体メモリ・セルの立面断面図である。
ム・アクセス半導体メモリ・セルの立面断面図である。
【図２】図１に示されたメモリ・セルの平面図である。
【図３】図１および図２のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図４】図１および図２のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図５】図１および図２のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図６】図１および図２のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図７】図１および図２のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図８】図１および図２のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図９】図１および図２のメモリ・セルの製造工程のさ
まざまな段階での、メモリ・セルの立面断面図である。
まざまな段階での、メモリ・セルの立面断面図である。
【図１０】図１および図２のメモリ・セルの製造工程の
さまざまな段階での、メモリ・セルの立面断面図であ
る。
さまざまな段階での、メモリ・セルの立面断面図であ
る。
【図１１】図１および図２のメモリ・セルの製造工程の
さまざまな段階での、メモリ・セルの平面図である。
さまざまな段階での、メモリ・セルの平面図である。
【図１２】図１および図２のメモリ・セルの製造工程の
さまざまな段階での、メモリ・セルの平面図である。
さまざまな段階での、メモリ・セルの平面図である。
１０ シリコン層 １２ 酸化物層 １４ 第２制御ゲート １６ 孔 １８ 酸化物層 ２０ 窒化物層 ２２ フォトレジスト ２４ 酸化物 ２６ 酸化物層 ２８ 窒化物 ３０ 酸化物 ３２ 孔 ３４ 導電チャネル ３４−１ ソース ３４−２ ドレイン ３８ ゲート酸化物層 ４０ 浮遊ゲート ４２ ＯＮＯ層 ４４ 第１制御ゲート
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 29/786 9056−4Ｍ Ｈ０１Ｌ 29/78 ６１２ Ｂ 9056−4Ｍ ６１７ Ｎ (72)発明者 ベン・ソン・ウー アメリカ合衆国10598 ニューヨーク州ヨ ークタウン・ハイツ ブレンダー・レーン 750
Claims (8)
- 【請求項１】電気絶縁材料の第１層と、 前記第１層の上に設けられた、能動デバイスの隣接する
ソース領域、チャネル領域およびドレイン領域を含む、
半導体材料の層と、 前記半導体材料の層の前記チャネル領域の上に設けられ
た浮遊ゲート要素と、 前記浮遊ゲート要素の上に設けられた第１制御ゲート要
素と、 前記電気絶縁材料の第１層内に配置され、第２制御ゲー
ト要素を提供するために前記チャネル領域の下に設けら
れた半導体領域と、 を含む、メモリ・アレイ用の二重制御ゲート・ランダム
・アクセス・メモリ・セル。 - 【請求項２】前記第１層の上に横たわる前記半導体材料
の層が、前記ソース領域、チャネル領域およびドレイン
領域をもたらすために交番する導電率の別個の領域に区
別され、前記メモリ・セル構造がさらに、前記半導体材
料の層と前記上に設けられた浮遊ゲート要素との間に配
置された絶縁材料の層と、前記浮遊ゲート要素と前記上
に横たわる第１制御ゲート要素との間に配置された絶縁
材料の層とを含むことを特徴とする、請求項１に記載の
二重制御ゲート・メモリ・セル。 - 【請求項３】前記第１制御ゲートが、ポリシリコンのワ
ード線であることを特徴とする、請求項２に記載の二重
制御ゲート・メモリ・セル。 - 【請求項４】二重制御ゲート・ランダム・アクセス・メ
モリ構造を製造する方法であって、 絶縁体層上のシリコン層からなるＳＯＩ基板から、選択
された部分を取り除き、トレンチ区域によって分離され
た前記シリコン層の残りの部分を残すステップ１と、 前記ＳＯＩ基板の前記シリコン層の前記残りの部分の間
のトレンチ区域に酸化物を満たして、前記ＳＯＩ基板の
前記絶縁体層上にシリコンと酸化物の交番する部分の層
を残し、前記シリコン部分が、第１デバイス制御ゲート
領域をもたらすようにするステップ２と、 ステップ２で形成された前記交番するシリコンおよび酸
化物の層の上に比較的薄い酸化物材料の層を形成するス
テップ３と、 ステップ３で形成された前記酸化物層の上にシリコンの
層を形成するステップ４と、 ステップ４で形成された前記シリコン層にドーパントを
打ち込んでチャネルを形成するステップ５と、 ステップ５の前記シリコン層の上に酸化物材料の層を形
成して、ゲート酸化物層を設けるステップ６と、 前記ゲート酸化物層上に別個のポリシリコン領域の層を
形成し、パターン形成して、ソース領域およびドレイン
領域を形成するステップ７と、 前記ゲート酸化物およびチャネル領域の上に絶縁材料の
層とドーピングされたポリシリコンの層とを形成して、
二重ゲート・ランダム・アクセス・メモリ・セルをもた
らすため第２制御ゲート領域を設けるステップ８とを含
む、前記方法。 - 【請求項５】前記ステップ１が、 絶縁物層上のシリコンの層からなるＳＯＩ基板に二酸化
珪素の層を成膜するステップと、 ステップ１Ａで成膜された前記二酸化珪素の層の上に窒
化物の層を成膜するステップと、 前記絶縁物層から前記窒化物層、二酸化珪素層およびシ
リコン層の選択された部分をマスキングし、エッチング
し、取り除いて、前記トレンチ区域によって離隔される
前記絶縁物上の窒化物、二酸化珪素およびシリコンの別
個の部分の層を残すステップと、 前記残りのシリコン層から前記窒化物層および二酸化珪
素層を取り除くステップと、 を含むことを特徴とする、請求項４に記載の二重制御ゲ
ート・ランダム・アクセス・メモリ構造を製造する方
法。 - 【請求項６】前記ステップ１の前記ＳＯＩ基板の前記絶
縁物層上の前記シリコン層が、前記絶縁物層の底に前記
シリコンの層を成膜し、前記絶縁物層に孔を作り、熱を
印加して前記シリコン層を前記絶縁物層の上に成長させ
ることによって形成されることを特徴とする、請求項４
に記載の二重制御ゲート・ランダム・アクセス・メモリ
構造を製造する方法。 - 【請求項７】前記ステップ４が、前記ステップ３で形成
された前記薄い酸化物層の上に研摩止めを成膜するステ
ップと、前記薄い酸化物層と前記研摩止めとの上に前記
シリコンの層を形成するステップと、前記シリコン層を
前記研摩止めまで機械研摩するステップとを含むことを
特徴とする、請求項４に記載の二重制御ゲート・ランダ
ム・アクセス・メモリ構造を製造する方法。 - 【請求項８】前記ステップ４で設けられる前記シリコン
の層が、前記ＳＯＩ基板上から残っている前記シリコン
部分の上まで、前記ステップ３で形成された前記薄い酸
化物層に孔を作り、熱を印加して前記シリコンの層に前
記シリコン部分から前記薄い酸化物の層の上に前記シリ
コンの層を成長させることによって形成されることを特
徴とする、請求項４に記載の二重制御ゲート・ランダム
・アクセス・メモリ構造を製造する方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/235,768 US5446299A (en) | 1994-04-29 | 1994-04-29 | Semiconductor random access memory cell on silicon-on-insulator with dual control gates |
| US235768 | 1994-04-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07302887A true JPH07302887A (ja) | 1995-11-14 |
| JP3096401B2 JP3096401B2 (ja) | 2000-10-10 |
Family
ID=22886832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07075618A Expired - Fee Related JP3096401B2 (ja) | 1994-04-29 | 1995-03-31 | 二重制御ゲートを有するｓｏｉ上の半導体ランダム・アクセス・メモリ・セルおよびその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5446299A (ja) |
| JP (1) | JP3096401B2 (ja) |
| KR (1) | KR0174633B1 (ja) |
| DE (1) | DE19512431C2 (ja) |
| TW (1) | TW280025B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002353342A (ja) * | 2001-05-24 | 2002-12-06 | Sony Corp | 不揮発性半導体メモリ装置の動作方法 |
| JP2006511097A (ja) * | 2002-12-06 | 2006-03-30 | コーネル リサーチ ファンデーション インコーポレーテッド | 裏側のトラッピングを用いた、拡張性のあるナノ−トランジスタおよびメモリ |
| JP2006190932A (ja) * | 2004-12-29 | 2006-07-20 | Hynix Semiconductor Inc | チャージトラップインシュレータメモリ装置 |
Families Citing this family (98)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6218703B1 (en) * | 1995-07-23 | 2001-04-17 | Ricoh Company, Ltd. | Semiconductor device with control electrodes formed from semiconductor material |
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