JPH0732346B2 - Digital Filter - Google Patents
Digital FilterInfo
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- JPH0732346B2 JPH0732346B2 JP60285046A JP28504685A JPH0732346B2 JP H0732346 B2 JPH0732346 B2 JP H0732346B2 JP 60285046 A JP60285046 A JP 60285046A JP 28504685 A JP28504685 A JP 28504685A JP H0732346 B2 JPH0732346 B2 JP H0732346B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は２進符号化されたディジタル信号を処理するデ
ィジタルフィルタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a digital filter for processing a binary coded digital signal.
本発明は、二つのディジタル信号に係数を乗算しその結
果を加算する回路要素を備えたディジタルフィルタにお
いて、 上記回路要素では、一方のディジタル信号またはそれに
乗算する係数の符号を反転させて処理し、これを他方の
ディジタル信号に係数を乗算した信号から減算すること
により、 係数を乗算した信号に含まれる量子化雑音の平均値を相
殺し、出力信号の直流オフセット成分を軽減するもので
ある。The present invention is a digital filter including a circuit element that multiplies two digital signals by a coefficient and adds the results, wherein the circuit element inverts the sign of one digital signal or the coefficient to be multiplied, and processes the result. By subtracting this from the signal obtained by multiplying the other digital signal by the coefficient, the average value of the quantization noise included in the signal multiplied by the coefficient is canceled, and the DC offset component of the output signal is reduced.
２進符号化されたディジタル信号を処理するディジタル
フィルタとして、種々のものが提案されている。代表的
なものとして、縦続型、直接型、格子型の構成が知られ
ている。縦続型および直接型の構成に関しては、エイ・
ブイ・オッペンハイム（Oppenheim,A.V）およびアール
・ダブリュー・シャファ（Schafer,R.W）著、プレンテ
ィス・ホール（PRENTICE−HALL）社刊（1975年）、「デ
ィジタル信号処理（Digital SignalProcessing）」に詳
しく説明されている。また、格子型の構成に関しては、
斉藤収三および中田和男著、オーム社刊（1981年）、
「音声情報処理の基礎」に詳しく説明されている。Various types have been proposed as digital filters for processing binary-coded digital signals. As typical examples, cascade type, direct type and lattice type configurations are known. For cascade type and direct type configurations,
Explained in detail in "Digital Signal Processing" by Bueno Oppenheim (AV) and Earl W. Shafa (Schafer, RW), published by PRENTICE-HALL (1975). Has been done. Also, regarding the lattice type configuration,
Saito Sozo and Nakata Kazuo, published by Ohmsha (1981),
It is described in detail in "Basics of Speech Information Processing".
第２図、第４図、第７図および第９図に従来例のディジ
タルフィルタに用いられる回路要素を示す。第２図は、
二つの入力端子１、２からのディジタル入力信号x1、x2
に、乗算器３、４でそれぞれ係数a1、a2を乗算し、これ
を加算器５で加算し、加算結果を出力端子６に出力する
回路要素を示す。第４図、第７図および第９図は、それ
ぞれ縦続型、直接型、格子型のディジタルフィルタを示
す。これらの図および後述の第３図、第６図および第８
図において、乗算器を三角形のブロックで示し、遅延素
子を四辺形のブロックで示し、加算器の円形ブロックで
示す。FIG. 2, FIG. 4, FIG. 7 and FIG. 9 show circuit elements used in a conventional digital filter. Figure 2 shows
Digital input signals x 1 and x 2 from the two input terminals 1 and 2
, The multipliers 3 and 4 multiply the coefficients a 1 and a 2 , respectively, and the adder 5 adds them, and outputs the addition result to the output terminal 6. FIG. 4, FIG. 7 and FIG. 9 show cascade type, direct type and lattice type digital filters, respectively. These figures and FIGS. 3, 6 and 8 which will be described later
In the figure, multipliers are shown as triangular blocks, delay elements are shown as quadrilateral blocks, and circular blocks of adders.
これらのディジタルフィルタを金物または信号処理プロ
セッサで実現する場合に、一般的に、信号は有限語長の
２の補数表示で表される。この場合に、振幅特性が高域
側に比べて低域側で大きく遮断特性が急峻なフィルタを
実現しようとすると、従来例の構成では、フィルタのイ
ンパルス応答出力の直流オフセットが出力信号に対して
重畳されて、理想特性から大きくずれる欠点であった。When these digital filters are implemented by hardware or a signal processor, the signal is generally represented by a two's complement representation of a finite word length. In this case, if an attempt is made to realize a filter whose amplitude characteristic is large on the low frequency side and sharp on the low frequency side compared to the high frequency side, in the configuration of the conventional example, the DC offset of the impulse response output of the filter is It was a drawback that they were superposed and largely deviated from the ideal characteristics.
この理由を第10図および第11図を参照して説明する。第
10図は量子化雑音の発生原理を示し、第11図は量子化雑
音の分布を示す。Δは信号の量子化ステップを示す。The reason for this will be described with reference to FIGS. 10 and 11. First
Figure 10 shows the principle of generation of quantization noise, and Figure 11 shows the distribution of quantization noise. Δ represents a signal quantization step.
信号を２の補数表示で表す場合に、Ｎビットの信号とＭ
ビットの係数とを乗算すると、その結果ｘはＮ＋Ｍ−１
ビットとなる。これをＮビットに切り捨てて値Ｑ（ｘ）
を得ると、 ｅ＝Ｑ（ｘ）−ｘ で表される量子化雑音ｅが発生する。この量子化雑音
は、第11図に示すようにその分布が負側にかたよる。こ
のため、複数個の乗算器から発生した量子化雑音が相加
され、フィルタ出力に大きな直流オフセットが生じる。When a signal is represented in 2's complement notation, an N-bit signal and M
Multiplying by the coefficient of the bits, the result x is N + M-1
Become a bit. This is rounded down to N bits and the value is Q (x)
, The quantization noise e represented by e = Q (x) −x is generated. This quantization noise has a negative distribution distribution as shown in FIG. Therefore, the quantization noise generated from the plurality of multipliers is added, and a large DC offset is generated in the filter output.
本発明は、以上の問題点を解決し、直流オフセットの少
ない出力が得られるディジタルフィルタを提供すること
を目的とする。An object of the present invention is to solve the above problems and to provide a digital filter that can obtain an output with a small DC offset.
本発明のディジタルフィルタは、２進符号化された第一
のディジタル信号に第一の係数を乗算する第一の乗算器
と、２進符号化された第二のディジタル信号に第二の係
数を乗算する第二の乗算器と、上記第一の乗算器の出力
と上記第二の乗算器の出力とを加算する加算器とをひと
つの回路要素として備え、この回路要素が入力端子と出
力端子との間に複数個組み合わされて構成されたディジ
タルフィルタにおいて、上記回路要素は、上記第二の乗
算器が上記第二のディジタル信号と上記第二の係数との
一方についてその符号の正負に関わらず符号反転を行う
手段を含み、上記加算器が上記第二の乗算器の出力の符
号を反転させる手段を含むことを特徴とする。The digital filter of the present invention comprises: a first multiplier for multiplying a binary-coded first digital signal by a first coefficient; and a binary-coded second digital signal with a second coefficient. A second multiplier for multiplication and an adder for adding the output of the first multiplier and the output of the second multiplier are provided as one circuit element, and the circuit element has an input terminal and an output terminal. In the digital filter configured by combining a plurality of signals between the second digital multiplier and the second coefficient, the second multiplier is irrelevant to the sign of one of the second digital signal and the second coefficient. First, the adder includes means for inverting the sign, and the adder includes means for inverting the sign of the output of the second multiplier.
本発明のディジタルフィルタは、一方のディジタル信号
またはそれに乗算する係数の符号を反転させて処理し、
これを他方のディジタル信号に係数を乗算した信号から
減算する回路要素を備えている。このような減算により
直流オフセット成分も減算され、出力信号の直流オフセ
ット成分が減少する。The digital filter of the present invention inverts the sign of one digital signal or the coefficient to be multiplied, and processes it.
A circuit element is provided for subtracting this from the signal obtained by multiplying the other digital signal by a coefficient. The DC offset component is also subtracted by such subtraction, and the DC offset component of the output signal is reduced.
第１図は本発明ディジタルフィルタに用いる回路要素を
示す。FIG. 1 shows circuit elements used in the digital filter of the present invention.
入力端子１、２はそれぞれ乗算器３、４に接続される。
乗算器３、４は加算器５に接続される。加算器５は出力
端子６に接続される。Input terminals 1 and 2 are connected to multipliers 3 and 4, respectively.
The multipliers 3 and 4 are connected to the adder 5. The adder 5 is connected to the output terminal 6.
入力端子１、２にはそれぞれディジタル入力信号x1、x2
が入力される。乗算器３は、ディジタル入力信号x1に係
数a1を乗算する。乗算器４は、ディジタル入力信号x2に
係数−a2を乗算する。加算器５は、乗算器３の出力から
乗算器４の出力を減算する。これにより、第２図に示し
た従来例と同様に、出力端子６にa1x1＋a2x2の出力が得
られる。Input terminals 1 and 2 have digital input signals x 1 and x 2 respectively
Is entered. The multiplier 3 multiplies the digital input signal x 1 by the coefficient a 1 . The multiplier 4 multiplies the digital input signal x 2 by the coefficient −a 2 . The adder 5 subtracts the output of the multiplier 4 from the output of the multiplier 3. As a result, similarly to the conventional example shown in FIG. 2, an output of a 1 x 1 + a 2 x 2 can be obtained at the output terminal 6.
この出力に対して、量子化雑音の平均値は、乗算器３に
よるものと乗算器４によるものとが加算器５で相殺され
る。したがって、出力端子６からの出力信号に含まれる
直流オフセット分は従来例に比較して非常に改善され
る。With respect to this output, the average value of the quantization noise is canceled by the adder 5 between the multiplier 3 and the multiplier 4. Therefore, the DC offset component contained in the output signal from the output terminal 6 is greatly improved as compared with the conventional example.
以上の実施例において、ディジタル入力信号x2の符号を
乗算器４に入力する前に反転させ、これに係数a2を乗算
し、加算器５で減算しても本発明を同様に実施できる。In the above embodiment, the sign of the digital input signal x 2 may be inverted before being input to the multiplier 4, multiplied by the coefficient a 2 , and subtracted by the adder 5 to carry out the present invention in the same manner.
さらに、乗算器３、４と加算器５との間に、加算器、遅
延素子等を含む回路を挿入しても本発明を同様に実施で
きる。Furthermore, the present invention can be similarly implemented by inserting a circuit including an adder, a delay element, etc. between the multipliers 3 and 4 and the adder 5.
第３図は本発明第一実施例ディジタルフィルタの回路構
成図である。本実施例は、第４図に示した従来例ディジ
タルフィルタの巡回項に、本発明を実施した例である。FIG. 3 is a circuit diagram of the digital filter according to the first embodiment of the present invention. The present embodiment is an example in which the present invention is applied to the cyclic terms of the conventional digital filter shown in FIG.
第５図は、第一実施例とこれに対応する従来例との構成
による低域通過フィルタのインパルス応答を示す。従来
例の場合には、インパルス応答で負の直流オフセットが
発生するが、本実施例では、量子化雑音のない理想特性
に近づき、直流オフセットが大きく改善されている。FIG. 5 shows the impulse response of the low-pass filter having the configurations of the first embodiment and the conventional example corresponding thereto. In the case of the conventional example, a negative DC offset is generated in the impulse response, but in the present embodiment, the DC offset is greatly improved by approaching the ideal characteristic without quantization noise.
第６図は本発明第二実施例ディジタルフィルタの回路構
成図である。本実施例は、第７図に示した直接型構成の
全極形フィルタ、すなわち巡回項だけで構成されたフィ
ルタに、本発明を実施した例である。FIG. 6 is a circuit configuration diagram of a digital filter according to the second embodiment of the present invention. The present embodiment is an example in which the present invention is applied to the all-pole filter of the direct type shown in FIG. 7, that is, the filter constituted by only the cyclic term.
第８図は本発明第三実施例ディジタルフィルタの回路構
成図である。本実施例は、第９図に示した格子型構成の
ディジタルフィルタに本発明を実施した例である。FIG. 8 is a circuit configuration diagram of a digital filter according to the third embodiment of the present invention. The present embodiment is an example in which the present invention is applied to the digital filter having the lattice type configuration shown in FIG.
第二および第三実施例の場合にも、第一実施例と同様に
直流オフセットを低減することができる。In the cases of the second and third embodiments, the DC offset can be reduced as in the first embodiment.
以上説明したように、本発明のディジタルフィルタは、
２進符号化されたディジタル信号を処理する場合、特に
このディジタル信号が２の補数表示で示されている場合
に、量子化雑音による直流オフセットを軽減できる。本
発明は、低域フィルタに使用して、急峻な遮断特性が容
易に得られる効果がある。As described above, the digital filter of the present invention is
When processing a binary-coded digital signal, it is possible to reduce the DC offset due to quantization noise, especially when the digital signal is shown in 2's complement notation. INDUSTRIAL APPLICABILITY The present invention has an effect that a steep cutoff characteristic can be easily obtained by using the low pass filter.
第１図は本発明ディジタルフィルタに用いる回路要素を
示す図。 第２図は従来例ディジタルフィルタに用いる回路要素を
示す図。 第３図は本発明第一実施例ディジタルフィルタの回路構
成図。 第４図は従来例ディジタルフィルタの回路構成図。 第５図は低域通過フィルタのインパルス応答を示す図。 第６図は本発明第二実施例ディジタルフィルタの回路構
成図。 第７図は従来例ディジタルフィルタの回路構成図。 第８図は本発明第三実施例ディジタルフィルタの回路構
成図。 第９図は従来例ディジタルフィルタの回路構成図。 第10図は量子化雑音の発生原理図。 第11図は量子化雑音の分布図。 １、２……入力端子、３、４、４′……乗算器、５、
５′……加算器、６……出力端子、Ｔ……遅延素子。FIG. 1 is a diagram showing circuit elements used in the digital filter of the present invention. FIG. 2 is a diagram showing circuit elements used in a conventional digital filter. FIG. 3 is a circuit diagram of the digital filter according to the first embodiment of the present invention. FIG. 4 is a circuit diagram of a conventional digital filter. FIG. 5 is a diagram showing an impulse response of a low-pass filter. FIG. 6 is a circuit configuration diagram of a digital filter according to the second embodiment of the present invention. FIG. 7 is a circuit diagram of a conventional digital filter. FIG. 8 is a circuit configuration diagram of a digital filter according to a third embodiment of the present invention. FIG. 9 is a circuit configuration diagram of a conventional digital filter. Figure 10 shows the principle of quantization noise generation. Figure 11 shows the distribution of quantization noise. 1, 2 ... Input terminals 3, 4, 4 '... Multiplier, 5,
5 '... adder, 6 ... output terminal, T ... delay element.
Claims (1)
第一の係数（a1）に乗算する第一の乗算器（３）と、 ２進符号化された第二のディジタル信号に第二の係数
（a2）を乗算する第二の乗算器（４）と、 上記第一の乗算器の出力と上記第二の乗算器の出力とを
加算する加算器（５）と をひとつの回路要素として備え、 この回路要素が入力端子と出力端子との間に複数個組み
合わされて構成されたディジタルフィルタにおいて、 上記回路要素は、 上記第二の乗算器が上記第二のディジタル信号と上記第
二の係数との一方についてその符号の正負に関わらず符
号反転を行う手段を含み、 上記加算器が上記第二の乗算器の出力の符号を反転させ
る手段を含むことを特徴とするディジタルフィルタ。1. A first multiplier (3) for multiplying a binary-coded first digital signal by a first coefficient (a 1 ), and a binary-coded second digital signal. One second multiplier (4) for multiplying the second coefficient (a 2 ) and one adder (5) for adding the output of the first multiplier and the output of the second multiplier A digital filter having a plurality of circuit elements combined between an input terminal and an output terminal of the digital filter, wherein the second multiplier has the second digital signal and the second digital signal. A digital circuit characterized by including means for inverting the sign of one of the second coefficient regardless of whether the sign is positive or negative, and the adder including means for inverting the sign of the output of the second multiplier. filter.
Priority Applications (1)
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|---|---|---|---|
| JP60285046A JPH0732346B2 (en) | 1985-12-17 | 1985-12-17 | Digital Filter |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP60285046A JPH0732346B2 (en) | 1985-12-17 | 1985-12-17 | Digital Filter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62142411A JPS62142411A (en) | 1987-06-25 |
| JPH0732346B2 true JPH0732346B2 (en) | 1995-04-10 |
Family
ID=17686463
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| JP60285046A Expired - Lifetime JPH0732346B2 (en) | 1985-12-17 | 1985-12-17 | Digital Filter |
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Family Cites Families (4)
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|---|---|---|---|---|
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| US4430721A (en) * | 1981-08-06 | 1984-02-07 | Rca Corporation | Arithmetic circuits for digital filters |
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1985
- 1985-12-17 JP JP60285046A patent/JPH0732346B2/en not_active Expired - Lifetime
Also Published As
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| JPS62142411A (en) | 1987-06-25 |
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