JPH0745790A - Semiconductor integrated circuit device and manufacture thereof - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 238000009966 trimming Methods 0.000 claims abstract description 27
- 238000009792 diffusion process Methods 0.000 claims abstract description 16
- 239000000758 substrate Substances 0.000 claims description 10
- 239000012535 impurity Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 4
- GHBSKQGCIYSCNS-NAKRPEOUSA-N Ala-Leu-Asp-Asp Chemical group C[C@H](N)C(=O)N[C@@H](CC(C)C)C(=O)N[C@@H](CC(O)=O)C(=O)N[C@@H](CC(O)=O)C(O)=O GHBSKQGCIYSCNS-NAKRPEOUSA-N 0.000 abstract 1
- HAYXDMNJJFVXCI-UHFFFAOYSA-N arsenic(5+) Chemical compound [As+5] HAYXDMNJJFVXCI-UHFFFAOYSA-N 0.000 abstract 1
- 238000005468 ion implantation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 230000015572 biosynthetic process Effects 0.000 description 4
- 238000005520 cutting process Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000000034 method Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- -1 Arsenic ions Chemical class 0.000 description 2
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000006378 damage Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体集積回路装置およ
びその製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device and its manufacturing method.
【０００２】[0002]
【従来の技術】近年の、ＭＯＳ型半導体集積回路は微細
化の進展によりバイポーラデバイスの高速性能を凌駕し
つつある。従って、ＭＯＳ型半導体集積回路はＶＬＳＩ
において、そのほとんどを占めるようになってきてい
る。またシステムの大規模化により、これまでのディジ
タル回路だけでなくアナログ回路も内蔵しはじめてい
る。しかし、アナログ回路を実現するには、ＭＯＳ型デ
バイスでは精度の面で性能が充分でないため、それを補
う技術としてトリミングがよく用いられている。2. Description of the Related Art In recent years, MOS semiconductor integrated circuits have surpassed the high speed performance of bipolar devices due to the progress of miniaturization. Therefore, the MOS semiconductor integrated circuit is a VLSI.
, It is becoming more and more popular. In addition, due to the large scale of the system, not only the digital circuit used up to now but also the analog circuit has started to be built. However, in order to realize an analog circuit, since a MOS type device does not have sufficient performance in terms of accuracy, trimming is often used as a technique for compensating for it.
【０００３】図２（ａ）〜（ｃ）は代表的なトリミング
回路の構成および動作を説明するための回路図である。2A to 2C are circuit diagrams for explaining the configuration and operation of a typical trimming circuit.
【０００４】図２（ａ）に示すように、回路構成として
は電源ＶDD側から順にスイッチングトランジスタＱ
2 （Ｐ−ｃｈＭＯＳＦＥＴ），負荷用トランジスタＱ1
（Ｎ−ｃｈＭＯＳＦＥＴ）およびフューズまで接続され
てＧＮＤにいたる。また、フューズを切断する際に使用
するトリミング用端子はフューズを挟んでＧＮＤの反対
側に接続されている。ここで、トランジスタＱ1 とＱ2
のオン抵抗ＲQ1とＲQ2は、ＲQ2に対してＲQ1を十分に小
さく設定しておく。As shown in FIG. 2A, the switching transistor Q has a circuit configuration in order from the power source VDD side.
2 (P-ch MOSFET), load transistor Q 1
(N-ch MOSFET) and the fuse are connected to reach GND. The trimming terminal used when the fuse is cut is connected to the side opposite to GND with the fuse in between. Here, transistors Q 1 and Q 2
The on-resistances R Q1 and R Q2 are set so that R Q1 is sufficiently smaller than R Q2 .
【０００５】まず、ヒューズが切断されていない状態で
の動作としては、ＶDDおよびＧＮＤレベルが与えられて
いるときに、入力ＶINにＧＮＤレベルを加えると、
Ｑ1 ，Ｑ2 共にオンし出力はＲQ1とＲQ2の比で決る。す
なわち、ＲQ1＜＜ＲQ2であるから、出力ＶOUT は、ほぼ
ＧＮＤレベルとなる。（このときフューズの抵抗Ｒ
F は、トランジスタの抵抗に比べて通常は、十分小さ
い。） 次に、図２（ｂ）に示すように、ヒューズが切断された
場合にはＶDDおよびＧＮＤにそれぞれのレベルが与えら
れたときに、入力ＶINにＧＮＤレベルを加えると、
Ｑ1 ，Ｑ2 共にオンするがフューズが切断されており、
出力ＶOUT はＶDDとなる。このようにしてフューズを切
断する、しないで出力が変えられることを利用してトリ
ミングとして使用するものである。First, as the operation in the state where the fuse is not blown, if the GND level is added to the input V IN when the V DD and GND levels are given,
Both Q 1 and Q 2 are turned on, and the output is determined by the ratio of R Q1 and R Q2 . That is, since R Q1 << R Q2 , the output V OUT is almost at the GND level. (At this time, fuse resistance R
F is usually sufficiently small compared to the resistance of the transistor. ) Next, as shown in FIG. 2B, when the fuse is blown and the respective levels are given to V DD and GND, the GND level is applied to the input V IN ,
Both Q 1 and Q 2 turn on, but the fuse is blown,
The output V OUT becomes V DD . In this way, trimming is performed by utilizing the fact that the output can be changed without cutting the fuse.
【０００６】なお、フューズ切断方法としては、図２
（ｃ）に示すように、トリミング用端子とＧＮＤ間に電
圧Ｖａを加えるとトリミング用フューズとして形成した
ポリサイド膜の抵抗ＲF により、Ｐ＝Ｖ2 ／ＲF のジュ
ール熱が発生しポリサイド膜フューズを溶断させること
ができる。通常ポリサイド膜の抵抗ＲF は約１００Ω程
度，電圧Ｖａは７〜１０ｖ程度としている。As a method of cutting the fuse, FIG.
As shown in (c), when a voltage Va is applied between the trimming terminal and GND, the resistance R F of the polycide film formed as a trimming fuse causes Joule heat of P = V 2 / R F to generate the polycide film fuse. Can be blown out. Normally, the resistance R F of the polycide film is about 100Ω and the voltage Va is about 7 to 10V.
【０００７】図３は従来の半導体集積回路装置の一例を
示す半導体チップの断面図である。FIG. 3 is a sectional view of a semiconductor chip showing an example of a conventional semiconductor integrated circuit device.
【０００８】図３に示すように、Ｐ型シリコン基板１の
表面に設けて素子形成領域を区画するフィールド酸化膜
２と、素子形成領域の表面に設けたゲート酸化膜３と、
ゲート酸化膜３の上に設けたゲート電極４と、ゲート電
極４に整合してシリコン基板１の表面に設けたｎ- 型拡
散層６と、ゲート電極４の側壁に形成した側壁スペーサ
７に整合しｎ- 型拡散層６内に形成したｎ+ 型拡散層８
とを有するＬＤＤ構造のＮ−ｃｈＭＯＳトランジスタＱ
1 ，Ｑ3 と、フィールド酸化膜２の上に形成したポリサ
イド膜等からなり、ＭＯＳトランジスタＱ1 と電極配線
１２を介して接続したフューズ（トリミング素子）５と
を有している。As shown in FIG. 3, a field oxide film 2 provided on the surface of a P-type silicon substrate 1 to partition an element formation region, a gate oxide film 3 provided on the surface of the element formation region,
Aligned with the gate electrode 4 provided on the gate oxide film 3, the n − type diffusion layer 6 provided on the surface of the silicon substrate 1 in alignment with the gate electrode 4, and the sidewall spacer 7 formed on the sidewall of the gate electrode 4. N + type diffusion layer 8 formed in the n − type diffusion layer 6
LDD structure N-ch MOS transistor Q having
1 and Q 3, and a fuse (trimming element) 5 formed of a polycide film or the like formed on the field oxide film 2 and connected to the MOS transistor Q 1 via an electrode wiring 12.
【０００９】ここで、フューズ切断時に加える電圧Ｖａ
には、トリミング素子の抵抗ＲF が小さいこともあり、
電圧を加えた瞬間にサージが発生しやすくその電圧は３
０ｖ近くになることもある。このような場合、最近のＭ
ＯＳデバイスがサブミクロン時代に入り、ＭＯＳ型トラ
ンジスタにおけるドレイン近傍の電界強度緩和のため
に、ＬＤＤ（Ｌｉｇｈｔ Ｄｏｐｅｄ Ｄｒａｉｎ）構
造が広く採用されている集積回路では、トリミング素子
に接続されたＬＤＤ構造トランジスタが破壊されてしま
う問題が発生する。図３に示すトリミング回路におい
て、トリミング用端子に加えられたサージ電圧が、フュ
ーズ部の反対側につながっているトランジスタＱ1 にも
かかりｎ- 型拡散層を破壊してしまう。すなわち、トラ
ンジスタＱ1のソース／ドレイン領域のシリコン基板に
対するダイオードのブレークダウン電圧は約２０ｖ程度
であり、トリミング用端子に加えられたサージ電圧によ
って、このダイオードがブレークダウンを起こし、この
部分に大電流が流れ、ｎ- 型拡散層の抵抗が高いために
破壊に至る。また、トランジスタＱ1 が破壊されると電
流は破壊されたトランジスタＱ1 側に流れるため、フュ
ーズの切断が不可能となる。一方、トランジスタの破壊
を防ぐためにフューズ切断電圧Ｖａを下げると、ヒュー
ズ切断確率が低下する問題が発生する。Here, the voltage Va applied when the fuse is blown
, The resistance R F of the trimming element may be small,
Surge is likely to occur at the moment when voltage is applied, and the voltage is 3
It may be close to 0v. In such cases, the recent M
In the submicron era of OS devices, in an integrated circuit in which an LDD (Light Doped Drain) structure is widely adopted in order to relax the electric field strength near the drain in a MOS transistor, an LDD structure transistor connected to a trimming element is used. The problem of being destroyed occurs. In the trimming circuit shown in FIG. 3, the surge voltage applied to the trimming terminal is also applied to the transistor Q 1 connected to the opposite side of the fuse portion and destroys the n − type diffusion layer. That is, the breakdown voltage of the diode with respect to the silicon substrate in the source / drain region of the transistor Q 1 is about 20 V, and the surge voltage applied to the trimming terminal causes the diode to breakdown, resulting in a large current in this portion. Flow and the resistance of the n − type diffusion layer is high, leading to destruction. Further, when the transistor Q 1 is destroyed, a current flows to the destroyed transistor Q 1 side, so that the fuse cannot be blown. On the other hand, if the fuse cutting voltage Va is lowered in order to prevent the breakdown of the transistor, there is a problem that the fuse cutting probability is lowered.
【００１０】[0010]
【発明が解決しようとする課題】この従来の半導体装置
は、トリミング用素子に接続されたＬＤＤ構造又は２重
拡散構造のＭＯＳトランジスタがトリミング素子（フュ
ーズ）を切断するために印加する電圧のサージにより破
壊されてしまうという問題があった。In this conventional semiconductor device, a MOS transistor having an LDD structure or a double diffusion structure connected to a trimming element causes a surge of voltage applied to cut the trimming element (fuse). There was a problem that it would be destroyed.
【００１１】本発明の目的はトリミング時のサージによ
る破壊を防止できる半導体集積回路装置を提供すること
にある。An object of the present invention is to provide a semiconductor integrated circuit device capable of preventing damage due to surge during trimming.
【００１２】[0012]
【課題を解決するための手段】本発明の半導体集積回路
装置は、ＬＤＤ構造又は２重拡散ドレイン構造を有する
ＭＯＳトランジスタおよびトリミング用素子を含んで構
成される半導体集積回路装置において、前記トリンミン
グ用素子に接続されたＭＯＳトランジスタがシングル構
造のソース・ドレイン領域を有するＭＯＳトランジスタ
で構成されている。A semiconductor integrated circuit device of the present invention is a semiconductor integrated circuit device including a MOS transistor having an LDD structure or a double diffused drain structure and a trimming element, wherein the trimming element is used. The MOS transistor connected to is composed of a MOS transistor having a single structure source / drain region.
【００１３】本発明の半導体集積回路装置の製造方法
は、一導電型半導体基板上に逆導電型拡散層からなるＬ
ＤＤ構造又は２重拡散ドレイン構造を有するＭＯＳトラ
ンジスタを形成し前記半導体基板上のフィールド絶縁膜
上にトリミング用素子を形成する工程と、前記トリミン
グ用素子に接続された前記ＭＯＳトランジスタのソース
・ドレイン領域にのみ選択的に逆導電型不純物を高濃度
にイオン注入して前記ＬＤＤ構造又は２重拡散ドレイン
構造をシングル構造のソース・ドレイン領域に変える工
程とを含んで構成される。According to the method of manufacturing a semiconductor integrated circuit device of the present invention, an L of an opposite conductivity type diffusion layer is formed on a one conductivity type semiconductor substrate.
Forming a MOS transistor having a DD structure or a double diffused drain structure and forming a trimming element on a field insulating film on the semiconductor substrate; and a source / drain region of the MOS transistor connected to the trimming element. And selectively changing the LDD structure or the double diffused drain structure into a single-structure source / drain region.
【００１４】[0014]
【実施例】次に、本発明について図面を参照して説明す
る。DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, the present invention will be described with reference to the drawings.
【００１５】図１（ａ）〜（ｄ）は本発明の一実施例の
製造方法を説明するための工程順に示した半導体チップ
の断面図である。1 (a) to 1 (d) are cross-sectional views of a semiconductor chip showing the order of steps for explaining a manufacturing method according to an embodiment of the present invention.
【００１６】まず、図１（ａ）に示すように、Ｐ型シリ
コン基板１の表面を選択的に熱酸化してフィールド酸化
膜２を形成し素子形成領域を区画する。次に、素子形成
領域の表面にゲート酸化膜３を形成し、ゲート酸化膜３
を含む表面に厚さ１００〜３００ｎｍのリンを拡散して
低抵抗化したポリシリコン膜および厚さ１００〜３００
ｎｍのダングステンシリサイド膜を順次積層したポリサ
イド膜を形成してパターニングし、ゲート電極４および
フューズ５を形成する。次に、ゲート電極４をマスクと
してリン（31Ｐ+ ）をＰ型シリコン基板１の表面にイオ
ン注入して熱処理し、ｎ- 型拡散層６を形成する。First, as shown in FIG. 1A, the surface of a P-type silicon substrate 1 is selectively thermally oxidized to form a field oxide film 2 to define an element formation region. Next, the gate oxide film 3 is formed on the surface of the element formation region, and the gate oxide film 3 is formed.
100-300 nm thick polysilicon film with reduced resistance by diffusing phosphorus with a thickness of 100-300 nm on the surface containing
A gate electrode 4 and a fuse 5 are formed by forming and patterning a polycide film in which a Dangsten silicide film having a thickness of 1 nm is sequentially stacked. Next, phosphorus ( 31 P + ) is ion-implanted into the surface of the P-type silicon substrate 1 by using the gate electrode 4 as a mask and heat-treated to form an n − -type diffusion layer 6.
【００１７】次に、図１（ｂ）に示すように、ゲート電
極４を含む表面にＣＶＤ法により酸化シリコン膜を１０
０〜３００ｎｍの厚さに堆積した後ＲＩＥ（Ｒｅａｃｔ
ｉｖｅ Ｉｏｎ Ｅｔｃｈ）法によりエッチバックして
ゲート電極４およびフューズ５の側壁に側壁スペーサ７
を形成する。次に、ゲート電極４および側壁スペーサ７
をマスクとして砒素イオン（75Ａｓ+ ）をイオン注入
し、ｎ- 型拡散層６と接続するｎ+ 型拡散層８を形成し
てＬＤＤ構造のＮ−ｃｈＭＯＳトランジスタＱ1，Ｑ3
を形成する。Next, as shown in FIG. 1B, a silicon oxide film is formed on the surface including the gate electrode 4 by the CVD method.
After depositing to a thickness of 0 to 300 nm, RIE (React
The sidewall spacer 7 is formed on the sidewalls of the gate electrode 4 and the fuse 5 by etching back by the iv Ion Etch method.
To form. Next, the gate electrode 4 and the sidewall spacer 7
Arsenic ions ( 75 As + ) are ion-implanted using the mask as a mask to form an n + type diffusion layer 8 connected to the n − type diffusion layer 6 to form LDD-structured N-ch MOS transistors Q 1 and Q 3.
To form.
【００１８】次に、図１（ｃ）に示すように、全面にフ
ォトレジスト膜９を塗布してパターニングし、フューズ
５と接続するためのＭＯＳトランジスタＱ1 にリンイオ
ン（31Ｐ+ ）をイオン注入した後、フォトレジスト膜９
を除去して熱処理しＬＤＤ構造をシングル構造のｎ+ 型
拡散層１０に変える。Next, as shown in FIG. 1C, a photoresist film 9 is applied on the entire surface and patterned, and phosphorus ions ( 31 P + ) are ion-implanted into the MOS transistor Q 1 for connecting to the fuse 5. After that, the photoresist film 9
Are removed and heat treatment is performed to change the LDD structure to the single structure n + type diffusion layer 10.
【００１９】次に、図１（ｄ）に示すように、ＣＶＤ法
により全面に層間絶縁膜１１を堆積してコンタクトホー
ルを形成し、電極配線１２を形成してフューズ５とＭＯ
ＳトランジスタＱ1 とを接続する。Next, as shown in FIG. 1D, an interlayer insulating film 11 is deposited on the entire surface by a CVD method to form a contact hole, an electrode wiring 12 is formed, and the fuse 5 and MO are formed.
It is connected to the S transistor Q 1 .
【００２０】なお、フューズ５としてはポリサイド膜の
代りにアルミニウム膜等の金属膜を使用しても良い。As the fuse 5, a metal film such as an aluminum film may be used instead of the polycide film.
【００２１】[0021]
【発明の効果】以上説明したように本発明は、トリミン
グ用フューズに接続するＭＯＳトランジスタをシングル
構造とすることにより、フューズ切断時に発生するサー
ジ電圧からＭＯＳトランジスタを保護し、且つフューズ
の切断が確実に行えるようになるという効果を有する。As described above, according to the present invention, the MOS transistor connected to the trimming fuse has a single structure, so that the MOS transistor is protected from the surge voltage generated when the fuse is cut, and the fuse is surely cut. It has the effect that it can be done.
【図１】本発明の一実施例の製造方法を説明するための
工程順に示した半導体チップの断面図。FIG. 1 is a cross-sectional view of a semiconductor chip showing the order of steps for explaining a manufacturing method according to an embodiment of the present invention.
【図２】代表的なトリミング回路の構成および動作を説
明するための回路図。FIG. 2 is a circuit diagram for explaining the configuration and operation of a typical trimming circuit.
【図３】従来の半導体集積回路装置の一例を示す半導体
チップの断面図。FIG. 3 is a sectional view of a semiconductor chip showing an example of a conventional semiconductor integrated circuit device.
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ５ フューズ ６ ｎ- 型拡散層 ７ 側壁スペーサ ８，１０ ｎ+ 型拡散層 １１ 層間絶縁膜 １２ 電極配線 １３ パッシベーション膜DESCRIPTION OF SYMBOLS 1 P-type silicon substrate 2 Field oxide film 3 Gate oxide film 4 Gate electrode 5 Fuse 6 n − type diffusion layer 7 Side wall spacer 8, 10 n + type diffusion layer 11 Interlayer insulating film 12 Electrode wiring 13 Passivation film
Claims (2)
有するＭＯＳトランジスタおよびトリミング用素子を含
んで構成される半導体集積回路装置において、前記トリ
ンミング用素子に接続されたＭＯＳトランジスタがシン
グル構造のソース・ドレイン領域を有するＭＯＳトラン
ジスタからなることを特徴とする半導体集積回路装置。1. In a semiconductor integrated circuit device including a MOS transistor having an LDD structure or a double diffused drain structure and a trimming element, a MOS transistor connected to the trimming element has a single structure source / drain. A semiconductor integrated circuit device comprising a MOS transistor having a region.
からなるＬＤＤ構造又は２重拡散ドレイン構造を有する
ＭＯＳトランジスタを形成し前記半導体基板上のフィー
ルド絶縁膜上にトリミング用素子を形成する工程と、前
記トリミング用素子に接続された前記ＭＯＳトランジス
タのソース・ドレイン領域にのみ選択的に逆導電型不純
物を高濃度にイオン注入して前記ＬＤＤ構造又は２重拡
散ドレイン構造をシングル構造のソース・ドレイン領域
に変える工程とを含むことを特徴とする半導体集積回路
装置の製造方法。2. A MOS transistor having an LDD structure or a double-diffused drain structure composed of a diffusion layer of opposite conductivity type is formed on a semiconductor substrate of one conductivity type, and a trimming element is formed on a field insulating film on the semiconductor substrate. And the LDD structure or the double-diffused drain structure having a single structure source by selectively ion-implanting a high-concentration impurity of opposite conductivity type only into the source / drain regions of the MOS transistor connected to the trimming element. A method of manufacturing a semiconductor integrated circuit device, including a step of changing to a drain region.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19104693A JPH0745790A (en) | 1993-08-02 | 1993-08-02 | Semiconductor integrated circuit device and manufacture thereof |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19104693A JPH0745790A (en) | 1993-08-02 | 1993-08-02 | Semiconductor integrated circuit device and manufacture thereof |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0745790A true JPH0745790A (en) | 1995-02-14 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19104693A Pending JPH0745790A (en) | 1993-08-02 | 1993-08-02 | Semiconductor integrated circuit device and manufacture thereof |
Country Status (1)
| Country | Link |
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