JPH0760864B2 - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0760864B2 JPH0760864B2 JP59144206A JP14420684A JPH0760864B2 JP H0760864 B2 JPH0760864 B2 JP H0760864B2 JP 59144206 A JP59144206 A JP 59144206A JP 14420684 A JP14420684 A JP 14420684A JP H0760864 B2 JPH0760864 B2 JP H0760864B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【発明の詳細な説明】 ［技術分野］ 本発明は、半導体集積回路装置に係り、特に、情報の消
去が可能な読出し専用の記憶機能を備えた半導体集積回
路装置に適用して有効な技術に関するものである。
去が可能な読出し専用の記憶機能を備えた半導体集積回
路装置に適用して有効な技術に関するものである。
［背景技術］ フローティングゲートを有する電界効果トランジスタを
メモリセルとする情報の消去が可能な読出し専用の記憶
素子は、情報の書込み効率を向上し、書込み時間を短縮
することが重要な技術的課題の一つとされている。
メモリセルとする情報の消去が可能な読出し専用の記憶
素子は、情報の書込み効率を向上し、書込み時間を短縮
することが重要な技術的課題の一つとされている。
メモリセルへの情報の書込みは、本発明者の解析の結
果、以下のようにしてなされる。
果、以下のようにしてなされる。
ソース領域とドレイン領域との間に流れる電流によっ
て、ゲート電極下のピンチオフ点とドレイン領域との間
の空乏領域部分で電圧降下を生じる。このため、ドレイ
ン領域近傍における電界強度は最大となり、ホットエレ
クトロンが発生する。このホットエレクトロンは、大部
分がドレイン電流として流れるが、その一部が、情報と
してフローティングゲートへ注入される。
て、ゲート電極下のピンチオフ点とドレイン領域との間
の空乏領域部分で電圧降下を生じる。このため、ドレイ
ン領域近傍における電界強度は最大となり、ホットエレ
クトロンが発生する。このホットエレクトロンは、大部
分がドレイン電流として流れるが、その一部が、情報と
してフローティングゲートへ注入される。
一般的に、書込み効率は、ホットエレクトロンの発生位
置におけるポテンシャル（電位）とコントロールゲート
電圧との差（ΔＶ）に比例する。
置におけるポテンシャル（電位）とコントロールゲート
電圧との差（ΔＶ）に比例する。
このため、例えば、コントロールゲート電圧を21［Ｖ］
程度、ドレイン電圧を12［Ｖ］程度にして、ΔＶを大き
くすることにより、その書込み効率を向上することがな
されている。
程度、ドレイン電圧を12［Ｖ］程度にして、ΔＶを大き
くすることにより、その書込み効率を向上することがな
されている。
しかしながら、かかる技術における実験ならびにその検
討の結果、本発明者は、充分に書込み効率を向上するこ
とができないという問題点を見い出した。すなわち、ド
レイン領域近傍におけるポテンシャルが高い部分でホッ
トエレクトロンを発生させているので、コントロールゲ
ート電圧との電圧差ΔＶが小さい。
討の結果、本発明者は、充分に書込み効率を向上するこ
とができないという問題点を見い出した。すなわち、ド
レイン領域近傍におけるポテンシャルが高い部分でホッ
トエレクトロンを発生させているので、コントロールゲ
ート電圧との電圧差ΔＶが小さい。
なお、情報の消去が可能な読出し専用の記憶素子の動作
原理については、例えば、雑誌「日経エレクトロニク
ス」1981年１月５日号、p181〜に記載されている。
原理については、例えば、雑誌「日経エレクトロニク
ス」1981年１月５日号、p181〜に記載されている。
［発明の目的］ 本発明の目的は、情報の消去が可能な読出し専用の記憶
素子の書込み効率を向上することが可能な技術手段を提
供することにある。
素子の書込み効率を向上することが可能な技術手段を提
供することにある。
本発明の他の目的は、情報の消去が可能な読出し専用の
記憶素子の書込み効率及びチャネルコンダクタンス（g
m）を向上することが可能な技術手段を提供することに
ある。
記憶素子の書込み効率及びチャネルコンダクタンス（g
m）を向上することが可能な技術手段を提供することに
ある。
本発明の他の目的は、情報の消去が可能な読出し専用の
記憶素子の書込み効率及びその電気的信頼性を向上する
ことが可能な技術手段を提供することにある。
記憶素子の書込み効率及びその電気的信頼性を向上する
ことが可能な技術手段を提供することにある。
本発明の他の目的は、情報の消去が可能な読出し専用の
記憶素子の動作速度の高速化又はその動作速度の高速化
と電気的信頼性とを図ることが可能な技術手段を提供す
ることにある。
記憶素子の動作速度の高速化又はその動作速度の高速化
と電気的信頼性とを図ることが可能な技術手段を提供す
ることにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
［発明の概要］ 本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、情報の消去が可能な読出し専用の記憶素子の
電界効果トランジスタのソース領域とチャネルが形成さ
れる領域との間に、ソース領域と同一導電型で低濃度の
半導体領域を設ける。この半導体領域の比抵抗を充分に
高く設定することにより、電界効果トランジスタ動作時
にこの半導体領域両端に電位差が生じ、この領域内で強
電界を発生する。この強電界でエレクトロンを加速する
ことにより衝突電離を引き起し、ホットキャリア（ホッ
トエレクトロン、ホットホール）を発生させる。この半
導体領域は、ドレイン領域近傍に比べポテンシャルが低
いので、コントロールゲート電圧とこの領域との電位差
を大きくすることができ、この領域で発生したホットエ
レクトロンは高い注入効率でフローティングゲートに注
入させることができる。
電界効果トランジスタのソース領域とチャネルが形成さ
れる領域との間に、ソース領域と同一導電型で低濃度の
半導体領域を設ける。この半導体領域の比抵抗を充分に
高く設定することにより、電界効果トランジスタ動作時
にこの半導体領域両端に電位差が生じ、この領域内で強
電界を発生する。この強電界でエレクトロンを加速する
ことにより衝突電離を引き起し、ホットキャリア（ホッ
トエレクトロン、ホットホール）を発生させる。この半
導体領域は、ドレイン領域近傍に比べポテンシャルが低
いので、コントロールゲート電圧とこの領域との電位差
を大きくすることができ、この領域で発生したホットエ
レクトロンは高い注入効率でフローティングゲートに注
入させることができる。
以下、本発明の構成について、実施例とともに説明す
る。
る。
［実施例Ｉ］ 第１図（Ａ）は、本発明の実施例Ｉの原理を説明するた
めの情報の消去が可能な読出し専用の記憶素子のメモリ
セルの概略的な断面図、第２図（Ａ）は、第１図（Ａ）
のメモリセルにおける各位置とポテンシャル及び電界強
度との関係を示す図、第３図（Ａ）は、第１図（Ａ）の
メモリセルにおけるコントロールゲート電圧と基板電流
及びフローティングゲート電流との関係を示す図であ
る。
めの情報の消去が可能な読出し専用の記憶素子のメモリ
セルの概略的な断面図、第２図（Ａ）は、第１図（Ａ）
のメモリセルにおける各位置とポテンシャル及び電界強
度との関係を示す図、第３図（Ａ）は、第１図（Ａ）の
メモリセルにおけるコントロールゲート電圧と基板電流
及びフローティングゲート電流との関係を示す図であ
る。
第１図（Ｂ）は、本発明の背景技術となった以前の原理
を説明するための情報の消去が可能な読出し専用の記憶
素子のメモリセルの概略的な断面図、第２図（Ｂ）は、
第１図（Ｂ）のメモリセルにおける各位置とポテンシャ
ル及び電界強度との関係を示す図、第３図（Ｂ）は、第
１図（Ｂ）のメモリセルにおけるコントロールゲート電
圧と基板電流及びフローティングゲート電流との関係を
示す図である。
を説明するための情報の消去が可能な読出し専用の記憶
素子のメモリセルの概略的な断面図、第２図（Ｂ）は、
第１図（Ｂ）のメモリセルにおける各位置とポテンシャ
ル及び電界強度との関係を示す図、第３図（Ｂ）は、第
１図（Ｂ）のメモリセルにおけるコントロールゲート電
圧と基板電流及びフローティングゲート電流との関係を
示す図である。
なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は重複するので省略する。
を付け、そのくり返しの説明は重複するので省略する。
第１図（Ａ）及び第１図（Ｂ）において、subは単結晶
シリコンからなるp-型の半導体基板である。
シリコンからなるp-型の半導体基板である。
FGはフローティングゲート電極であり、絶縁膜（図示し
ていない）を介して半導体基板sub上部に設けられてい
る。
ていない）を介して半導体基板sub上部に設けられてい
る。
CGはコントロールゲート電極であり、絶縁膜（図示して
いない）を介してフローティングゲート電極FG上部に設
けられている。
いない）を介してフローティングゲート電極FG上部に設
けられている。
Ｓはソース領域、Ｄはドレイン領域であり、フローティ
ングゲート電極FG,コントロールゲート電極CGの側部に
それぞれ設けられている。
ングゲート電極FG,コントロールゲート電極CGの側部に
それぞれ設けられている。
LDS（Ｌightly Ｄoped Ｓource）はソース領域Ｓと同一
導電型でソース領域Ｓより低濃度の半導体領域であり、
ソース領域Ｓとチャネルが形成される領域との間の半導
体基板sub主面部に設けられている。この半導体領域LDS
は、この部分でホットエレクトロンを発生させて、その
一部を情報としてフローティングゲート電極FGに注入さ
せるためのものである。
導電型でソース領域Ｓより低濃度の半導体領域であり、
ソース領域Ｓとチャネルが形成される領域との間の半導
体基板sub主面部に設けられている。この半導体領域LDS
は、この部分でホットエレクトロンを発生させて、その
一部を情報としてフローティングゲート電極FGに注入さ
せるためのものである。
Ｐはピンチオフ点であり、フローティングゲート電極FG
下部の半導体基板sub主面部に形成されるものである。
下部の半導体基板sub主面部に形成されるものである。
ｄは空乏領域であり、ソース領域Ｓ及びドレイン領域Ｄ
と半導体基板subとのpn接合部から半導体基板sub内部に
形成されるものを示してある。
と半導体基板subとのpn接合部から半導体基板sub内部に
形成されるものを示してある。
VGは電圧用端子であり、コントロールゲート電極CGに電
圧（例えば、書込み動作において21［Ｖ］程度、読出し
動作において５［Ｖ］程度）を印加するためのものであ
る。VSは電圧用端子であり、ソース領域Ｓに電圧（例え
ば、０［Ｖ］程度）を印加するためのものである。VDは
電圧端子であり、ドレイン領域Ｄに電圧（例えば、書込
み動作において12［Ｖ］程度、読出し動作において５
［Ｖ］程度）を印加するためのものである。
圧（例えば、書込み動作において21［Ｖ］程度、読出し
動作において５［Ｖ］程度）を印加するためのものであ
る。VSは電圧用端子であり、ソース領域Ｓに電圧（例え
ば、０［Ｖ］程度）を印加するためのものである。VDは
電圧端子であり、ドレイン領域Ｄに電圧（例えば、書込
み動作において12［Ｖ］程度、読出し動作において５
［Ｖ］程度）を印加するためのものである。
端子IGは、フローティングゲート電流IGを検出する電流
計A1を介在させてフローティングゲート電極FGに接続さ
れている。
計A1を介在させてフローティングゲート電極FGに接続さ
れている。
端子IBBは、半導体基板電流IBBを検出する電流計A2を介
在させて半導体基板subに接続されている。
在させて半導体基板subに接続されている。
第２図（Ａ）及び第２図（Ｂ）において、横軸は、第１
図のメモリセルの各位置を示している。
図のメモリセルの各位置を示している。
縦軸は、メモリセルの各位置において、ソース領域Ｓと
ドレイン領域Ｄとの間に流れる電流によって生じるポテ
ンシャル（電位）［Ｖ］と、電界強度［V/cm］とを示し
ている。
ドレイン領域Ｄとの間に流れる電流によって生じるポテ
ンシャル（電位）［Ｖ］と、電界強度［V/cm］とを示し
ている。
実線a1,a2はメモリセルの各位置におけるポテンシャル
を示し、細線b1,b2はメモリセルの各位置における電界
強度を示している。
を示し、細線b1,b2はメモリセルの各位置における電界
強度を示している。
第３図（Ａ）及び第３図（Ｂ）において、横軸は、コン
トロールゲート電圧VG［Ｖ］示す。
トロールゲート電圧VG［Ｖ］示す。
縦軸は、フローティングゲート電極FGに注入されたホッ
トエレクトロンを電流計A1で検出したフローティングゲ
ート電流IG［Ａ］と、半導体基板sub側に放出されたホ
ットホールを電流計A2で検出した半導体基板電流IBBを
示す。
トエレクトロンを電流計A1で検出したフローティングゲ
ート電流IG［Ａ］と、半導体基板sub側に放出されたホ
ットホールを電流計A2で検出した半導体基板電流IBBを
示す。
細線d1,d2はフローティングゲート電流IGを示し、実線C
1,C2は半導体基板電流IBBを示している。
1,C2は半導体基板電流IBBを示している。
次に、情報の消去が可能な読出し専用の記憶素子のメモ
リセルへの書込み動作について説明する。
リセルへの書込み動作について説明する。
まず、第１図（Ｂ）、第２図（Ｂ）及び第３図（Ｂ）を
用いて、本発明の背景技術となった通常の情報の消去が
可能な読出し専用の記憶素子の書込み動作について説明
する。
用いて、本発明の背景技術となった通常の情報の消去が
可能な読出し専用の記憶素子の書込み動作について説明
する。
ソース領域Ｓとドレイン領域Ｄとの間に流れる電流は、
実線a2で示すように、フローティングゲート電極FG下の
ピンチオフ点Ｐとドレイン領域Ｄとの間の空乏領域ｄ部
分で急峻な電圧降下を生じる。これによって、細線b2で
示すように、ドレイン領域Ｄ近傍における電界強度は最
大となる。
実線a2で示すように、フローティングゲート電極FG下の
ピンチオフ点Ｐとドレイン領域Ｄとの間の空乏領域ｄ部
分で急峻な電圧降下を生じる。これによって、細線b2で
示すように、ドレイン領域Ｄ近傍における電界強度は最
大となる。
この部分において、ホットホールとホットエレクトロン
とが発生し、ホットホールは、半導体基板電流IBBとし
て電流計A2に検出される。ホットホールとホットエレク
トロンとは一対で発生するので、基板電流IBBを検出す
ることにより、ホットエレクトロンの発生量を近似でき
る。
とが発生し、ホットホールは、半導体基板電流IBBとし
て電流計A2に検出される。ホットホールとホットエレク
トロンとは一対で発生するので、基板電流IBBを検出す
ることにより、ホットエレクトロンの発生量を近似でき
る。
ホットエレクトロンは、大部分がドレイン電流として流
れるが、その一部が、フローティングゲート電極FGに注
入され、電流計A1にフローティングゲート電流IGとして
検出される。
れるが、その一部が、フローティングゲート電極FGに注
入され、電流計A1にフローティングゲート電流IGとして
検出される。
本発明者の実験の結果では、実線c2で示す半導体基板電
流IBB及び細線d2で示すフローティングゲート電流IG
は、コントロールゲート電圧VGに対し最大値IBBmax、IG
max持ち、IBBmaxが10-5［Ａ］程度に対して、IGmaxが10
-11［Ａ］程度で検出される。
流IBB及び細線d2で示すフローティングゲート電流IG
は、コントロールゲート電圧VGに対し最大値IBBmax、IG
max持ち、IBBmaxが10-5［Ａ］程度に対して、IGmaxが10
-11［Ａ］程度で検出される。
次に、第１図（Ａ）乃至第３図（Ａ）を用いて、本発明
の実施例Ｉの書込み動作について説明する。
の実施例Ｉの書込み動作について説明する。
ソース領域Ｓとドレイン領域Ｄとの間にチャネルを通っ
て流れる電流は、実線a1で示すように、フローティング
ゲート電極FG下のピンチオフ点Ｐとドレイン領域Ｄとの
間に空乏領域ｄ部分と、ソース領域Ｓよりも抵抗値の大
きい半導体領域LDSとで急峻な電圧降下を生じる。これ
によって、細線b1で示すように、ドレイン領域Ｄ近傍と
半導体領域LDSとにおける電界強度は最大となる。
て流れる電流は、実線a1で示すように、フローティング
ゲート電極FG下のピンチオフ点Ｐとドレイン領域Ｄとの
間に空乏領域ｄ部分と、ソース領域Ｓよりも抵抗値の大
きい半導体領域LDSとで急峻な電圧降下を生じる。これ
によって、細線b1で示すように、ドレイン領域Ｄ近傍と
半導体領域LDSとにおける電界強度は最大となる。
これらの２つの部分において、前述と同様に、ホットホ
ールとホットエレクトロンとが発生し、ホットホールの
大部分は、半導体基板電流IBBとして電流計A2に検出さ
れる。
ールとホットエレクトロンとが発生し、ホットホールの
大部分は、半導体基板電流IBBとして電流計A2に検出さ
れる。
本発明者の実験の結果では、実線c1に示すように、半導
体基板電流IBBは、コントロールゲート電圧VGの低い部
分と、コントロールゲート電圧が高い部分との２点で最
大値IBBmax1、IBBmax2を示す。IBBmax1は前記デバイス
のIBBmaxと同様にドレイン領域端部の空乏領域内で発生
するものであり、IBBmax2はソース領域Ｓ側の半導体領
域LDS部で発生したものである。
体基板電流IBBは、コントロールゲート電圧VGの低い部
分と、コントロールゲート電圧が高い部分との２点で最
大値IBBmax1、IBBmax2を示す。IBBmax1は前記デバイス
のIBBmaxと同様にドレイン領域端部の空乏領域内で発生
するものであり、IBBmax2はソース領域Ｓ側の半導体領
域LDS部で発生したものである。
これに対して、細線d1で示すように、フローテングゲー
ト電流IGとしては、ソース領域Ｓ側の半導体領域LDS部
から注入した電流が大きく、前記したものに比べて２桁
程度高い10-9［Ａ］程度で検出される。
ト電流IGとしては、ソース領域Ｓ側の半導体領域LDS部
から注入した電流が大きく、前記したものに比べて２桁
程度高い10-9［Ａ］程度で検出される。
すなわち、ソース領域Ｓとチャネルが形成される領域と
の間に半導体領域LDSを設けることにより、細線d1,d2に
示すように、ドレイン領域Ｄ近傍に比べ、コントロール
ゲート電圧VGとホットエレクトロンが発生する半導体領
域LDS部分のポテンシャルとの差が大きいので、注入効
率を向上させることができる。
の間に半導体領域LDSを設けることにより、細線d1,d2に
示すように、ドレイン領域Ｄ近傍に比べ、コントロール
ゲート電圧VGとホットエレクトロンが発生する半導体領
域LDS部分のポテンシャルとの差が大きいので、注入効
率を向上させることができる。
次に、本実施例Ｉの具体的な構成について説明する。
第４図は、本発明の実施例Ｉの概要を説明するための情
報の消去が可能な読出し専用の記憶素子のメモリセルア
レイを示す等価回路図である。
報の消去が可能な読出し専用の記憶素子のメモリセルア
レイを示す等価回路図である。
第４図において、１はＸデコーダであり、後述する所定
のワード線を選択し、そのワード線に接続された所定の
メモリセルを導通させるためのものである。
のワード線を選択し、そのワード線に接続された所定の
メモリセルを導通させるためのものである。
２はＹデコーダであり、後述する所定のデータ線を選択
し、そのデータ線に情報となる電圧を印加するためのも
のである。
し、そのデータ線に情報となる電圧を印加するためのも
のである。
3,3′は書込み回路であり、後述する所定のワード線及
びデータ線を選択し、そのワード線及びデータ線に接続
された所定のメモリセルに情報を書込むためのものであ
る。
びデータ線を選択し、そのワード線及びデータ線に接続
された所定のメモリセルに情報を書込むためのものであ
る。
４はセンスアンプであり、データ線に接続された所定の
メモリセルの情報を読出すためのものである。
メモリセルの情報を読出すためのものである。
Ｘデコーダ1,Yデコーダ2,書込み回路3,3′及びセンスア
ンプ４は、情報の消去が可能な読出し専用の記憶素子の
周辺回路を構成している。
ンプ４は、情報の消去が可能な読出し専用の記憶素子の
周辺回路を構成している。
WL1,WL2,…及びWLmはワード線であり、その一端がＸデ
コーダ１に接続され他端が書込み回路３に接続され、Ｘ
方向に延在してＹ方向に複数本設けられている。ワード
線WLは、それに接続されたメモリセルを選択しかつ情報
を書込むためのものである。
コーダ１に接続され他端が書込み回路３に接続され、Ｘ
方向に延在してＹ方向に複数本設けられている。ワード
線WLは、それに接続されたメモリセルを選択しかつ情報
を書込むためのものである。
DL1,DL2,…及びDLnはデータ線であり、その一端がＹデ
コーダ2,書込み回路３′及びセンサアンプ４に接続さ
れ、Ｙ方向に延在してＸ方向に複数本設けられており、
それに接続されたメモリセルの情報を伝達するためのも
のである。
コーダ2,書込み回路３′及びセンサアンプ４に接続さ
れ、Ｙ方向に延在してＸ方向に複数本設けられており、
それに接続されたメモリセルの情報を伝達するためのも
のである。
M11,M12,…及びMnmはメモリセルであり、ワード線WLと
データ線DLとの所定交差部に複数配置されて設けられて
いる。メモリセルＭは、フローティングゲート電極と所
定のワード線WLに接続されたコントロールゲート電極と
を有し、その一端が所定のデータ線DLに接続され他端が
接地された電界効果トランジスタＱによって構成されて
おり、情報の消去が可能な読出し専用の記憶素子の情報
を構成するためのものである。
データ線DLとの所定交差部に複数配置されて設けられて
いる。メモリセルＭは、フローティングゲート電極と所
定のワード線WLに接続されたコントロールゲート電極と
を有し、その一端が所定のデータ線DLに接続され他端が
接地された電界効果トランジスタＱによって構成されて
おり、情報の消去が可能な読出し専用の記憶素子の情報
を構成するためのものである。
そして、メモリセルＭは、マトリックス状に複数配置さ
れ、メモリセルアレイを構成している。
れ、メモリセルアレイを構成している。
次に、本実施例の具体的な構造について説明する。
第５図は、本発明の実施例Ｉを説明するための情報の消
去が可能な読出し専用の記憶素子のメモリセルアレイを
示す要部平面図、第６図は、第５図のVI−VI切断線にお
ける断面図、第７図は、第５図のVII−VII切断線におけ
る断面図である。
去が可能な読出し専用の記憶素子のメモリセルアレイを
示す要部平面図、第６図は、第５図のVI−VI切断線にお
ける断面図、第７図は、第５図のVII−VII切断線におけ
る断面図である。
第５図乃至第７図において、５は単結晶シリコンからな
るp-型の半導体基板（sub）であり、情報の消去が可能
な読出し専用の記憶素子を構成するためのものである。
るp-型の半導体基板（sub）であり、情報の消去が可能
な読出し専用の記憶素子を構成するためのものである。
６はフィールド絶縁膜であり、主として半導体素子が形
成される領域間の半導体基板５主面上部に設けられてい
る。フィールド絶縁膜６は、半導体素子間を電気的に分
離するためのものである。
成される領域間の半導体基板５主面上部に設けられてい
る。フィールド絶縁膜６は、半導体素子間を電気的に分
離するためのものである。
７はｐ型のチャネルストッパ領域であり、フィールド絶
縁膜６下部の半導体基板５主面部に設けられている。こ
のチャネルストッパ領域７は、半導体素子間をより電気
的に分離するためのものである。
縁膜６下部の半導体基板５主面部に設けられている。こ
のチャネルストッパ領域７は、半導体素子間をより電気
的に分離するためのものである。
８は絶縁膜であり、半導体素子が形成される領域の半導
体基板５主面上部に設けられている。絶縁膜８は、主と
して、電界効果トランジスタのゲート絶縁膜を構成する
ためのものであり、本発明ではゲート絶縁膜８の一部を
極めて薄く形成したトンネル用絶縁膜（酸化膜）8Aをソ
ース領域に（LDS領域12A）側に設け、該ソース領域側で
情報の書き込みを行なう。21はｎ−半導体基板である。
体基板５主面上部に設けられている。絶縁膜８は、主と
して、電界効果トランジスタのゲート絶縁膜を構成する
ためのものであり、本発明ではゲート絶縁膜８の一部を
極めて薄く形成したトンネル用絶縁膜（酸化膜）8Aをソ
ース領域に（LDS領域12A）側に設け、該ソース領域側で
情報の書き込みを行なう。21はｎ−半導体基板である。
９は導電層であり、絶縁膜８の所定上部に設けられてい
る。この導電層９は、情報の消去が可能な読出し専用の
記憶素子のメモリセルのフローティングゲート電極FGを
構成するためのものである。
る。この導電層９は、情報の消去が可能な読出し専用の
記憶素子のメモリセルのフローティングゲート電極FGを
構成するためのものである。
10は絶縁膜であり、導電層９を覆うように設けられてい
る。この絶縁膜９は、主として、導電層９とその上部に
設けられる導電層とを電気的に分離するためのものであ
る。
る。この絶縁膜９は、主として、導電層９とその上部に
設けられる導電層とを電気的に分離するためのものであ
る。
11は導電層であり、絶縁膜10を介してＸ方向に配置され
た複数の導電層９上部に設けられＹ方向に複数本設けら
れている。導電層11は、半導体素子が形成される領域す
なわち導電層９上部では情報の消去が可能な読出し専用
の記憶素子のメモリセルのコントロールゲート電極CGを
構成し、それ以外の部分ではEPROMのワード線WLを構成
するためのものである。
た複数の導電層９上部に設けられＹ方向に複数本設けら
れている。導電層11は、半導体素子が形成される領域す
なわち導電層９上部では情報の消去が可能な読出し専用
の記憶素子のメモリセルのコントロールゲート電極CGを
構成し、それ以外の部分ではEPROMのワード線WLを構成
するためのものである。
12Aはｎ型の半導体領域（LDS）であり、ソース領域Ｓと
電気的に接続し、導電層9,11の一側部、すなわち、ソー
ス領域Ｓとチャネルが形成される領域との間の半導体基
板５主面部に設けられている。この半導体領域12Aは、
ソース領域Ｓとドレイン領域Ｄとの間に流れる電流に電
圧降下を生じさせ、ホットエレクトロンを発生させて、
該ホットエレクトロンを情報として導電層（FG）９へ注
入するためのものである。
電気的に接続し、導電層9,11の一側部、すなわち、ソー
ス領域Ｓとチャネルが形成される領域との間の半導体基
板５主面部に設けられている。この半導体領域12Aは、
ソース領域Ｓとドレイン領域Ｄとの間に流れる電流に電
圧降下を生じさせ、ホットエレクトロンを発生させて、
該ホットエレクトロンを情報として導電層（FG）９へ注
入するためのものである。
このために、半導体領域12Aは、ソース領域Ｓ及びドレ
イン領域Ｄと同一導電型でこれらの領域より低濃度で形
成される。具体的には、ヒ素イオン又はリンイオンをイ
オン注入技術で導入し、１×1016〜１×1017［atms/c
m3］程度の不純物濃度で形成する。また、半導体領域12
Aの長さは、0.3〜0.4［μｍ］程度に形成する。なお、
半導体領域12Aの前記不純物濃度及び長さは、これに限
定されるものではなく、ホットエレクトロンを発生させ
るための電界強度，ソース領域Ｓとドレイン領域Ｄとの
間に流れる電流量及び読出し動作における相互コンダク
タンス等を考慮して、適宜選択する。
イン領域Ｄと同一導電型でこれらの領域より低濃度で形
成される。具体的には、ヒ素イオン又はリンイオンをイ
オン注入技術で導入し、１×1016〜１×1017［atms/c
m3］程度の不純物濃度で形成する。また、半導体領域12
Aの長さは、0.3〜0.4［μｍ］程度に形成する。なお、
半導体領域12Aの前記不純物濃度及び長さは、これに限
定されるものではなく、ホットエレクトロンを発生させ
るための電界強度，ソース領域Ｓとドレイン領域Ｄとの
間に流れる電流量及び読出し動作における相互コンダク
タンス等を考慮して、適宜選択する。
13は絶縁膜であり、導電層9,11を覆うように設けられて
いる。
いる。
14Aは絶縁膜であり、導電層9,11の一側部に設けられて
いる。この絶縁膜14Aは、半導体領域12Aを形成するため
のものである。
いる。この絶縁膜14Aは、半導体領域12Aを形成するため
のものである。
絶縁膜14Aは、例えば、化学的気相析出（CVD）技術によ
る酸化シリコン膜を形成した後に、異方性エッチング技
術を施すことにより選択的に導電層9,11の一側部に形成
することができる。なお、絶縁膜14Aは、途中の製造工
程で除去し、情報の消去が可能な読出し専用の記憶素子
の完成時に存在しなくともよい。
る酸化シリコン膜を形成した後に、異方性エッチング技
術を施すことにより選択的に導電層9,11の一側部に形成
することができる。なお、絶縁膜14Aは、途中の製造工
程で除去し、情報の消去が可能な読出し専用の記憶素子
の完成時に存在しなくともよい。
15はn+型の半導体領域であり、半導体素子が形成される
領域の絶縁膜14A側部及び導電層9,11の一側部の半導体
基板５主面部に設けられている。この半導体領域15は、
実質的なソース領域，実質的なドレイン領域又はグラン
ド（基準電位）線（GL）として使用されるもので、主と
して、情報の消去が可能な読出し専用の記憶素子のメモ
リセルとなる電界効果トランジスタを構成するためのも
のである。ソース領域Ｓとなる半導体領域15は、前述し
たように、半導体領域12Aと電気的に接続されている。
領域の絶縁膜14A側部及び導電層9,11の一側部の半導体
基板５主面部に設けられている。この半導体領域15は、
実質的なソース領域，実質的なドレイン領域又はグラン
ド（基準電位）線（GL）として使用されるもので、主と
して、情報の消去が可能な読出し専用の記憶素子のメモ
リセルとなる電界効果トランジスタを構成するためのも
のである。ソース領域Ｓとなる半導体領域15は、前述し
たように、半導体領域12Aと電気的に接続されている。
この半導体領域15は、例えば、ヒ素イオンをイオン注入
技術で導入して、１×1020〜１×1021［atms/cm3］程度
の不純物濃度で形成する。なお、半導体領域15の前記不
純物濃度は、前記半導体領域12Aと同様に、種々の条件
により適宜選択して形成する。
技術で導入して、１×1020〜１×1021［atms/cm3］程度
の不純物濃度で形成する。なお、半導体領域15の前記不
純物濃度は、前記半導体領域12Aと同様に、種々の条件
により適宜選択して形成する。
情報の消去が可能な読出し専用の記憶素子のメモリセル
Ｍ、すなわち、電界効果トランジスタＱは、主として、
半導体基板5,その上部に絶縁膜８を介して設けられた導
電層9,該導電層９上部に絶縁膜10を介して設けられた導
電層11,一対に設けられた半導体領域15及びチャネルが
形成される領域とソース領域Ｓとなる半導体領域15との
間に設けられた半導体領域12Aによって構成されてい
る。
Ｍ、すなわち、電界効果トランジスタＱは、主として、
半導体基板5,その上部に絶縁膜８を介して設けられた導
電層9,該導電層９上部に絶縁膜10を介して設けられた導
電層11,一対に設けられた半導体領域15及びチャネルが
形成される領域とソース領域Ｓとなる半導体領域15との
間に設けられた半導体領域12Aによって構成されてい
る。
16は絶縁膜であり、電界効果トランジスタＱ等の半導体
素子を覆うように設けられている。絶縁膜16は、主とし
て、導電層11とその上部に設けられる導電層との電気的
な分離をするためのものである。
素子を覆うように設けられている。絶縁膜16は、主とし
て、導電層11とその上部に設けられる導電層との電気的
な分離をするためのものである。
17は接続孔であり、所定の半導体領域15上部の絶縁膜8,
16は除去して設けられている。この接続孔17は、半導体
領域15と絶縁膜16上部に設けられる導電層との電気的な
接続をするためのものである。
16は除去して設けられている。この接続孔17は、半導体
領域15と絶縁膜16上部に設けられる導電層との電気的な
接続をするためのものである。
18は導電層であり、接続孔17を通して所定の半導体領域
15と電気的に接続し、絶縁膜16上部に導電層11と交差す
るようにＹ方向に延在してＸ方向に複数本設けられてい
る。この導電層18は、情報の消去が可能な読出し専用の
記憶素子のデータ線DLを構成するためのものである。
15と電気的に接続し、絶縁膜16上部に導電層11と交差す
るようにＹ方向に延在してＸ方向に複数本設けられてい
る。この導電層18は、情報の消去が可能な読出し専用の
記憶素子のデータ線DLを構成するためのものである。
次に、本実施例の書込み動作及び読出し動作について、
第４図乃至第７図を用いて簡単に説明する。
第４図乃至第７図を用いて簡単に説明する。
まず、書込み動作について説明する。
Ｘデコーダ１とＹデコーダ２とによって、情報が書込ま
れるメモリセルＭに接属されたデータ線（DL）18及びワ
ード線（WL）11を選択する。そして、書込み回路3,3′
によって、選択されたデータ線（DL）18とワード線（W
L）11とにそれぞれ電圧を印加する。データ線（DL）18
は、例えば、選択されたものには５［Ｖ］を印加し、そ
れ以外のものには０［Ｖ］を印加する。ワード線（WL）
11は、例えば、選択されたものには10［Ｖ］を印加し、
それ以外のものには０［Ｖ］を印加する。
れるメモリセルＭに接属されたデータ線（DL）18及びワ
ード線（WL）11を選択する。そして、書込み回路3,3′
によって、選択されたデータ線（DL）18とワード線（W
L）11とにそれぞれ電圧を印加する。データ線（DL）18
は、例えば、選択されたものには５［Ｖ］を印加し、そ
れ以外のものには０［Ｖ］を印加する。ワード線（WL）
11は、例えば、選択されたものには10［Ｖ］を印加し、
それ以外のものには０［Ｖ］を印加する。
これにより、選択されたメモリセルＭは、ソース領域Ｓ
となる半導体領域15とチャネルが形成される領域との間
に設けられた半導体領域12A部分からフローティングゲ
ード電極FGとなる導電層９に情報として書込まれる。
となる半導体領域15とチャネルが形成される領域との間
に設けられた半導体領域12A部分からフローティングゲ
ード電極FGとなる導電層９に情報として書込まれる。
次に、読出し動作について説明する。
Ｘデコーダ１とＹデコーダ２とによって、情報が書込ま
れるメモリセルＭに接続されたデータ線（DL）18及びワ
ード線（WL）11を選択する。そして、Ｘデコーダ１とＹ
デコーダ２とによって、選択されたデータ線（DL）18と
ワード線（WL）11とにそれぞれ電圧を印加する。データ
線（DL）18は、例えば、選択されたものには５［Ｖ］を
印加し、それ以外のものには０［Ｖ］を印加する。ワー
ド線（WL）11は、例えば、選択されたものには５［Ｖ］
を印加し、それ以外のものには０［Ｖ］を印加する。
れるメモリセルＭに接続されたデータ線（DL）18及びワ
ード線（WL）11を選択する。そして、Ｘデコーダ１とＹ
デコーダ２とによって、選択されたデータ線（DL）18と
ワード線（WL）11とにそれぞれ電圧を印加する。データ
線（DL）18は、例えば、選択されたものには５［Ｖ］を
印加し、それ以外のものには０［Ｖ］を印加する。ワー
ド線（WL）11は、例えば、選択されたものには５［Ｖ］
を印加し、それ以外のものには０［Ｖ］を印加する。
これにより、選択されたメモリセルＭに情報が書込まれ
ている場合は、データ線（DL）18に印加された電圧がそ
のまま残るので、センスアンプ４により、情報“1"が読
出される。選択されたメモリセルＭに情報が書込まれて
いない場合は、データ線（DL）18がメモリセルＭ及びグ
ランド線GLを介して接地されるので、センスアンプ４に
より、情報“0"が読出される。
ている場合は、データ線（DL）18に印加された電圧がそ
のまま残るので、センスアンプ４により、情報“1"が読
出される。選択されたメモリセルＭに情報が書込まれて
いない場合は、データ線（DL）18がメモリセルＭ及びグ
ランド線GLを介して接地されるので、センスアンプ４に
より、情報“0"が読出される。
以上説明したように、本発明によれば、以下に述べたよ
うな効果を得ることができる。
うな効果を得ることができる。
（１）情報の消去が可能な読出し専用の記憶素子の電界
効果トランジスタのソース領域とチャネルが形成される
領域との間に、ソース領域と同一導電型で低濃度の半導
体領域を設けることによって、ポテンシャルが低い部分
でホットエレクトロンを発生させ、フローティングゲー
ト電極に注入させることができ、コントロールゲート電
圧との電圧差を大きくすることができるので、書込み効
率を向上することができる。
効果トランジスタのソース領域とチャネルが形成される
領域との間に、ソース領域と同一導電型で低濃度の半導
体領域を設けることによって、ポテンシャルが低い部分
でホットエレクトロンを発生させ、フローティングゲー
ト電極に注入させることができ、コントロールゲート電
圧との電圧差を大きくすることができるので、書込み効
率を向上することができる。
（２）前記（１）により、書込み時間を短縮することが
できるので、情報の消去が可能な読出し専用の記憶素子
の動作速度の高速化を図ることができる。
できるので、情報の消去が可能な読出し専用の記憶素子
の動作速度の高速化を図ることができる。
（３）前記（１）により、書込み効率を向上することが
できるので、書込み動作におけるコントロールゲート電
圧とドレイン電圧とを小さくすることができる。
できるので、書込み動作におけるコントロールゲート電
圧とドレイン電圧とを小さくすることができる。
（４）情報の消去が可能な読出し専用の記憶素子の電界
効果トランジスタのドレイン領域とチャネルが形成され
る領域との間に、ドレイン領域と同一導電型で低濃度の
半導体領域を設けないことによって、ソース領域とドレ
イン領域との間に流れる電流の相互コンダクタンスを大
きくすることができるので、読出し効率を向上すること
ができる。
効果トランジスタのドレイン領域とチャネルが形成され
る領域との間に、ドレイン領域と同一導電型で低濃度の
半導体領域を設けないことによって、ソース領域とドレ
イン領域との間に流れる電流の相互コンダクタンスを大
きくすることができるので、読出し効率を向上すること
ができる。
（５）前記（４）により、読出し時間を短縮することが
できるので、情報の消去が可能な読出し専用の記憶素子
の動作速度の高速化を図ることができる。
できるので、情報の消去が可能な読出し専用の記憶素子
の動作速度の高速化を図ることができる。
（６）前記（２）及び（５）により、書込み時間及び読
出し時間を短縮することができるので、さらに、情報の
消去が可能な読出し専用の記憶素子の動作速度の高速化
を図ることができる。
出し時間を短縮することができるので、さらに、情報の
消去が可能な読出し専用の記憶素子の動作速度の高速化
を図ることができる。
（７）ソース領域とチャネルが形成される領域との間
に、ソース領域に比べ浅い接合深さを有する半導体領域
を設けることによって、ソース領域のフローティングゲ
ート電極下への回込みを小さくすることができるので、
短チャネル化をすることができる。
に、ソース領域に比べ浅い接合深さを有する半導体領域
を設けることによって、ソース領域のフローティングゲ
ート電極下への回込みを小さくすることができるので、
短チャネル化をすることができる。
（８）前記（７）により、短チャネル化をすることがで
きるので、情報の消去が可能な読出し専用の記憶素子の
集積度を向上することができる。
きるので、情報の消去が可能な読出し専用の記憶素子の
集積度を向上することができる。
以上、本発明者によってなされた発明を、前記実施例に
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
もとづき具体的に説明したが、本発明は、前記実施例に
限定されるものではなく、その要旨を逸脱しない範囲に
おいて、種々変形し得ることは勿論である。
第１図（Ａ）は、本発明の実施例Ｉの原理を説明するた
めの情報の消去が可能な読出し専用の記憶素子のメモリ
セルの概略的な断面図、 第２図（Ａ）は、第１図（Ａ）に示すメモリセルにおけ
る各位置とポテンシャル又は電界強度との関係を示す
図、 第３図（Ａ）は、第１図（Ａ）に示すメモリセルにおけ
るコントロールゲート電圧と基板電流又はフローティン
グゲート電流との関係を示す図、 第１図（Ｂ）は、本発明の背景技術となった以前の原理
を説明するための情報の消去が可能な読出し専用の記憶
素子のメモリセルの概略的な断面図、 第２図（Ｂ）は、第１図（Ｂ）に示すメモリセルにおけ
る各位置とポテンシャル又は電界強度との関係を示す
図、 第３図（Ｂ）は、第１図（Ｂ）に示すメモリセルにおけ
るコントロールゲート電圧と基板電流又はフローティン
グゲート電流との関係を示す図、 第４図は、本発明の実施例Ｉの概要を説明するための情
報の消去が可能な読出し専用の記憶素子のメモリセルア
レイを示す等価回路図、 第５図は、本発明の実施例Ｉを説明するための情報の消
去が可能な読出し専用の記憶素子のメモリセルアレイを
示す要部平面図、 第６図は、第５図のVI−VI切断線における断面図、 第７図は、第５図のVII−VII切断線における断面図であ
る。 図中、１……Ｘデコーダ、２……Ｙデコーダ、3,3′…
…書込み回路、４……センスアンプ、５……半導体基
板、６……フィールド絶縁膜、７……チャネルストッパ
領域、8,10,13,14A,14B,16……絶縁膜、9,11,18……導
電層、12A,12B,LDS,LDD,15……半導体領域、17……接続
孔、FG……フローティングゲート電極、CG……コントロ
ールゲート電極、Ｓ……ソース領域、Ｄ……ドレイン領
域、Ｐ……ピンチオフ点、ｄ……空乏領域、VG,VS,VD…
…電圧用端子、IG,IBB……端子、A1,A2……電流計であ
る。
めの情報の消去が可能な読出し専用の記憶素子のメモリ
セルの概略的な断面図、 第２図（Ａ）は、第１図（Ａ）に示すメモリセルにおけ
る各位置とポテンシャル又は電界強度との関係を示す
図、 第３図（Ａ）は、第１図（Ａ）に示すメモリセルにおけ
るコントロールゲート電圧と基板電流又はフローティン
グゲート電流との関係を示す図、 第１図（Ｂ）は、本発明の背景技術となった以前の原理
を説明するための情報の消去が可能な読出し専用の記憶
素子のメモリセルの概略的な断面図、 第２図（Ｂ）は、第１図（Ｂ）に示すメモリセルにおけ
る各位置とポテンシャル又は電界強度との関係を示す
図、 第３図（Ｂ）は、第１図（Ｂ）に示すメモリセルにおけ
るコントロールゲート電圧と基板電流又はフローティン
グゲート電流との関係を示す図、 第４図は、本発明の実施例Ｉの概要を説明するための情
報の消去が可能な読出し専用の記憶素子のメモリセルア
レイを示す等価回路図、 第５図は、本発明の実施例Ｉを説明するための情報の消
去が可能な読出し専用の記憶素子のメモリセルアレイを
示す要部平面図、 第６図は、第５図のVI−VI切断線における断面図、 第７図は、第５図のVII−VII切断線における断面図であ
る。 図中、１……Ｘデコーダ、２……Ｙデコーダ、3,3′…
…書込み回路、４……センスアンプ、５……半導体基
板、６……フィールド絶縁膜、７……チャネルストッパ
領域、8,10,13,14A,14B,16……絶縁膜、9,11,18……導
電層、12A,12B,LDS,LDD,15……半導体領域、17……接続
孔、FG……フローティングゲート電極、CG……コントロ
ールゲート電極、Ｓ……ソース領域、Ｄ……ドレイン領
域、Ｐ……ピンチオフ点、ｄ……空乏領域、VG,VS,VD…
…電圧用端子、IG,IBB……端子、A1,A2……電流計であ
る。
Claims (1)
- 【請求項１】一の素子形成領域を他の素子形成領域と電
気的に分離し、分離した該一素子形成領域内にて、第１
導電型の第１の半導体領域主面上部に、ゲート絶縁膜を
介してフローティングゲートを設け、フローティングゲ
ートの上部に絶縁膜を介してコントロールゲートを設
け、フローティングゲートの両側部の前記第１の半導体
領域主面部にドレイン領域又はソース領域として使用す
る一対の第２導電型の第２、第３の半導体領域を設けて
構成する情報の書替えが可能な読出し専用のメモリセル
を有する半導体集積回路装置において、 前記ドレイン領域は、チャネル側の接合部がフローティ
ングゲートのチャネル方向の一方の端部の直下の基板位
置に存在するように形成された第２の半導体領域で構成
され、 前記ソース領域は、チャネル側の接合部がフローティン
グゲートのチャネル方向の他方の端部の直下の基板位置
に存在するように形成され、前記第２の半導体領域と同
一導電型でかつそれよりも低濃度の第４の半導体領域、
及びこの第４の半導体領域に連続して形成され、前記第
２の半導体領域と同一導電型でかつ同一濃度の第３の半
導体領域によって構成され、 書込み動作時には、コントロールゲートに高電位、ドレ
イン領域に中電位、ソース領域に低電位が印加され、前
記第３の半導体領域からホットエレクトロンがフローテ
ィングゲートに注入され、 読出し動作時には、コントロールゲートに中電位、ドレ
イン領域に中電位、ソース領域に低電位が印加され、前
記フローティングゲートに注入されたホットエレクトロ
ンによるドレイン領域、ソース領域間の導通状態の変化
によって情報が読出されることを特徴とする半導体集積
回路装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59144206A JPH0760864B2 (ja) | 1984-07-13 | 1984-07-13 | 半導体集積回路装置 |
| KR1019850004379A KR930008024B1 (ko) | 1984-07-13 | 1985-06-20 | 반도체 기억장치 |
| US06/754,961 US4652897A (en) | 1984-07-13 | 1985-07-15 | Semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59144206A JPH0760864B2 (ja) | 1984-07-13 | 1984-07-13 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6124282A JPS6124282A (ja) | 1986-02-01 |
| JPH0760864B2 true JPH0760864B2 (ja) | 1995-06-28 |
Family
ID=15356691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59144206A Expired - Lifetime JPH0760864B2 (ja) | 1984-07-13 | 1984-07-13 | 半導体集積回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4652897A (ja) |
| JP (1) | JPH0760864B2 (ja) |
| KR (1) | KR930008024B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9646979B2 (en) | 2012-11-27 | 2017-05-09 | Floadia Corporation | Non-volatile semiconductor storage device |
Families Citing this family (52)
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