JPH08116249A - データ出力バッファ - Google Patents
データ出力バッファInfo
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- JPH08116249A JPH08116249A JP7178614A JP17861495A JPH08116249A JP H08116249 A JPH08116249 A JP H08116249A JP 7178614 A JP7178614 A JP 7178614A JP 17861495 A JP17861495 A JP 17861495A JP H08116249 A JPH08116249 A JP H08116249A
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- 230000003111 delayed effect Effects 0.000 claims description 4
- 238000001514 detection method Methods 0.000 claims description 4
- 230000001934 delay Effects 0.000 claims 2
- 230000008054 signal transmission Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 5
- 230000000295 complement effect Effects 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00346—Modifications for eliminating interference or parasitic voltages or currents
- H03K19/00361—Modifications for eliminating interference or parasitic voltages or currents in field effect transistor circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
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- Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Computing Systems (AREA)
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- Mathematical Physics (AREA)
- Logic Circuits (AREA)
- Electronic Switches (AREA)
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Abstract
(57)【要約】 （修正有）
【目的】 プルダウン ドライバを介し流れる瞬間電流
量（ｄｉ／ｄｔ）を調節し、出力データに発生するイン
パルス成分の雑音信号を最少化することができるデータ
出力バッファを提供する。 【構成】 第１電源電圧源及び出力ラインの間に接続さ
れ入力データ信号の第１論理を増幅するためのプルアッ
プ ドライバ１０３と、第２電源電圧源及び出力ライン
の間に接続され入力データ信号の第２論理を増幅するた
めのプルダウン ドライバ１０３と、プルダウン ドラ
イバ及び第２電源電圧源の間に接続されプルダウン ド
ライバ１０３のインピーダンスを可変させるプルダウン
ドライバ接続回路１０５と、第２論理の入力データ信
号が入力されたか否かを検出し、検出結果によりプルダ
ウン ドライバ接続回路１０５の動作を制御する信号を
出力するプルダウン ドライバ制御回路１０４とを備え
る。
量（ｄｉ／ｄｔ）を調節し、出力データに発生するイン
パルス成分の雑音信号を最少化することができるデータ
出力バッファを提供する。 【構成】 第１電源電圧源及び出力ラインの間に接続さ
れ入力データ信号の第１論理を増幅するためのプルアッ
プ ドライバ１０３と、第２電源電圧源及び出力ライン
の間に接続され入力データ信号の第２論理を増幅するた
めのプルダウン ドライバ１０３と、プルダウン ドラ
イバ及び第２電源電圧源の間に接続されプルダウン ド
ライバ１０３のインピーダンスを可変させるプルダウン
ドライバ接続回路１０５と、第２論理の入力データ信
号が入力されたか否かを検出し、検出結果によりプルダ
ウン ドライバ接続回路１０５の動作を制御する信号を
出力するプルダウン ドライバ制御回路１０４とを備え
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリ装置に
用いられるデータ出力バッファ（data output buffer）
に関し、特に出力ラインにロー データを出力する場合
にプルダウン トランジスタ（pull-down transistor）
に流れる電流をメモリ セルからの入力データ信号（Ｄ
ｏｂ）の状態により調節し、出力データに発生するイン
パルス成分の雑音を最少化することができるデータ出力
バッファに関する。
用いられるデータ出力バッファ（data output buffer）
に関し、特に出力ラインにロー データを出力する場合
にプルダウン トランジスタ（pull-down transistor）
に流れる電流をメモリ セルからの入力データ信号（Ｄ
ｏｂ）の状態により調節し、出力データに発生するイン
パルス成分の雑音を最少化することができるデータ出力
バッファに関する。
【０００２】
【従来の技術】プルダウン トランジスタに流れる電流
量を多段階に制御する本発明のデータ出力バッファは、
全て高集積回路に用いることができる。
量を多段階に制御する本発明のデータ出力バッファは、
全て高集積回路に用いることができる。
【０００３】図１は、従来のデータ出力バッファの一例
を示したものである。図１において、データ出力ライン
（Ｎ３）にロー データが出力される場合、ノード（Ｎ
２）上の電圧及び基底電圧（Ｖｓｓ）間の電圧差が大き
くなることによりプルダウントランジスタ（Ｑ２）がタ
ーンオン（turn-on ）される。この時、前記データ出力
ライン（Ｎ３）から基底電圧源（Ｖｓｓ）側に流れる電
流は瞬間的に激しく変化する。このため、前記データ出
力ライン（Ｎ３）上のロー論理のデータには非常に大き
いインパルス成分の雑音が発生する。
を示したものである。図１において、データ出力ライン
（Ｎ３）にロー データが出力される場合、ノード（Ｎ
２）上の電圧及び基底電圧（Ｖｓｓ）間の電圧差が大き
くなることによりプルダウントランジスタ（Ｑ２）がタ
ーンオン（turn-on ）される。この時、前記データ出力
ライン（Ｎ３）から基底電圧源（Ｖｓｓ）側に流れる電
流は瞬間的に激しく変化する。このため、前記データ出
力ライン（Ｎ３）上のロー論理のデータには非常に大き
いインパルス成分の雑音が発生する。
【０００４】
【発明が解決しようとする課題】これとは別に、制御信
号（ＯＥ）がハイ論理を有し、データ入力ライン（ＤＯ
ｂ）にロー論理のデータが入力された場合、プルアップ
トランジスタ（Ｑ１）がターンオン（Turn-On ）され
ることにより前記データ出力ライン（Ｎ３）は電源電圧
（Ｖｃｃ）に該当する高電圧を維持する。また、前記デ
ータ入力ライン（Ｄｏｂ）に供給されるデータ信号（Ｄ
Ｏｂ）がロー論理からハイ論理に変る場合、前記データ
出力ライン（Ｎ３）上の電圧が高い程プルダウン ドラ
イバ（Ｑ２）を経て流れる電流量は急激に増加する。即
ち、前記データ出力ライン（Ｎ３）上の出力データに含
まれる雑音信号は電源電圧が増加することにより一層激
しく変る。
号（ＯＥ）がハイ論理を有し、データ入力ライン（ＤＯ
ｂ）にロー論理のデータが入力された場合、プルアップ
トランジスタ（Ｑ１）がターンオン（Turn-On ）され
ることにより前記データ出力ライン（Ｎ３）は電源電圧
（Ｖｃｃ）に該当する高電圧を維持する。また、前記デ
ータ入力ライン（Ｄｏｂ）に供給されるデータ信号（Ｄ
Ｏｂ）がロー論理からハイ論理に変る場合、前記データ
出力ライン（Ｎ３）上の電圧が高い程プルダウン ドラ
イバ（Ｑ２）を経て流れる電流量は急激に増加する。即
ち、前記データ出力ライン（Ｎ３）上の出力データに含
まれる雑音信号は電源電圧が増加することにより一層激
しく変る。
【０００５】よって、本発明の目的はプルダウン ドラ
イバを介して流れる瞬時電流量（ｄｉ／ｄｔ）を調節
し、出力データに発生するインパルス成分の雑音信号を
最少化することができるデータ出力バッファを提供する
ことにある。
イバを介して流れる瞬時電流量（ｄｉ／ｄｔ）を調節
し、出力データに発生するインパルス成分の雑音信号を
最少化することができるデータ出力バッファを提供する
ことにある。
【０００６】
【課題を解決するための手段】前記目的を達成するた
め、本発明のデータ出力バッファは第１電源電圧源及び
出力ラインの間に接続され入力データ信号の第１論理を
増幅するためのプルアップ ドライバと、第２電源電圧
源及び前記出力ラインの間に接続され前記入力データ信
号の第２論理を増幅するためのプルダウン ドライバ
と、前記プルダウンドライバ及び前記第２電源電圧源の
間に接続され前記プルダウン ドライバのインピーダン
スを可変させるプルダウン ドライバ接続回路と、前記
第２論理の入力データ信号が入力されたか否かを検出
し、検出結果により前記プルダウンドライバ接続回路の
動作を制御する信号を出力するプルダウン ドライバ制
御回路とを備える。
め、本発明のデータ出力バッファは第１電源電圧源及び
出力ラインの間に接続され入力データ信号の第１論理を
増幅するためのプルアップ ドライバと、第２電源電圧
源及び前記出力ラインの間に接続され前記入力データ信
号の第２論理を増幅するためのプルダウン ドライバ
と、前記プルダウンドライバ及び前記第２電源電圧源の
間に接続され前記プルダウン ドライバのインピーダン
スを可変させるプルダウン ドライバ接続回路と、前記
第２論理の入力データ信号が入力されたか否かを検出
し、検出結果により前記プルダウンドライバ接続回路の
動作を制御する信号を出力するプルダウン ドライバ制
御回路とを備える。
【０００７】前記構成により、本発明はプルダウン ト
ランジスタから基底電源側に流れる電流量を多段階に制
御し、ロー論理の出力データに含まれるインパルス成分
の雑音を最少化することができる。
ランジスタから基底電源側に流れる電流量を多段階に制
御し、ロー論理の出力データに含まれるインパルス成分
の雑音を最少化することができる。
【０００８】
【発明の実施の形態】図２を参照して、図１に示した従
来のデータ出力バッファに比べプルダウンドライバ接続
回路（１０５）及び、このプルダウン ドライバ接続回
路（１０５）を制御するプルダウン ドライバ制御回路
（１０４）を追加して備える本発明の第１実施例による
データ出力バッファを説明する。
来のデータ出力バッファに比べプルダウンドライバ接続
回路（１０５）及び、このプルダウン ドライバ接続回
路（１０５）を制御するプルダウン ドライバ制御回路
（１０４）を追加して備える本発明の第１実施例による
データ出力バッファを説明する。
【０００９】前記プルダウン ドライバ接続回路（１０
５）は、プルダウン トランジスタ（Ｑ２）及び基底電
圧源（Ｖｓｓ）の間に接続され前記プルダウン トラン
ジスタ（Ｑ２）に流れる電流量を緩やかに変化させる。
また、前記プルダウン ドライバ制御回路（１０４）は
制御信号（ＯＥ）及び前記入力データ信号（Ｄｏｂ）の
論理値により前記プルダウン ドライバ接続回路（１０
５）を制御する。
５）は、プルダウン トランジスタ（Ｑ２）及び基底電
圧源（Ｖｓｓ）の間に接続され前記プルダウン トラン
ジスタ（Ｑ２）に流れる電流量を緩やかに変化させる。
また、前記プルダウン ドライバ制御回路（１０４）は
制御信号（ＯＥ）及び前記入力データ信号（Ｄｏｂ）の
論理値により前記プルダウン ドライバ接続回路（１０
５）を制御する。
【００１０】図３は、図２に示したデータ出力バッファ
を詳細に示す。前記データ出力バッファの動作を図２及
び図３を参照して説明する。
を詳細に示す。前記データ出力バッファの動作を図２及
び図３を参照して説明する。
【００１１】まず、プルアップ信号伝送回路（１０１）
は、前記制御信号（ＯＥ）がハイであり、メモリ セル
（図示せず、cell）からの前記入力データ信号（Ｄｏ
ｂ）がロー論理である場合、ノード（Ｎ１）にロー論理
の論理信号を発生させる。このため、前記プルアップ信
号伝送回路（１０１）は二つのインバータ（Ｇ１、Ｇ
３）及び一つのＮＯＲゲート（Ｇ２）で構成される。前
記ノード（Ｎ１）上のロー論理の論理信号により、プル
アップ トランジスタ（Ｑ１）はターンオンされ前記出
力ライン（Ｎ３）にハイ論理の出力データ（Ｄｏｕｔ）
を発生させる。
は、前記制御信号（ＯＥ）がハイであり、メモリ セル
（図示せず、cell）からの前記入力データ信号（Ｄｏ
ｂ）がロー論理である場合、ノード（Ｎ１）にロー論理
の論理信号を発生させる。このため、前記プルアップ信
号伝送回路（１０１）は二つのインバータ（Ｇ１、Ｇ
３）及び一つのＮＯＲゲート（Ｇ２）で構成される。前
記ノード（Ｎ１）上のロー論理の論理信号により、プル
アップ トランジスタ（Ｑ１）はターンオンされ前記出
力ライン（Ｎ３）にハイ論理の出力データ（Ｄｏｕｔ）
を発生させる。
【００１２】さらに、プルダウン信号伝送回路（１０
２）は、前記入力データ信号（Ｄｏｂ）を反転させるイ
ンバータ（Ｇ４）と、前記プルアップ信号伝送回路（１
０１）に含まれたインバータ（Ｇ１）の出力信号をＮＯ
Ｒ演算するＮＯＲゲート（Ｇ５）で構成される。前記プ
ルダウン信号伝送回路（１０２）は、前記制御信号（Ｏ
Ｅ）がハイであり、前記入力データ信号（Ｄｏｂ）がハ
イ論理の場合、ノード（Ｎ２）にハイ論理の論理信号を
発生させる。前記ノード（Ｎ２）上のハイ論理の論理信
号によると、プルダウン トランジスタ（Ｑ２）はター
ンオンされ前記出力ライン（Ｎ３）にロー論理の出力デ
ータ（Ｄｏｕｔ）を発生する。
２）は、前記入力データ信号（Ｄｏｂ）を反転させるイ
ンバータ（Ｇ４）と、前記プルアップ信号伝送回路（１
０１）に含まれたインバータ（Ｇ１）の出力信号をＮＯ
Ｒ演算するＮＯＲゲート（Ｇ５）で構成される。前記プ
ルダウン信号伝送回路（１０２）は、前記制御信号（Ｏ
Ｅ）がハイであり、前記入力データ信号（Ｄｏｂ）がハ
イ論理の場合、ノード（Ｎ２）にハイ論理の論理信号を
発生させる。前記ノード（Ｎ２）上のハイ論理の論理信
号によると、プルダウン トランジスタ（Ｑ２）はター
ンオンされ前記出力ライン（Ｎ３）にロー論理の出力デ
ータ（Ｄｏｕｔ）を発生する。
【００１３】前記プルダウン ドライバ制御回路（１０
４）は前記両ノード（Ｎ１、Ｎ２）上の論理信号をＮＯ
Ｒ演算するＮＯＲゲート（Ｇ６）と、さらに前記ＮＯＲ
ゲート（Ｇ６）の出力信号を一定時間遅延させ遅延され
た信号をノード（Ｎ４）を経て前記プルダウン ドライ
バ接続回路（１０５）に印加するインバータ直列回路
（Ｇ７、Ｇ８）で構成される。また、前記プルダウン
ドライバ制御回路（１０４）は、前記制御信号（ＯＥ）
がハイ論理を維持する状態で前記入力データ信号（Ｄｏ
ｂ）を前記ＮＯＲゲート（Ｇ６）及び二つのインバータ
（Ｇ７、Ｇ８）の伝播遅延時間ほど遅延させて、論理値
を反転させ論理信号を発生する。前記ノード（Ｎ４）上
の論理信号は前記プルダウン ドライバ接続回路（１０
５）に含まれたＮＭＯＳトランジスタ（Ｑ４）及びＰＭ
ＯＳトランジスタ（Ｑ５）が相互補完的に駆動されるよ
うにする。
４）は前記両ノード（Ｎ１、Ｎ２）上の論理信号をＮＯ
Ｒ演算するＮＯＲゲート（Ｇ６）と、さらに前記ＮＯＲ
ゲート（Ｇ６）の出力信号を一定時間遅延させ遅延され
た信号をノード（Ｎ４）を経て前記プルダウン ドライ
バ接続回路（１０５）に印加するインバータ直列回路
（Ｇ７、Ｇ８）で構成される。また、前記プルダウン
ドライバ制御回路（１０４）は、前記制御信号（ＯＥ）
がハイ論理を維持する状態で前記入力データ信号（Ｄｏ
ｂ）を前記ＮＯＲゲート（Ｇ６）及び二つのインバータ
（Ｇ７、Ｇ８）の伝播遅延時間ほど遅延させて、論理値
を反転させ論理信号を発生する。前記ノード（Ｎ４）上
の論理信号は前記プルダウン ドライバ接続回路（１０
５）に含まれたＮＭＯＳトランジスタ（Ｑ４）及びＰＭ
ＯＳトランジスタ（Ｑ５）が相互補完的に駆動されるよ
うにする。
【００１４】前記制御信号（ＯＥ）がロー論理を有する
待機モードの際、前記ノード（Ｎ４）上の論理信号は前
記両ノード（Ｎ１、Ｎ２）の論理信号が互いに相反した
論理値を有することによりロー論理を有する。この場
合、前記プルダウン トランジスタ（Ｑ２）及び基底電
源（Ｖｓｓ）の間に接続されたＮＭＯＳトランジスタ
（Ｑ３）は、前記ＰＭＯＳトランジスタ（Ｑ５）を経て
印加される供給電圧源（Ｖｃｃ）からの電圧により前記
プルダウン トランジスタ（Ｑ２）及びノード（Ｎ５）
を経て基底電源（Ｖｓｓ）側に多くの電流が通過するこ
とができるようにする。
待機モードの際、前記ノード（Ｎ４）上の論理信号は前
記両ノード（Ｎ１、Ｎ２）の論理信号が互いに相反した
論理値を有することによりロー論理を有する。この場
合、前記プルダウン トランジスタ（Ｑ２）及び基底電
源（Ｖｓｓ）の間に接続されたＮＭＯＳトランジスタ
（Ｑ３）は、前記ＰＭＯＳトランジスタ（Ｑ５）を経て
印加される供給電圧源（Ｖｃｃ）からの電圧により前記
プルダウン トランジスタ（Ｑ２）及びノード（Ｎ５）
を経て基底電源（Ｖｓｓ）側に多くの電流が通過するこ
とができるようにする。
【００１５】これとは別に、前記制御信号（ＯＥ）がハ
イ論理を維持するアクティブ モートの場合、前記ノー
ド（Ｎ４）上の論理信号は前記入力データ信号（Ｄｏ
ｂ）と相反した論理を有し一定時間遅延された波形を有
する。結局、前記ノード（Ｎ４）上の論理信号は前記入
力データ信号（Ｄｏｂ）がハイ論理からロー論理に変化
する場合、前記入力データ信号（Ｄｏｂ）のポーリング
エッジから一定時間の後にロー論理からハイ論理に変化
する。逆に、前記入力データ信号（Ｄｏｂ）がロー論理
からハイ論理に変化する場合、前記ノード（Ｎ４）上の
論理信号は前記入力データ信号（Ｄｏｂ）のライジング
エッジから一定時間の後にハイ論理からロー論理に変
換する。
イ論理を維持するアクティブ モートの場合、前記ノー
ド（Ｎ４）上の論理信号は前記入力データ信号（Ｄｏ
ｂ）と相反した論理を有し一定時間遅延された波形を有
する。結局、前記ノード（Ｎ４）上の論理信号は前記入
力データ信号（Ｄｏｂ）がハイ論理からロー論理に変化
する場合、前記入力データ信号（Ｄｏｂ）のポーリング
エッジから一定時間の後にロー論理からハイ論理に変化
する。逆に、前記入力データ信号（Ｄｏｂ）がロー論理
からハイ論理に変化する場合、前記ノード（Ｎ４）上の
論理信号は前記入力データ信号（Ｄｏｂ）のライジング
エッジから一定時間の後にハイ論理からロー論理に変
換する。
【００１６】前記プルダウン ドライバ接続回路（１０
５）は、前記ノード（Ｎ５）及び基底電源（Ｖｓｓ）の
間に接続された前記ＮＭＯＳトランジスタ（Ｑ３）と、
前記ノード（Ｎ５）及び前記ＮＭＯＳトランジスタ（Ｑ
３）のゲートが接続されたノード（Ｎ６）の間に接続さ
れた前記ＮＭＯＳトランジスタ（Ｑ４）と、さらに前記
供給電圧源（Ｖｃｃ）及び前記ＮＭＯＳトランジスタ
（Ｑ３）のゲートの間に接続されたＰＭＯＳトランジス
タ（Ｑ５）で構成されている。前記ＮＭＯＳトランジス
タ（Ｑ４）は、前記ノード（Ｎ４）からハイ論理が印加
された場合、前記ノード（Ｎ６）に変動電圧（Ｖｓｓ＋
Ｖｔｈ）を供給する。また、前記ＮＭＯＳトランジスタ
（Ｑ４）はプルダウン トランジスタ（Ｑ２）より一定
時間ほど遅い時間でターンオフされる。この時、前記変
動電圧（Ｖｓｓ＋Ｖｔｈ）は前記基底電圧（Ｖｓｓ）か
ら一定電圧（例えば、供給電圧（Ｖｃｃ）／２）まで増
加された後、再び基底電圧（Ｖｓｓ）側に軽減する特性
を有する。
５）は、前記ノード（Ｎ５）及び基底電源（Ｖｓｓ）の
間に接続された前記ＮＭＯＳトランジスタ（Ｑ３）と、
前記ノード（Ｎ５）及び前記ＮＭＯＳトランジスタ（Ｑ
３）のゲートが接続されたノード（Ｎ６）の間に接続さ
れた前記ＮＭＯＳトランジスタ（Ｑ４）と、さらに前記
供給電圧源（Ｖｃｃ）及び前記ＮＭＯＳトランジスタ
（Ｑ３）のゲートの間に接続されたＰＭＯＳトランジス
タ（Ｑ５）で構成されている。前記ＮＭＯＳトランジス
タ（Ｑ４）は、前記ノード（Ｎ４）からハイ論理が印加
された場合、前記ノード（Ｎ６）に変動電圧（Ｖｓｓ＋
Ｖｔｈ）を供給する。また、前記ＮＭＯＳトランジスタ
（Ｑ４）はプルダウン トランジスタ（Ｑ２）より一定
時間ほど遅い時間でターンオフされる。この時、前記変
動電圧（Ｖｓｓ＋Ｖｔｈ）は前記基底電圧（Ｖｓｓ）か
ら一定電圧（例えば、供給電圧（Ｖｃｃ）／２）まで増
加された後、再び基底電圧（Ｖｓｓ）側に軽減する特性
を有する。
【００１７】これとは別に、前記ＰＭＯＳトランジスタ
（Ｑ５）は前記ノード（Ｎ４）からロー論理が印加され
た場合に前記ノード（Ｎ６）に前記供給電圧（Ｖｃｃ）
を供給する。また、前記ＰＭＯＳトランジスタ（Ｑ５）
は前記プルダウン トランジスタ（Ｑ２）がターンオン
された後、一定時間ほど経過した後にターンオンされ
る。
（Ｑ５）は前記ノード（Ｎ４）からロー論理が印加され
た場合に前記ノード（Ｎ６）に前記供給電圧（Ｖｃｃ）
を供給する。また、前記ＰＭＯＳトランジスタ（Ｑ５）
は前記プルダウン トランジスタ（Ｑ２）がターンオン
された後、一定時間ほど経過した後にターンオンされ
る。
【００１８】例えば、前記出力ノード（Ｎ３）にロー論
理の出力データが発生する場合、前記ノード（Ｎ４）の
信号は以前（previous）の入力データ信号（ＤＯｂ）に
より“ハイ”状態を維持して前記ＮＭＯＳトランジスタ
（Ｑ４）がターンオン状態を維持し、逆に前記ＰＭＯＳ
トランジスタ（Ｑ５）はターンオフ状態を維持する。一
方、前記プルダウン トランジスタ（Ｑ２）は前記ノー
ド（Ｎ２）上のハイ論理の論理信号によりターンオンさ
れ、電流が前記出力ライン（Ｎ３）から前記ノード（Ｎ
５）側に急激に流れる。この時、前記ノード（Ｎ５）上
の前記変動電圧（Ｖｓｓ＋Ｖｔｈ）は基底電圧から増加
され始める。前記ノード（Ｎ２）の前記ロー論理の論理
信号は前記現在の入力データ信号（Ｄｏｂ）により派生
したものである。そして、前記ＮＭＯＳトランジスタ
（Ｑ３）は、前記ＮＭＯＳトランジスタ（Ｑ４）及び前
記ノード（Ｎ６）を経て自分のゲート側に印加する前記
変動電圧（Ｖｓｓ＋Ｖｔｈ）により、前記ノード（Ｎ
５）から前記基底電源（Ｖｓｓ）側に流れる電流量を徐
々に増加させる。この結果、前記出力ライン（Ｎ３）か
ら前記基底電源（Ｖｓｓ）側に流れる電流及び前記ノー
ド（Ｎ５）上の前記変動電圧（Ｖｓｓ＋Ｖｔｈ）は緩や
かに増加された後、徐々に減少する。この結果、前記出
力ライン（Ｎ３）上の電圧は初めは少しずつ速くなる速
度で放電されていたが、後には少しずつ緩やかな速度で
放電される。
理の出力データが発生する場合、前記ノード（Ｎ４）の
信号は以前（previous）の入力データ信号（ＤＯｂ）に
より“ハイ”状態を維持して前記ＮＭＯＳトランジスタ
（Ｑ４）がターンオン状態を維持し、逆に前記ＰＭＯＳ
トランジスタ（Ｑ５）はターンオフ状態を維持する。一
方、前記プルダウン トランジスタ（Ｑ２）は前記ノー
ド（Ｎ２）上のハイ論理の論理信号によりターンオンさ
れ、電流が前記出力ライン（Ｎ３）から前記ノード（Ｎ
５）側に急激に流れる。この時、前記ノード（Ｎ５）上
の前記変動電圧（Ｖｓｓ＋Ｖｔｈ）は基底電圧から増加
され始める。前記ノード（Ｎ２）の前記ロー論理の論理
信号は前記現在の入力データ信号（Ｄｏｂ）により派生
したものである。そして、前記ＮＭＯＳトランジスタ
（Ｑ３）は、前記ＮＭＯＳトランジスタ（Ｑ４）及び前
記ノード（Ｎ６）を経て自分のゲート側に印加する前記
変動電圧（Ｖｓｓ＋Ｖｔｈ）により、前記ノード（Ｎ
５）から前記基底電源（Ｖｓｓ）側に流れる電流量を徐
々に増加させる。この結果、前記出力ライン（Ｎ３）か
ら前記基底電源（Ｖｓｓ）側に流れる電流及び前記ノー
ド（Ｎ５）上の前記変動電圧（Ｖｓｓ＋Ｖｔｈ）は緩や
かに増加された後、徐々に減少する。この結果、前記出
力ライン（Ｎ３）上の電圧は初めは少しずつ速くなる速
度で放電されていたが、後には少しずつ緩やかな速度で
放電される。
【００１９】前記ノード（Ｎ４）上の論理信号が現在の
入力データ信号（Ｄｏｂ）信号によりハイ論理からロー
論理に変化した場合、前記ＮＭＯＳトランジスタ（Ｑ
４）はターンオフされ、逆に前記ＰＭＯＳトランジスタ
（Ｑ５）はターンオンされ前記供給電圧源（Ｖｃｃ）か
らの電圧を前記ノード（Ｎ６）を経て前記ＮＭＯＳトラ
ンジスタ（Ｑ３）のゲート側に伝送する。この時、前記
ＮＭＯＳトランジスタ（Ｑ３）は前記供給電圧（Ｖｃ
ｃ）により前記ノード（Ｎ５）から前記基底電圧（Ｖｓ
ｓ）に至る電流通路を大きくし、前記出力ライン（Ｎ
３）上の残余電圧が完全に放電されるようにする。この
ような動作により、前記出力ライン（Ｎ３）上のロー論
理の出力データ（Ｄｏｕｔ）のインパルス成分の雑音が
最大に抑制される。
入力データ信号（Ｄｏｂ）信号によりハイ論理からロー
論理に変化した場合、前記ＮＭＯＳトランジスタ（Ｑ
４）はターンオフされ、逆に前記ＰＭＯＳトランジスタ
（Ｑ５）はターンオンされ前記供給電圧源（Ｖｃｃ）か
らの電圧を前記ノード（Ｎ６）を経て前記ＮＭＯＳトラ
ンジスタ（Ｑ３）のゲート側に伝送する。この時、前記
ＮＭＯＳトランジスタ（Ｑ３）は前記供給電圧（Ｖｃ
ｃ）により前記ノード（Ｎ５）から前記基底電圧（Ｖｓ
ｓ）に至る電流通路を大きくし、前記出力ライン（Ｎ
３）上の残余電圧が完全に放電されるようにする。この
ような動作により、前記出力ライン（Ｎ３）上のロー論
理の出力データ（Ｄｏｕｔ）のインパルス成分の雑音が
最大に抑制される。
【００２０】図４は、本発明の第２実施例によるデータ
出力バッファを示す。前記図４のデータ出力バッファは
電圧感知機信号（ｄｅｔ）がプルダウン ドライバ制御
回路（１０６）の入力にさらに追加された点が図２の第
１実施例と異なり、残りの構成は図２のデータ出力バッ
ファと同様である。
出力バッファを示す。前記図４のデータ出力バッファは
電圧感知機信号（ｄｅｔ）がプルダウン ドライバ制御
回路（１０６）の入力にさらに追加された点が図２の第
１実施例と異なり、残りの構成は図２のデータ出力バッ
ファと同様である。
【００２１】図５は、図４に示したデータ出力バッファ
を詳細に示す。
を詳細に示す。
【００２２】図５の動作を検討してみると、電源電圧が
低い場合にも、図３と同様の順序の動作で出力ライン
（Ｎ３）上の電位が緩やかに放電されデータの出力速度
が低下する。これを防止するため、電圧感知機（図示せ
ず）により検出される電圧感知信号（ｄｅｔ）はロー論
理を維持する。
低い場合にも、図３と同様の順序の動作で出力ライン
（Ｎ３）上の電位が緩やかに放電されデータの出力速度
が低下する。これを防止するため、電圧感知機（図示せ
ず）により検出される電圧感知信号（ｄｅｔ）はロー論
理を維持する。
【００２３】この場合、プルダウン ドライバ制御回路
（１０６）はロー論理を有する論理信号を発生し、前記
ロー論理の論理信号をノード（Ｎ７）を経てプルダウン
ドライバ接続回路（１０７）に供給する。このため、
前記プルダウン ドライバ制御回路（１０６）は前記電
圧感知信号（ｄｅｔ）を反転させるインバータ（Ｇ９）
と、両ノード（Ｎ１、Ｎ２）からのプルアップ信号伝送
回路（１０１）及びプルダウン信号伝送回路（１０２）
の出力信号と前記インバータ（Ｇ９）の出力信号をＮＯ
Ｒ演算するＮＯＲゲート（Ｇ１０）と、前記ＮＯＲゲー
ト（Ｇ１０）から前記ノード（Ｎ７）側に伝送される論
理信号を一定時間遅延させるためのインバータの直列回
路（Ｇ１１、Ｇ１２）とを備える。
（１０６）はロー論理を有する論理信号を発生し、前記
ロー論理の論理信号をノード（Ｎ７）を経てプルダウン
ドライバ接続回路（１０７）に供給する。このため、
前記プルダウン ドライバ制御回路（１０６）は前記電
圧感知信号（ｄｅｔ）を反転させるインバータ（Ｇ９）
と、両ノード（Ｎ１、Ｎ２）からのプルアップ信号伝送
回路（１０１）及びプルダウン信号伝送回路（１０２）
の出力信号と前記インバータ（Ｇ９）の出力信号をＮＯ
Ｒ演算するＮＯＲゲート（Ｇ１０）と、前記ＮＯＲゲー
ト（Ｇ１０）から前記ノード（Ｎ７）側に伝送される論
理信号を一定時間遅延させるためのインバータの直列回
路（Ｇ１１、Ｇ１２）とを備える。
【００２４】さらに、前記ノード（Ｎ７）上の前記ロー
論理の論理信号により、プルダウンドライバ接続回路
（１０７）は前記出力ライン（Ｎ３）から基底電源（Ｖ
ｓｓ）の間の電流通路を最大に大きくする。即ち、前記
出力ライン（Ｎ３）及び前記基底電源（Ｖｓｓ）の間の
インピーダンスは最少の値を有するようになる。このた
め、前記出力ライン（Ｎ３）上の電位は速やかに前記基
底電源（Ｖｓｓ）側に放電される。このため、前記プル
ダウン ドライバ接続回路（１０７）は前記プルダウン
トランジスタ（Ｑ２）に連結されたノード（Ｎ８）及
び基底電源（Ｖｓｓ）の間に接続された前記ＮＭＯＳト
ランジスタ（Ｑ６）と、前記ノード（Ｎ８）及び前記Ｎ
ＭＯＳトランジスタ（Ｑ６）のゲートが接続されたノー
ド（Ｎ９）の間に接続した前記ＮＭＯＳトランジスタ
（Ｑ７）と、さらに前記供給電圧源（Ｖｃｃ）及び前記
ＮＭＯＳトランジスタ（Ｑ６）のゲートの間に接続され
たＰＭＯＳトランジスタ（Ｑ８）で構成されている。
論理の論理信号により、プルダウンドライバ接続回路
（１０７）は前記出力ライン（Ｎ３）から基底電源（Ｖ
ｓｓ）の間の電流通路を最大に大きくする。即ち、前記
出力ライン（Ｎ３）及び前記基底電源（Ｖｓｓ）の間の
インピーダンスは最少の値を有するようになる。このた
め、前記出力ライン（Ｎ３）上の電位は速やかに前記基
底電源（Ｖｓｓ）側に放電される。このため、前記プル
ダウン ドライバ接続回路（１０７）は前記プルダウン
トランジスタ（Ｑ２）に連結されたノード（Ｎ８）及
び基底電源（Ｖｓｓ）の間に接続された前記ＮＭＯＳト
ランジスタ（Ｑ６）と、前記ノード（Ｎ８）及び前記Ｎ
ＭＯＳトランジスタ（Ｑ６）のゲートが接続されたノー
ド（Ｎ９）の間に接続した前記ＮＭＯＳトランジスタ
（Ｑ７）と、さらに前記供給電圧源（Ｖｃｃ）及び前記
ＮＭＯＳトランジスタ（Ｑ６）のゲートの間に接続され
たＰＭＯＳトランジスタ（Ｑ８）で構成されている。
【００２５】前記ノード（Ｎ７）からの前記ロー論理の
論理信号により、前記ＮＭＯＳトランジスタ（Ｑ７）が
ターンオフされ、逆に前記ＰＭＯＳトランジスタ（Ｑ
８）はターンオンされる。さらに、前記ＮＭＯＳトラン
ジスタ（Ｑ６）は、前記ＰＭＯＳトランジスタ（Ｑ８）
及び前記ノード（Ｎ９）を経て自分のゲートに供給され
る供給電圧（Ｖｃｃ）により、前記プルダウン トラン
ジスタ（Ｑ２）及び前記ノード（Ｎ８）を経て供給され
る前記出力ライン（Ｎ３）上の電位が、前記基底電源
（Ｖｓｓ）側に速やかに放電されるようにする。
論理信号により、前記ＮＭＯＳトランジスタ（Ｑ７）が
ターンオフされ、逆に前記ＰＭＯＳトランジスタ（Ｑ
８）はターンオンされる。さらに、前記ＮＭＯＳトラン
ジスタ（Ｑ６）は、前記ＰＭＯＳトランジスタ（Ｑ８）
及び前記ノード（Ｎ９）を経て自分のゲートに供給され
る供給電圧（Ｖｃｃ）により、前記プルダウン トラン
ジスタ（Ｑ２）及び前記ノード（Ｎ８）を経て供給され
る前記出力ライン（Ｎ３）上の電位が、前記基底電源
（Ｖｓｓ）側に速やかに放電されるようにする。
【００２６】
【発明の効果】上述の如く、本発明はプルダウン トラ
ンジスタから基底電源側に流れる電流量を多段階に制御
し、ロー論理の出力データに含まれるインパルス成分の
雑音を最少化することができる。尚、本発明は前記プル
ダウン トランジスタから前記基底電源側に流れる電流
量を電源電圧により調節することができる。このため、
本発明は低電圧の電源電圧においても高速動作を行うこ
とができる利点を提供する。
ンジスタから基底電源側に流れる電流量を多段階に制御
し、ロー論理の出力データに含まれるインパルス成分の
雑音を最少化することができる。尚、本発明は前記プル
ダウン トランジスタから前記基底電源側に流れる電流
量を電源電圧により調節することができる。このため、
本発明は低電圧の電源電圧においても高速動作を行うこ
とができる利点を提供する。
【図１】従来のデータ出力バッファの回路図である。
【図２】本発明の実施例によるデータ出力バッファのブ
ロック図である。
ロック図である。
【図３】図２に示したデータ出力バッファの詳細回路図
である。
である。
【図４】本発明の第２実施例によるデータ出力バッファ
のブロック図である。
のブロック図である。
【図５】図４に示したデータ出力バッファの詳細回路図
である。
である。
１０１…プルアップ シグナル伝送回路、１０２…プル
ダウン シグナル伝送回路、１０３…プルアップ／プル
ダウン ドライバ、１０４、１０６…プルダウン ドラ
イバ制御回路、１０５、１０７…プルダウン ドライバ
接続回路。
ダウン シグナル伝送回路、１０３…プルアップ／プル
ダウン ドライバ、１０４、１０６…プルダウン ドラ
イバ制御回路、１０５、１０７…プルダウン ドライバ
接続回路。
Claims (9)
- 【請求項１】 第１電源電圧源及び出力ラインの間に接
続され、入力データ信号の第１論理を増幅するためのプ
ルアップ ドライバと、 第２電源電圧源及び前記出力ラインの間に接続され、前
記入力データ信号の第２論理を増幅するためのプルダウ
ン ドライバと、 前記プルダウン ドライバ及び前記第２電源電圧源の間
に接続され、前記プルダウン ドライバのインピーダン
スを可変させるプルダウン ドライバ接続回路と、 前記第２論理の入力データ信号が入力されたか否かを検
出し、検出結果により前記プルダウン ドライバ接続回
路の動作を制御する信号を出力する、プルダウン ドラ
イバ制御回路とを備えることを特徴とするデータ出力バ
ッファ。 - 【請求項２】 前記入力データ信号の前記第１論理がロ
ー論理であり、 前記入力データ信号の前記第２論理がハイ論理であるこ
とを特徴とする請求項１記載のデータ出力バッファ。 - 【請求項３】 前記第１電源電圧源は高電圧を発生し、 前記第２電源電圧源は低電圧を発生するように構成され
ていることを特徴とする請求項１記載のデータ出力バッ
ファ。 - 【請求項４】 前記プルダウン ドライバ接続回路が、 前記プルダウン ドライバと接続された第１ノード及び
第２電圧源の間に接続された前記第１ＮＭＯＳトランジ
スタと、 前記第１ノード及び前記第１ＮＭＯＳトランジスタのゲ
ートが接続された第２ノードの間に接続され第２ＮＭＯ
Ｓトランジスタと、 前記第１電源電圧源及び前記第２ノードの間に接続さ
れ、前記プルダウン ドライバ制御回路の出力信号によ
り前記第１ＮＭＯＳトランジスタと相互補完的に駆動す
るＰＭＯＳトランジスタとを備えたことを特徴とする請
求項１記載のデータ出力バッファ。 - 【請求項５】 前記プルダウン ドライバ制御回路は、
前記入力データ信号の論理値を反転させ、一定期間遅延
させるインバータ チェーンを備えることを特徴とする
請求項１記載のデータ出力バッファ。 - 【請求項６】 前記プルダウン ドライバ制御回路が、
前記インバータ チェーンに供給される前記入力データ
信号を出力イネーブル信号により切換える切換スイッチ
を追加して備えたことを特徴とする請求項５記載のデー
タ出力バッファ。 - 【請求項７】 前記インバータ チェーンが偶数個のイ
ンバータを備え、 前記切換スイッチがＮＯＲゲートでなることを特徴とす
る請求項６記載のデータ出力バッファ。 - 【請求項８】 前記プルダウン ドライバ制御回路が、
前記第１電源電圧及び第２電源電圧の差電圧により他の
論理値を有する電圧検出信号を追加して入力し、前記電
圧検出信号及び前記入力データ信号の論理値により前記
プルダウンドライバ接続回路を選択的に駆動するもので
あることを特徴とする請求項１記載のデータ出力バッフ
ァ。 - 【請求項９】 前記プルダウン ドライバ制御回路が、
前記入力データ信号及び前記電圧感知信号をＮＯＲ演算
するＮＯＲゲートと、 前記ＮＯＲゲートの出力信号を一定時間遅延させ、前記
遅延された信号を前記プルダウン ドライバ接続回路側
に印加するインバータ チェーンとを備えたことを特徴
とする請求項８記載のデータ出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940016974A KR970005570B1 (ko) | 1994-07-14 | 1994-07-14 | 데이타 출력버퍼 |
| KR94-16974 | 1994-07-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08116249A true JPH08116249A (ja) | 1996-05-07 |
| JP2983157B2 JP2983157B2 (ja) | 1999-11-29 |
Family
ID=19387979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7178614A Expired - Fee Related JP2983157B2 (ja) | 1994-07-14 | 1995-07-14 | データ出力バッファ |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5594374A (ja) |
| JP (1) | JP2983157B2 (ja) |
| KR (1) | KR970005570B1 (ja) |
| DE (1) | DE19525746C2 (ja) |
| GB (1) | GB2291295B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6215340B1 (en) | 1998-02-18 | 2001-04-10 | Nec Corporation | Signal transition accelerating driver with simple circuit configuration and driver system using the same |
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| US5606275A (en) * | 1995-09-05 | 1997-02-25 | Motorola, Inc. | Buffer circuit having variable output impedance |
| US5633603A (en) * | 1995-12-26 | 1997-05-27 | Hyundai Electronics Industries Co., Ltd. | Data output buffer using pass transistors biased with a reference voltage and a precharged data input |
| US6838810B1 (en) * | 1997-03-21 | 2005-01-04 | Chunghwa Picture Tubes, Ltd. | Flat-panel display mounting system for portable computer |
| KR100486209B1 (ko) * | 1997-09-12 | 2005-09-08 | 삼성전자주식회사 | 임피던스조절기능을갖는출력드라이버 |
| US6425097B1 (en) * | 1999-05-27 | 2002-07-23 | Sun Microsystems, Inc. | Method and apparatus for testing an impedance-controlled input/output (I/O) buffer in a highly efficient manner |
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| JP2792795B2 (ja) * | 1992-10-29 | 1998-09-03 | 三菱電機株式会社 | 半導体集積装置 |
-
1994
- 1994-07-14 KR KR1019940016974A patent/KR970005570B1/ko not_active Expired - Fee Related
-
1995
- 1995-07-13 GB GB9514270A patent/GB2291295B/en not_active Expired - Fee Related
- 1995-07-13 US US08/502,007 patent/US5594374A/en not_active Expired - Lifetime
- 1995-07-14 JP JP7178614A patent/JP2983157B2/ja not_active Expired - Fee Related
- 1995-07-14 DE DE19525746A patent/DE19525746C2/de not_active Expired - Fee Related
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| GB2291295B (en) | 1999-03-24 |
| DE19525746C2 (de) | 2001-03-29 |
| KR970005570B1 (ko) | 1997-04-17 |
| JP2983157B2 (ja) | 1999-11-29 |
| KR960006283A (ko) | 1996-02-23 |
| GB2291295A (en) | 1996-01-17 |
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