[go: up one dir, main page]

JPH08139318A - 横型電界効果トランジスタ - Google Patents

横型電界効果トランジスタ

Info

Publication number
JPH08139318A
JPH08139318A JP6277294A JP27729494A JPH08139318A JP H08139318 A JPH08139318 A JP H08139318A JP 6277294 A JP6277294 A JP 6277294A JP 27729494 A JP27729494 A JP 27729494A JP H08139318 A JPH08139318 A JP H08139318A
Authority
JP
Japan
Prior art keywords
layer
electrode
source
drain
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP6277294A
Other languages
English (en)
Inventor
Akio Kitamura
明夫 北村
Naoto Fujishima
直人 藤島
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fuji Electric Co Ltd
Original Assignee
Fuji Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fuji Electric Co Ltd filed Critical Fuji Electric Co Ltd
Priority to JP6277294A priority Critical patent/JPH08139318A/ja
Priority to US08/551,353 priority patent/US5633525A/en
Priority to DE19541497A priority patent/DE19541497B4/de
Publication of JPH08139318A publication Critical patent/JPH08139318A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/601—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs 
    • H10D30/603—Insulated-gate field-effect transistors [IGFET] having lightly-doped drain or source extensions, e.g. LDD IGFETs or DDD IGFETs  having asymmetry in the channel direction, e.g. lateral high-voltage MISFETs having drain offset region or extended drain IGFETs [EDMOS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body (electrodes)
    • H01L23/4824—Pads with extended contours, e.g. grid structure, branch structure, finger structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/257—Source or drain electrodes for field-effect devices for lateral devices wherein the source or drain electrodes are characterised by top-view geometrical layouts, e.g. interdigitated, semi-circular, annular or L-shaped electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01014—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01015—Phosphorus [P]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01019—Potassium [K]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
    • H10D62/213—Channel regions of field-effect devices
    • H10D62/221—Channel regions of field-effect devices of FETs
    • H10D62/235—Channel regions of field-effect devices of FETs of IGFETs
    • H10D62/299—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations
    • H10D62/307—Channel regions of field-effect devices of FETs of IGFETs having lateral doping variations the doping variations being parallel to the channel lengths
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/111—Field plates

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Wire Bonding (AREA)

Abstract

(57)【要約】 【目的】横型電界効果トランジスタにおいて、オン電圧
の低減を図る。 【構成】横型電界効果トランジスタのソース電極、ドレ
イン電極を部分的に間に絶縁膜を挟んだ二層にし、ソー
ス領域およびドレイン領域のストライプ上に跨がって形
成された二層目電極にソースパッド、ドレインパッドを
設ける。ソース領域、ドレイン領域と一層目電極を接続
するコンタクトと、一層目電極と二層目電極をつなぐ接
続孔とをストライプ上に設けることにより、更に配線抵
抗が低減できる。更に二層目ソース電極の下の一層目ソ
ース電極の幅をプロセス上許される最小にし、その分一
層目ドレイン電極の幅を広くする。逆に二層目ドレイン
電極の下の一層目ソース電極の幅を広くする。また、コ
ンタクトと接続孔とが平面図上で重ならないようにす
る。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、低オン抵抗を必要とす
る例えば電源用ＩＣ、モータ駆動用ＩＣなどに適用され
る、半導体基板の一方の主面側にソース電極とドレイン
電極とを有する横型電界効果トランジスタ、とくにその
電極構造に関する。
【０００２】
【従来の技術】近年、電子機器のポータブル化などのた
め、電子機器の低消費電力化、電源電圧の低電圧化の動
きとともに、内蔵されるデバイスの低オン抵抗化の要求
が高まっており、数１０ｍΩ以下という非常に低いオン
抵抗のスイッチング素子に対する需要が増加している。
半導体基板の一方の主面上に、ソース、ドレイン、ゲー
トという三種類の電極をもつ横型の電界効果トランジス
タは、多数の素子の集積化に適し、また、電流が横切る
ｐｎ接合が無いので特に低電流範囲でのオン電圧が低い
特長がある。
【０００３】従来のＭＯＳ（金属−酸化膜−半導体）型
のゲートを有する横型電界効果トランジスタすなわちＭ
ＯＳＦＥＴのチップ１００の要部断面図を図１０に、平
面図を図１１に示す。図１０において、ｐ型基板１０１
の表面層に選択的にｐウェル領域１０３が形成され、そ
のｐウェル領域１０３の表面層の一部にｐベース領域１
０４が形成され、そのｐベース領域１０４の表面層の一
部にｎソース領域１０５が形成されている。ｐベース領
域１０４から少し離れたｐウェル領域１０３の表面層に
ｎオフセット領域１０６が形成され、そのｎオフセット
領域１０６の表面の一部に厚いＬＯＣＯＳ酸化膜１１２
が形成されている。ｎオフセット領域１０６の表面層の
ｐベース領域１０４から遠い部分にｎドレイン領域１０
７が形成されている。ｎソース領域１０５とｎオフセッ
ト領域１０６とに挟まれたｐベース領域１０４およびｐ
ウェル領域１０３の表面上にゲート酸化膜１０８を介し
て多結晶シリコンからなるゲート電極１０９が設けられ
ており、また、ｎソース領域１０５の上およびｐベース
領域上には共通に接触するソースコンタクト１１４を介
してソース電極１１０が、ｎドレイン領域の表面にはド
レインコンタクト１１５を介してドレイン電極１１１が
それぞれ設けられている。この横型ＭＯＳＦＥＴにおい
て、ドレイン電極１１１・ソース電極１１０間に電圧を
印加した状態で、ゲート電極１０９に正の信号を与える
と、ゲート電極１０９直下のｐベース領域１０４及びｐ
ウェル領域１０３の表面層に反転層を生じ、ドレイン電
極１１１・ソース電極１１０間に電流が流れる。ゲート
電極１０９の信号を取り去れば、ｐベース領域１０４及
びｐウェル領域１０３の表面層の反転層が消滅し、ドレ
イン電極１１１・ソース電極１１０間が遮断される。
【０００４】実際の横型ＭＯＳＦＥＴでは、ｎソース領
域１０５とｎドレイン領域１０７とが対向する長さを長
くとれるように、ｎソース領域１０５とｎドレイン領域
１０７とをストライプ状に形成し、しかも図１０のＦ−
Ｆ’、Ｇ−Ｇ’線で囲まれた部分を反転、繰り返しして
多数配置し、それぞれの領域に接触する電極をストライ
プ状に設け、更に各ストライプの端を接続した櫛歯状の
電極とすることが多い。ｎソース領域１０５とｎドレイ
ン領域１０７とを櫛歯状とすることもある。図１０のｐ
ベース領域１０４の左側部分は、最外側のｐベース領域
であるため、表面が厚いＬＯＣＯＳ酸化膜１１２で覆わ
れている。更に左側には、この素子の耐圧を担う耐圧構
造部があるが、本発明の趣旨とは直接関係しないので図
示および記述を省略する。図１１において、点線が図１
０のｎソース領域１０５、ｎドレイン領域１０７とそれ
ぞれ接触しているソースコンタクト１１４、ドレインコ
ンタクト１１５、太線がソース電極１１０とドレイン電
極１１１である。ソース電極１１０とドレイン電極１１
１との端の部分には、ワイヤボンディングのためパッシ
ベーション膜で覆われていないソースパッド１１６、ド
レインパッド１１７が設けられている。１２４はゲート
電極１０９と接続されているゲートパッドである。
【０００５】
【発明が解決しようとする課題】要求オン抵抗が低下す
るにつれ、外部配線用の電極部までの途中部分でのオン
抵抗、すなわち配線抵抗の全オン抵抗に占める割合であ
る配線抵抗比率が無視出来なくなりつつある。これに対
し、Ｒ．Ｋ．Ｗｉｌｌｉａｍｓ氏らの報告に示されたよ
うに、電流の下流へ向かうほど金属配線幅を広くし、配
線抵抗を低減しようという試みもなされている〔アイ
イー イー イー トランズアクションオン エレクト
ロン デバイセズ誌３８巻、７号、１５９０頁、１９９
１年参照〕。しかし、この方法では、前述した数１０ｍ
Ωという低オン抵抗を満足することは難しく、逆にチッ
プ面積の拡大により、コスト上昇につながると言う問題
を有している。
【０００６】以上の問題に鑑み、本発明の目的は、チッ
プ面積を増大させずに配線抵抗を低減した横型電界効果
トランジスタを提供することにある。
【０００７】
【課題を解決するための手段】上記課題の解決のため、
本発明の横型電界効果トランジスタは、ソース電極とド
レイン電極とがそれぞれ部分的に間に層間絶縁膜を挟ん
だ二層の電極からなり、ソース領域と一層目ソース電
極、ドレイン領域と一層目ドレイン電極とがそれぞれソ
ースコンタクト、ドレインコンタクトを介して接続さ
れ、更に一層目ソース電極と二層目ソース電極、一層目
ドレイン電極と二層目ドレイン電極とがそれぞれ層間絶
縁膜に設けられたソース接続孔、ドレイン接続孔を介し
て接続され、ソース領域およびドレイン領域のストライ
プ上に跨がって形成された二層目電極にワイヤボンディ
ング用パッドが設けられているものとする。
【０００８】特に、二層目ソース電極の下には一層目ソ
ース電極への接続孔だけが形成され、逆に二層目ドレイ
ン電極の下には一層目ドレイン電極への接続孔だけが形
成されていることが有効である。更に、一層目ソース電
極と二層目ソース電極とをつなぐ接続孔が、ソース領域
のストライプの上方にあり、一層目ドレイン電極と二層
目ドレイン電極とをつなぐ接続孔が、ドレイン領域のス
トライプの上方にあるものとするのがよい。
【０００９】また、一層目ソース電極とソース領域とを
つなぐソースコンタクトと一層目ソース電極と二層目ソ
ース電極とをつなぐソース接続孔とが平面図上でずらし
て形成され、一層目ドレイン電極とドレイン領域とをつ
なぐドレインコンタクトと一層目ドレイン電極と二層目
ドレイン電極とをつなぐドレイン接続孔とが平面図上で
ずらして形成されているものとする。
【００１０】また、二層目ドレイン電極の下の一層目ソ
ース電極の幅が一層目ドレイン電極の幅より広く、二層
目ソース電極の下の一層目ドレイン電極の幅が一層目ソ
ース電極の幅より広くすることもよい。
【００１１】
【作用】上記の手段を講じ、ソース電極とドレイン電極
とがそれぞれ部分的に間に層間絶縁膜を挟んだ二層の電
極からなり、ソース領域、ドレイン領域、一層目電極、
二層目電極が適宜接続され、ソース領域およびドレイン
領域のストライプの上方に形成された二層目電極にワイ
ヤボンディング用パッドが設けることによって、ボンデ
ィングパッドのための特別な面積を必要としないため、
横型電界効果トランジスタのチップを小型化でき、逆に
いうと同じ面積のチップでは、ソース領域、ドレイン領
域を広くとれるのでオン抵抗を低くできるだけでなく、
電極配線の引回し距離も大幅に削減でき、オン抵抗を低
減できる。
【００１２】特に、二層目ソース電極の下には一層目ソ
ース電極への接続孔だけが形成され、逆に二層目ドレイ
ン電極の下には一層目ドレイン電極への接続孔だけが形
成されていれば、二層目ソース電極、二層目ドレイン電
極を広くでき、ボンディングパッドも広くできるので、
太いワイヤがボンディングできる。更に、一層目ソース
電極と二層目ソース電極とをつなぐ接続孔が、ソース領
域のストライプの上方にあり、一層目ドレイン電極と二
層目ドレイン電極とをつなぐ接続孔が、ドレイン領域の
ストライプの上方にあるものとすれば、電極配線の引回
し距離が大幅に削減でき、配線抵抗の低減に寄与する。
【００１３】また、一層目ソース電極とソース領域とを
つなぐソースコンタクトと一層目ソース電極と二層目ソ
ース電極とをつなぐソース接続孔とを平面図上でずらし
て形成し、一層目ドレイン電極とドレイン領域とをつな
ぐドレインコンタクトと一層目ドレイン電極と二層目ド
レイン電極とをつなぐドレイン接続孔とが平面図上でず
らして形成すれば、一層目電極上を平滑化する作業が不
要になるので、製造が容易になる。
【００１４】二層目ドレイン電極の下の一層目ソース電
極の幅を一層目ドレイン電極の幅より広く、二層目ソー
ス電極の下の一層目ドレイン電極の幅を一層目ソース電
極の幅より広くすると、例えば、ソースパッド直下は、
直接バルクから上方のソースパッドへ電流が流れるた
め、一層目ソース電極の幅は、最小ルールで形成可能で
あり、これにより一層目ドレイン電極の幅を増大させる
ことができ、ドレイン配線抵抗が減少する。また、同様
にして、ドレインパッド直下のソース配線幅を最大限に
とることにより、ソース配線抵抗を減少させることがで
きる。
【００１５】
【実施例】以下、図面を参照しながら本発明の実施例に
ついて説明する。図２は、本発明の第一の実施例の横型
ＭＯＳＦＥＴのチップ２００の電極配置を表す平面図で
ある。このデバイスは横型ｎチャネルＤＭＯＳＦＥＴで
ある。この図２のＡ−Ａ’線に沿った断面図を図３に示
す。図３において、ｐ型基板２０１の表面層の一部にｐ
ウェル領域２０３が形成され、そのｐウェル領域２０３
の表面層の一部にｐベース領域２０４とｎソース領域２
０５とが、ゲート電極２０９の端を利用してセルフアラ
インに形成されている。ｐベース領域２０４から少し離
れたｐウェル領域２０３の表面層の一部にｎオフセット
領域２０６がその表面上に厚いＬＯＣＯＳ酸化膜２１２
を伴って形成されている。ＬＯＣＯＳ酸化膜２１２のｐ
ベース領域２０５より遠い側のｎオフセット領域２０６
の表面層にｎドレイン領域２０７が形成されている。ｎ
ソース領域２０５とｎオフセット領域２０６とに挟まれ
たｐベース領域２０４およびｐウェル領域２０３の表面
上にゲート酸化膜２０８を介して多結晶シリコンからな
るゲート電極２０９が設けられており、また、ｎソース
領域２０５の上およびｐベース領域２０４の上には、共
通に接触するソースコンタクト２１４を介して一層目ソ
ース電極２１０が、設けられている。一方、ｎドレイン
領域２０７の上には、ドレインコンタクト２１５を介し
て一層目ドレイン電極２１１が設けられている。一層目
ソース電極２１０は、層間絶縁膜２１３の上に延びてい
て、ソースコンタクト２１４より幅が広く、一層目ドレ
イン電極２１１も、層間絶縁膜２１３の上に延びてい
て、ドレインコンタクト２１５より幅が広い。但し一層
目ソース電極２１０と一層目ドレイン電極２１１との間
は層間絶縁膜２１３で分離されていて、接続はしていな
い。更に一層目ソース電極２１０および一層目ドレイン
電極２１１の上方に、層間絶縁膜２２３を介して二層目
ドレイン電極２１９が設けられている。一層目ドレイン
電極２１１と二層目ドレイン電極２１９とは、図のＡ−
Ａ’断面では接続されていない。二層目ドレイン電極２
１９の上に更にパッシベーション膜が形成されている
が、この断面図の部分では除去されて、ドレインパッド
２１７になっている。なお図３のｐベース領域２０５は
櫛歯状に形成されたうちの端のものであるので、ｐベー
ス領域２０４の左上部分にはｎソース領域がなく、ＬＯ
ＣＯＳ酸化膜２１２となっている。他の部分は図の点線
の範囲内を反転、繰り返しした構成となっている。
【００１６】図２において、太線および太破線で表され
た電極が二層に形成されている。図の太破線は下側の一
層目の電極であり、一層目ソース電極２１０と一層目ド
レイン電極２１１とが交互に櫛歯状に配置されている。
太破線内の細い点線は、ストライプ状のｎソース領域２
０５、ｎドレイン領域２０７と接触するソースコンタク
ト２１４、ドレインコンタクト２１５を示している。図
の上方の太線は上側の二層目ドレイン電極２１９であ
り、下方の太線は二層目ソース電極２１８である。ここ
で、太破線の一層目電極と太線の二層目電極とは、ソー
ス領域のストライプ同士、或いはドレイン領域のストラ
イプ同士をつなぐように形成された、斜線を施したソー
ス接続孔２２０とドレイン接続孔２２１で接続されてい
る。その他の部分は層間絶縁膜２２３で絶縁されてい
る。二層目ソース電極２１８および二層目ドレイン電極
２１９上の大部分はパッシベーション膜が除去されて、
それぞれ細線で示したようなソースパッド２１６、ドレ
インパッド２１７とされ、ワイヤボンディングが可能と
なっている。また、２２４はゲート電極２０９と接続し
ているゲートパッドである。電界効果トランジスタは、
電圧駆動型であり、制御用の電流はそれほど必要としな
いので、ゲートパッド２２４は余り大きくなくてよく、
また、チップ２００の端にあってもよい。
【００１７】この第一の実施例の横型ＭＯＳＦＥＴの動
作は、図１０で説明した従来の横型ＭＯＳＦＥＴと全く
同様に行うことができる。しかもソースパッド２１６、
ドレインパッド２１７が、ソース領域およびドレイン領
域のストライプ上に形成されるので、大幅な面積の縮小
が可能になる。逆に、同じチップ面積のデバイスを考え
れば、電流を流す活性領域を広くできるのでオン電圧を
低減できる。
【００１８】図４に本発明の第二の実施例の横型ＭＯＳ
ＦＥＴのチップ３００の電極配置を表す平面図を示す。
このデバイスは横型ｎチャネルＤＭＯＳＦＥＴである。
この図４のＢ−Ｂ’線、Ｃ−Ｃ’線に沿った断面図をそ
れぞれ図５および図６に示す。図５において、ｐ型基板
３０１の表面層の一部にｐウェル領域３０３が形成さ
れ、そのｐウェル領域３０３の表面層の一部にｐベース
領域３０４、ｎソース領域３０５、ｎオフセット領域３
０６、ＬＯＣＯＳ酸化膜３１２、ｎドレイン領域３０
７、ゲート酸化膜３０８、ゲート電極３０９を有し、ｎ
ソース領域３０５の上およびｐベース領域３０４の上に
は、共通に接触するソースコンタクト３１４を介して一
層目ソース電極３１０が、一方、ｎドレイン領域３０７
の上には、ドレインコンタクト３１５を介して一層目ド
レイン電極３１１が設けられているのは、第一の実施例
と同様である。更に一層目ソース電極３１０および一層
目ドレイン電極３１１の上方に、層間絶縁膜３２３を介
して二層目ドレイン電極３１９が設けられているが、一
層目ドレイン電極３１１とドレイン接続孔３２１で接続
されている点が違っている。
【００１９】図６のＣ−Ｃ’線に沿った断面図では、一
層目ソース電極３１０および一層目ドレイン電極３１１
の上方に、第二層間絶縁膜３２３を介して二層目ソース
電極３１８が設けられていて、ソース接続孔３２０を介
して一層目ソース電極３１０と接続されている。図４に
おいて、太線および太破線で表された電極が二層に形成
されている。図の太破線は下側の一層目の電極であり、
一層目ソース電極３１０と一層目ドレイン電極３１１と
が交互に配置されている。太破線内の細い点線は、スト
ライプ状のｎソース領域３０５、ｎドレイン領域３０７
と接触するソースコンタクト３１４、ドレインコンタク
ト３１５を示している。図の上方の太線は上側の二層目
ドレイン電極３１９であり、下方の太線は二層目ソース
電極３１８である。ここで、太破線の一層目電極と太線
の二層目電極とは、ソース領域のストライプ、或いはド
レイン領域のストライプの上方に形成された、斜線を施
したソース接続孔３２０とドレイン接続孔３２１で接続
されている。その他の部分は層間絶縁膜３２３で絶縁さ
れている。二層目ソース電極３１８および二層目ドレイ
ン電極３１９上の大部分はパッシベーション膜が削除さ
れて、それぞれソースパッド３１６、ドレインパッド３
１７とされ、ワイヤボンディングが可能となっている。
また、ソース、ドレイン間にゲートを形成する。
【００２０】この第二の実施例の横型ＭＯＳＦＥＴの動
作は、図１０の従来の横型ＭＯＳＦＥＴと全く同様に行
うことができる。しかもソースパッド３１６、ドレイン
パッド３１７が、図２の第一の実施例と同様に、ソース
領域およびドレイン領域のストライプ上に形成されるの
で、大幅な面積の縮小が可能になる。逆に、同じチップ
面積のデバイスを考えれば、電流を流す活性領域を広く
できるのでオン電圧を低減できる。更に、一層目電極と
二層目電極とをつなぐソース接続孔３２０、ドレイン接
続孔３２１が二層目電極の直下にあるので、ソースパッ
ド３１６の下のソース領域からの電流は二層目ソース電
極３１８まで上下に流れるだけで、その距離は非常に短
く、配線抵抗は極めて小さくできる。またドレインパッ
ド３１７の下のドレイン領域３０７から二層目ドレイン
電極３１９まで流れる電流についても同様であり、配線
抵抗は極めて小さくできる。
【００２１】図１に本発明の第三の実施例の横型ＭＯＳ
ＦＥＴのチップ４００の電極配置を表す平面図を示す。
このデバイスは横型ＮチャネルＤＭＯＳＦＥＴである。
この図１のＤ−Ｄ’線、Ｅ−Ｅ’線に沿った断面図をそ
れぞれ図７および図８に示す。以下、半導体基板部分の
構造は同じなので記述を省略し、主に電極部分について
述べる。図７において、ｎソース領域４０５の上および
ｐベース領域４０４の上には、共通に接触するソースコ
ンタクト４１４を介して一層目ソース電極４１０が、設
けられている。一方、ｎドレイン領域４０７の上方に
は、一層目ドレイン電極４１１が設けられているが、図
の断面では接触していない。一層目ソース電極４１０
は、層間絶縁膜４１３の上に延びていて、ソースコンタ
クト４１４より幅が広い。但し一層目ソース電極４１０
と一層目ドレイン電極４１１との間は層間絶縁膜４１３
で分離されていて、接続はしていない。更に一層目ソー
ス電極４１０および一層目ドレイン電極４１１の上方
に、層間絶縁膜４２３を介して二層目ドレイン電極４１
９が設けられていて、ドレイン接続孔４２１で一層目ド
レイン電極４１１と接続されている。二層目ドレイン電
極４１９の上に更にパッシベーション膜が形成されてい
るが、この断面図には示されていない。
【００２２】図１におけるＥ−Ｅ’線に沿った断面図、
図８では、ｎドレイン領域４０７の上にはドレインコン
タクト４１５で接触する一層目ドレイン電極４１１が、
設けられている。一方、ｎソース領域４０５の上方に
は、一層目ソース電極４１０が設けられているが、図の
断面では接触していない。一層目ドレイン電極４１１
は、層間絶縁膜４１３の上に延びていて、ドレインコン
タクト４１５より幅が広い。但し一層目ソース電極４１
０と一層目ドレイン電極４１１との間は層間絶縁膜４１
３で分離されていて、接続はしていない。更に一層目ソ
ース電極４１０および一層目ドレイン電極４１１の上方
に、層間絶縁膜４２３を介して二層目ソース電極４１８
が設けられていて、ソース接続孔４２０で一層目ソース
電極４１０と接続されている。図７と同様に、二層目ソ
ース電極４１８の上に更にパッシベーション膜が形成さ
れているが、この断面図には示されていない。
【００２３】図１において、太線および太破線で表され
た電極が二層に形成されている。図の太破線は下側の一
層目の電極であり、一層目ソース電極４１０と一層目ド
レイン電極４１１とが交互に配置されている。太破線内
の細い点線は、ストライプ状のｎソース領域４０５、ｎ
ドレイン領域４０７と接触するソースコンタクト４１
４、ドレインコンタクト４１５を示している。図の上方
の太線は上側の二層目ドレイン電極４１９であり、下方
の太線は二層目ソース電極４１８である。ここで、太破
線の一層目電極と太線の二層目電極とは、斜線を施した
ソース接続孔４２０とドレイン接続孔４２１で接続され
ている。その他の部分は層間絶縁膜４２３で絶縁されて
いる。このとき、二層目ドレイン電極４１９の直下のソ
ースコンタクト４１４は、図のように直線状に形成さ
れ、同様に二層目電極４１８の直下のドレインコンタク
ト４１５も、直線状に形成される。また、二層目ドレイ
ン電極４１９の直下のドレインコンタクト４１５、ドレ
イン接続孔４２１は、図のように交互に形成され、同様
に二層目ソース電極４１８の直下のソースコンタクト４
１４、ソース接続孔４２０も交互に形成される。そし
て、二層目ソース電極４１８および二層目ドレイン電極
４１９上の大部分はパッシベーション膜が削除されて、
それぞれソースパッド４１６、ドレインパッド４１７と
され、ワイヤボンディングが可能となっている。また、
ソース、ドレイン間にゲートを形成する。
【００２４】このようにソースコンタクト４１４とソー
ス接続孔４２０、ドレインコンタクト４１５とドレイン
接続孔４２１とを交互に形成するのは、次の理由によ
る。すなわち、ソースコンタクト４１４に一層目ソース
電極２１４を重ねた部分では、図７の断面図に示したよ
うに、ソースコンタクト４２０の部分で凹みがちにな
る。更にその上に層間絶縁膜４２３を形成し、その層間
絶縁膜４２３にソース接続孔４２０を設け、二層目ソー
ス電極２１８を堆積したとき、ソース接続孔４２０を完
全に埋めることは中々むずかしく、一層目ソース電極２
１４と二層目ソース電極２１８との間の接触抵抗が大き
くなることがある。この問題をさけるためには、ソース
コンタクト４１４の充填を完全にし、一層目ソース電極
２１４の上を平坦化するような工程が必要になる。その
ような工程の複雑化をさけるため、ソースコンタクト４
１４とソース接続孔４２０を重ねないことにした。同じ
理由で、ドレインコンタクト４１５とドレイン接続孔４
２１とも重ねていない。図４の第二の実施例にくらべ
て、ソース接続孔４２０、ドレイン接続孔４２１の断面
積は減少するが、一層目電極と二層目電極との間の距離
は短いため、この影響はそれほど大きくない。
【００２５】上記構造のｎチャネルの横型ＭＯＳＦＥＴ
を試作した。ソース領域のストライプ中心とドレイン領
域のストライプ中心間の距離は、ほぼデバイスの耐圧ク
ラスで決まり、この素子では７．８μｍとした。一層目
ソース電極４１０と一層目ドレイン電極４１１の幅は、
３．３μｍ（片側）、間隔は１．２μｍとした。素子サ
イズは、たて１．５ｍｍ、横３．４ｍｍであり、面積は
５．１ｍｍ2 である。素子内部の単位面積当たりのオン
抵抗は０．２Ωｍｍ2 、第一層目アルミニウム配線のシ
ート抵抗は、０．０２Ω／□であるので、素子内部のオ
ン抵抗は４０ｍΩ、一層目電極のアルミニウム膜の抵抗
は１０ｍΩであり、全体のオン抵抗は５０ｍΩであっ
た。
【００２６】同じデバイスサイズ（パッド面積を含めな
い）で、図１１に示した従来構造のｎチャネル横型ＭＯ
ＳＦＥＴでは、一層目電極の配線抵抗は二倍の２０ｍΩ
であったので、従来よりオン抵抗が２０％削減できた。
また、従来構造ではパッド面積が必要であったが、本発
明のＭＯＳＦＥＴではそのパッド部分だけ、すなわち、
３．４ｍｍ×０．２ｍｍ＝１．３６ｍｍ2 、つまり、チ
ップ面積が２７％削減できた。また、本構造では、チッ
プ面積を減らした上に、従来の直径５０μｍのワイヤに
比べてずっと太いワイヤ径５００μｍのボンディングワ
イヤを張ることができ、ワイヤボンディング抵抗を大幅
に低減することができた。
【００２７】図９に、本発明の第四の実施例の横型ＭＯ
ＳＦＥＴのチップ５００の電極配置図を示す。図１の第
三の実施例と同様にソース、ドレイン領域をストライプ
状に形成し、配線構造もほぼ同様である。ここで、二層
目ソース電極５１８の下の一層目ソース電極５１０の幅
は、ソースコンタクト５１４からのオーバーラップ分と
してデザインルールの最小値である０．８μｍを加えて
１．３μｍである。耐圧クラスは同じで、ソース・ドレ
イン両領域のストライプ中心間の距離は変わらないの
で、一層目ドレイン電極５１１の幅は５．３μｍと増大
できる。同様に、二層目ドレイン電極５１９の下の一層
目ソース電極５１０の幅も５．３μｍと増大できる。従
って、第三の実施例と同じサイズのたて１．５ｍｍ、横
３．４ｍｍの素子では、配線抵抗は３２％低減され、
５．８ｍΩであった。この構造により、全体のオン抵抗
は４５．８ｍΩとなり、８．４％低減された。
【００２８】
【発明の効果】以上述べたように、本発明の横型電界効
果トランジスタの構造とすれば、下記する効果を奏す
る。ソース電極、ドレイン電極を二層にすることによ
り、ソース領域、ドレイン領域のストライプ上にソース
パッド、ドレインパッドを形成できて、チップ面積を縮
小できる。逆に、チップ面積の増加無しにソース領域、
ドレイン領域を増やして、オン抵抗を低減することがで
きる。また、パッド面積を大きくとれるためワイヤ径の
太いボンディングワイヤを張ることができ、ワイヤ部分
での配線抵抗の低減も可能である。ソース領域、ドレイ
ン領域のストライプ上に接続孔を設けることにより、電
極配線の引回し距離を削減できるため、配線抵抗の低減
が可能である。特に、一層目電極から下のコンタクト
と、一層目電極と二層目電極とをつなぐ接続孔とをずら
して形成する構造は、製造上の困難が少なく有利であ
る。更に、二層目ソース電極の下の一層目ソース電極、
二層目ドレイン電極の下の一層目ドレイン電極の幅を最
小にし、逆にそれぞれ一層目ドレイン電極、一層目ソー
ス電極の幅を最大限にすれば、配線抵抗のさらなる低減
が可能である。従来、配線抵抗の低減のためには、スト
ライプの長さがネックとなり、これからデバイスサイズ
を決定せざるを得なかったが、本発明による配線抵抗の
低減により、デバイス設計の自由度が増加すると言う効
果も得られる。
【図面の簡単な説明】
【図１】本発明第三の実施例の横型ＭＯＳＦＥＴの平面
図
【図２】本発明第一の実施例の横型ＭＯＳＦＥＴの平面
図
【図３】図２のＡ−Ａ’線に沿った断面図
【図４】本発明第二の実施例の横型ＭＯＳＦＥＴの平面
図
【図５】図４のＢ−Ｂ’線に沿った断面図
【図６】図４のＣ−Ｃ’線に沿った断面図
【図７】図１のＤ−Ｄ’線に沿った断面図
【図８】図１のＥ−Ｅ’線に沿った断面図
【図９】本発明第四の実施例の横型ＭＯＳＦＥＴの平面
図
【図１０】従来の横型ＭＯＳＦＥＴの要部断面図
【図１１】従来の横型ＭＯＳＦＥＴの平面図
【符号の説明】 １００、２００、３００、４００、５００横型ＭＯＳＦ
ＥＴチップ １０１、２０１、３０１ ｐ型基板 １０３、２０３、３０２ ｐウェル領域 １０４、２０４、３０３、４０４ｐベース領域 １０５、２０５、３０５、４０５ｎソース領域 １０６、２０６、３０６ ｎオフセツト領域 １０７、２０７、３０７、４０７ｎドレイン領域 １０８、２０８、３０８ ゲート酸化膜 １０９、２０９、３０９ ゲート電極 １１０ ソース電極 １１１ ドレイン電極 １１２、２１２、３１２ ＬＯＣＯＳ酸化膜 １１３、２１３、３１３、４１３層間絶縁膜 １１４、２１４、３１４、４１４、５１４ソースコンタ
クト １１５、２１５、３１５、４１５ドレインコンタクト １１６、２１６、３１６ ソースパッド １１７、２１７、３１７ ドレインパッド １２４、２２４、３２４ ゲートパッド ２１０、３１０、４１０、５１０一層目ソース電極 ２１１、３１１、４１１、５１１一層目ドレイン電極 ２１８、３１８、４１８、５１８二層目ソース電極 ２１９、３１９、４１９、５１９二層目ドレイン電極 ２２０、３２０、４２０ ソース接続孔 ２２１、３２１、４２１ ドレイン接続孔 ２２３、３２３、４２３ 層間絶縁膜

Claims (5)

    【特許請求の範囲】
  1. 【請求項１】半導体基板の一方の主面にソース電極とド
    レイン電極とを有するものにおいて、ソース電極とドレ
    イン電極とがそれぞれ部分的に間に層間絶縁膜を挟んだ
    二層の電極からなり、ソース領域と一層目ソース電極、
    ドレイン領域と一層目ドレイン電極とがそれぞれソース
    コンタクト、ドレインコンタクトを介して接続され、更
    に一層目ソース電極と二層目ソース電極、一層目ドレイ
    ン電極と二層目ドレイン電極とがそれぞれ層間絶縁膜に
    設けられたソース接続孔、ドレイン接続孔を介して接続
    され、ソース領域およびドレイン領域のストライプ上に
    跨がって形成された二層目電極にワイヤボンディング用
    パッドが設けられていることを特徴とする横型電界効果
    トランジスタ。
  2. 【請求項２】二層目ソース電極の下には一層目ソース電
    極への接続孔だけが形成され、二層目ドレイン電極の下
    には一層目ドレイン電極への接続孔だけが形成されてい
    ることを特徴とする請求項１に記載の横型電界効果トラ
    ンジスタ。
  3. 【請求項３】一層目ソース電極と二層目ソース電極とを
    つなぐ接続孔が、ソース領域のストライプの上方にあ
    り、一層目ドレイン電極と二層目ドレイン電極とをつな
    ぐ接続孔が、ドレイン領域のストライプの上方にあるこ
    とを特徴とする請求項２に記載の横型電界効果トランジ
    スタ。
  4. 【請求項４】一層目ソース電極とソース領域とをつなぐ
    ソースコンタクトと一層目ソース電極と二層目ソース電
    極とをつなぐソース接続孔とが平面図上でずらして形成
    され、一層目ドレイン電極とドレイン領域とをつなぐド
    レインコンタクトと一層目ドレイン電極と二層目ドレイ
    ン電極とをつなぐドレイン接続孔とが平面図上でずらし
    て形成されていることを特徴とする請求項３に記載の横
    型電界効果トランジスタ。
  5. 【請求項５】二層目ドレイン電極の下の一層目ソース電
    極の幅が一層目ドレイン電極の幅より広く、二層目ソー
    ス電極の下の一層目ドレイン電極の幅が一層目ソース電
    極の幅より広いことを特徴とする請求項１ないし４のい
    ずれかに記載の横型電界効果トランジスタ。
JP6277294A 1994-11-11 1994-11-11 横型電界効果トランジスタ Pending JPH08139318A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP6277294A JPH08139318A (ja) 1994-11-11 1994-11-11 横型電界効果トランジスタ
US08/551,353 US5633525A (en) 1994-11-11 1995-11-01 Lateral field effect transistor
DE19541497A DE19541497B4 (de) 1994-11-11 1995-11-07 Lateraler Feldeffekttransistor

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP6277294A JPH08139318A (ja) 1994-11-11 1994-11-11 横型電界効果トランジスタ

Publications (1)

Publication Number Publication Date
JPH08139318A true JPH08139318A (ja) 1996-05-31

Family

ID=17581537

Family Applications (1)

Application Number Title Priority Date Filing Date
JP6277294A Pending JPH08139318A (ja) 1994-11-11 1994-11-11 横型電界効果トランジスタ

Country Status (3)

Country Link
US (1) US5633525A (ja)
JP (1) JPH08139318A (ja)
DE (1) DE19541497B4 (ja)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165398A (ja) * 2005-12-09 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2008199037A (ja) * 2008-03-10 2008-08-28 Renesas Technology Corp 電力用半導体装置および電源回路
JP2009111110A (ja) * 2007-10-30 2009-05-21 Nec Electronics Corp 半導体装置
JP2009267211A (ja) * 2008-04-28 2009-11-12 Panasonic Corp 半導体装置およびその製造方法
JP2010530619A (ja) * 2007-06-18 2010-09-09 ミクロガン ゲーエムベーハー 垂直コンタクト部を備える電気回路
JP2013168475A (ja) * 2012-02-15 2013-08-29 Renesas Electronics Corp 半導体装置及びその製造方法
JP2017168858A (ja) * 2011-10-17 2017-09-21 ローム株式会社 チップダイオード
US10164125B2 (en) 2011-10-17 2018-12-25 Rohm Co., Ltd. Semiconductor device having first and second electrode layers electrically disconnected from each other by a slit
CN114256182A (zh) * 2020-09-24 2022-03-29 株式会社东芝 半导体装置

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0766309A3 (en) * 1995-08-28 1998-04-29 Texas Instruments Incorporated Field effect transistor which multi-level metallisation related to integrated circuits
US5719423A (en) * 1995-08-31 1998-02-17 Texas Instruments Incorporated Isolated power transistor
US5710451A (en) * 1996-04-10 1998-01-20 Philips Electronics North America Corporation High-voltage lateral MOSFET SOI device having a semiconductor linkup region
TW366543B (en) * 1996-12-23 1999-08-11 Nxp Bv Semiconductor device
US6236084B1 (en) * 1998-06-01 2001-05-22 Seiko Instruments Inc. Semiconductor integrated circuit device having double diffusion insulated gate field effect transistor
US7166867B2 (en) 2003-12-05 2007-01-23 International Rectifier Corporation III-nitride device with improved layout geometry
CN100468771C (zh) * 2005-12-19 2009-03-11 联华电子股份有限公司 超高压金属氧化物半导体晶体管元件及其制造方法
US20070197922A1 (en) * 2006-02-17 2007-08-23 Honeywell International Inc. Disposable pressure sensor systems and packages therefor
DE102006050087A1 (de) * 2006-10-24 2008-04-30 Austriamicrosystems Ag Halbleiterkörper und Verfahren zum Entwurf eines Halbleiterkörpers mit einer Anschlussleitung
US7701065B2 (en) * 2007-10-26 2010-04-20 Infineon Technologies Ag Device including a semiconductor chip having a plurality of electrodes
JP6100026B2 (ja) * 2013-03-06 2017-03-22 エスアイアイ・セミコンダクタ株式会社 半導体装置
DE102016100504B4 (de) * 2016-01-13 2021-11-18 Infineon Technologies Ag Transistorbauelement mit segmentierter Kontaktschicht

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144872A (ja) * 1984-12-19 1986-07-02 Toshiba Corp 半導体装置
JPH0810759B2 (ja) * 1987-05-26 1996-01-31 富士ゼロックス株式会社 半導体集積回路装置

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007165398A (ja) * 2005-12-09 2007-06-28 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2010530619A (ja) * 2007-06-18 2010-09-09 ミクロガン ゲーエムベーハー 垂直コンタクト部を備える電気回路
JP2009111110A (ja) * 2007-10-30 2009-05-21 Nec Electronics Corp 半導体装置
JP2008199037A (ja) * 2008-03-10 2008-08-28 Renesas Technology Corp 電力用半導体装置および電源回路
JP2009267211A (ja) * 2008-04-28 2009-11-12 Panasonic Corp 半導体装置およびその製造方法
JP2017168858A (ja) * 2011-10-17 2017-09-21 ローム株式会社 チップダイオード
US10164125B2 (en) 2011-10-17 2018-12-25 Rohm Co., Ltd. Semiconductor device having first and second electrode layers electrically disconnected from each other by a slit
US10593814B2 (en) 2011-10-17 2020-03-17 Rohm Co., Ltd. Semiconductor device having first and second electrode layers electrically disconnected from each other by a slit
JP2013168475A (ja) * 2012-02-15 2013-08-29 Renesas Electronics Corp 半導体装置及びその製造方法
CN114256182A (zh) * 2020-09-24 2022-03-29 株式会社东芝 半导体装置
JP2022053101A (ja) * 2020-09-24 2022-04-05 株式会社東芝 半導体装置
JP2024016252A (ja) * 2020-09-24 2024-02-06 株式会社東芝 半導体装置

Also Published As

Publication number Publication date
US5633525A (en) 1997-05-27
DE19541497B4 (de) 2009-02-05
DE19541497A1 (de) 1996-05-15

Similar Documents

Publication Publication Date Title
JPH08139318A (ja) 横型電界効果トランジスタ
CN107887429B (zh) 半导体器件和半导体封装件
US8294208B2 (en) Semiconductor device having a gate contact on one surface electrically connected to a gate bus on an opposing surface
US6897561B2 (en) Semiconductor power device having a diamond shaped metal interconnect scheme
US8502314B2 (en) Multi-level options for power MOSFETS
US7755195B2 (en) Semiconductor apparatus integrating an electrical device under an electrode pad
US12027449B2 (en) Device topologies for high current lateral power semiconductor devices
US7132717B2 (en) Power metal oxide semiconductor transistor layout with lower output resistance and high current limit
JPH0888356A (ja) Ｍｏｓゲート型半導体装置
CN204204847U (zh) 半导体器件
JP7671743B2 (ja) 半導体装置
US20120126313A1 (en) Ultra thin die to improve series resistance of a fet
CN101388388A (zh) 半导体装置
JP2004260026A (ja) 半導体装置
JP3917144B2 (ja) 半導体装置
US20060118815A1 (en) Power semiconductor device
JP2002305300A (ja) パワーｍｏｓトランジスタ
US11658219B2 (en) Semiconductor device
JP2661296B2 (ja) 半導体装置
JP2005302953A (ja) 半導体装置
JPH0427711B2 (ja)
US7301179B2 (en) Semiconductor device having a high breakdown voltage transistor formed thereon
JP2001036081A (ja) 半導体装置
US20080036070A1 (en) Bond Wireless Package
JP3394872B2 (ja) 高耐圧半導体装置