JPH08228115A - Differential amplifier circuit - Google Patents
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- JPH08228115A JPH08228115A JP7032745A JP3274595A JPH08228115A JP H08228115 A JPH08228115 A JP H08228115A JP 7032745 A JP7032745 A JP 7032745A JP 3274595 A JP3274595 A JP 3274595A JP H08228115 A JPH08228115 A JP H08228115A
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は差動増幅回路に関し、特
に同相帰還が施されたＣＭＯＳトランジスタ構成の差動
増幅回路に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a differential amplifier circuit, and more particularly, to a differential amplifier circuit having a CMOS transistor structure which has been subjected to in-phase feedback.
【０００２】[0002]
【従来の技術】従来のこの種の差動増幅回路の例が特開
昭６２−１４４４１２号公報に開示されており、その構
成を図４に示している。図４を参照すると、差動対トラ
ンジスタ２０，２１のゲート入力６５，６６には差動入
力信号が印加されており、この差動増幅回路の定電流が
トランジスタ２８により供給される。また、差動対トラ
ンジスタ２０，２１のドレインにはトランジスタ２６，
２７よりなる定電流源が設けられている。尚、端子７１
はバイアス入力端子である。2. Description of the Related Art An example of a conventional differential amplifier circuit of this type is disclosed in Japanese Unexamined Patent Publication (Kokai) No. 62-144412 and its construction is shown in FIG. Referring to FIG. 4, a differential input signal is applied to the gate inputs 65 and 66 of the differential pair transistors 20 and 21, and the constant current of this differential amplifier circuit is supplied by the transistor 28. Further, the drains of the differential pair transistors 20 and 21 are connected to the transistor 26,
A constant current source composed of 27 is provided. The terminal 71
Is a bias input terminal.
【０００３】この差動対トランジスタ２０，２１による
差動出力はカスコード接続されたゲート接地型の一対の
トランジスタ２２，２５を介して出力端子６８，６９か
ら導出されている（ＶOP，ＶON）。尚、トランジスタ２
３，２４の各ゲートにはバイアス端子６７よりバイアス
が印加され、トランジスタ２３，トランジスタ４は定電
流動作を行うもので、差動対トランジスタ２０，２１の
能動負荷として作用する。Differential outputs from the differential pair transistors 20 and 21 are derived from output terminals 68 and 69 via a pair of grounded-gate transistors 22 and 25 connected in cascode (VOP, VON). The transistor 2
A bias is applied to the gates of the transistors 3 and 24 from the bias terminal 67, and the transistors 23 and 4 perform constant current operation, and act as active loads of the differential pair transistors 20 and 21.
【０００４】ゲート接地型トランジスタ２２，２５を設
けてワォールデッド型のカスコード増幅回路構成とする
ことにより、差動対トランジスタ２０，２１から負荷ト
ランジスタ２３，２４を見た出力インピーダンスを軽減
し（トランジスタ２３，２４のミラー効果による容量を
軽減し）、高速動作をなすと共に、利得の低下をも防止
するようになっている。By providing the grounded-type transistors 22 and 25 to form a cascode amplifier circuit of the fielded type, the output impedance of the load transistors 23 and 24 seen from the differential pair transistors 20 and 21 is reduced (transistor 23, The capacitance due to the mirror effect of 24) is reduced), high-speed operation is performed, and a decrease in gain is prevented.
【０００５】これ等トランジスタ２２〜２５による出力
回路と同一の構成をトランジスタ３４〜３６により形成
して、出力同相信号を検出するようになっており、差動
出力端子６８，６９に生じる出力同相信号は、相等しい
値を有する抵抗４２，４３の接続点に生成されることに
なる。The transistors 34 to 36 have the same structure as the output circuit of the transistors 22 to 25, and detect the output common-mode signal. The phase signal will be generated at the connection point of the resistors 42 and 43 having the same value.
【０００６】この出力同相信号はトランジスタ２９〜３
３により構成される誤差増幅回路の一入力（トランジス
タ３３のゲート）へ印加され、他入力（トランジスタ３
０のゲート端子７２）に供給されている基準同相信号Ｖ
COM と比較される。この比較結果である誤差信号は、ト
ランジスタ３１，３２によるカレントミラー負荷回路に
より電流／電圧変換されて、差動増幅回路の定電流トラ
ンジスタ２８のゲート制御入力となるのである。This output in-phase signal is transmitted to the transistors 29 to 3
3 is applied to one input (the gate of the transistor 33) of the error amplifier circuit and the other input (the transistor 3
Reference common-mode signal V supplied to the gate terminal 72) of 0
Compared to COM. The error signal, which is the result of this comparison, is current / voltage converted by the current mirror load circuit including the transistors 31 and 32, and becomes the gate control input of the constant current transistor 28 of the differential amplifier circuit.
【０００７】こうして同相帰還ループが形成されてお
り、これにより、抵抗４２，４３の接続点の電位は基準
同相信号ＶCOM に固定され、結局、出力端子６８，６９
の出力同相信号も基準同相信号に一致することになる。Thus, the common-mode feedback loop is formed, whereby the potential at the connection point of the resistors 42 and 43 is fixed to the reference common-mode signal VCOM, and eventually the output terminals 68 and 69.
The output in-phase signal of is also in agreement with the reference in-phase signal.
【０００８】[0008]
【発明が解決しようとする課題】この様な従来の同相帰
還回路では、出力同相信号を検出するのに、直接差動増
幅出力ＶOP，ＶON（６８，６９）を用いておらず、出力
回路（トランジスタ２２〜２４）とは別に同相信号検出
回路（トランジスタ３４〜３６）を設けているために、
これ等出力回路と同相信号検出回路との時間応答の差が
存在する過渡状態時や、各々の構成素子のバラツキが存
在する場合には、検出誤差が大きくなって、出力同相信
号が正しく基準同相信号に一致しないという欠点があ
る。In such a conventional common mode feedback circuit, the direct differential amplification outputs VOP, VON (68, 69) are not used to detect the output common mode signal, and the output circuit Since the common-mode signal detection circuits (transistors 34 to 36) are provided separately from (transistors 22 to 24),
In a transient state where there is a difference in the time response between the output circuit and the common-mode signal detection circuit, or when there is variation in each component, the detection error increases and the output common-mode signal becomes incorrect. It has the drawback of not matching the reference in-phase signal.
【０００９】本発明の目的は、正確に出力同相信号を基
準同相信号に一致させることができる差動増幅回路を提
供することである。An object of the present invention is to provide a differential amplifier circuit capable of accurately matching an output in-phase signal with a reference in-phase signal.
【００１０】[0010]
【課題を解決するための手段】本発明による差動増幅回
路は、差動対を構成する一対の差動トランジスタと、こ
の差動トランジスタの負荷として動作する一対のソース
接地型負荷トランジスタと、基準同相入力信号がゲート
に供給されたソースフォロワトランジスタと、このソー
スフォロワ出力がゲート入力とされ一定電流で駆動され
るソース接地型トランジスタと、前記一対のソース接地
型負荷トランジスタから導出される差動出力をゲート入
力とする一対のソースフォロワトランジスタと、この一
対のソースフォロワトランジスタへ前記ソースフォロワ
トランジスタの駆動電流と等しい駆動電流を供給する手
段とを含み、前記一対のソースフォロワトランジスタの
ソースフォロワ出力から得られる同相信号を前記一対の
ソース接地型負荷トランジスタのゲート制御入力とし、
前記ソースフォロワトランジスタと前記一対のソース接
地型負荷トランジスタとの面積比を所定値に設定したこ
とを特徴としている。A differential amplifier circuit according to the present invention includes a pair of differential transistors forming a differential pair, a pair of source-grounded load transistors operating as a load of the differential transistor, and a reference. A source follower transistor having a gate supplied with an in-phase input signal, a source-grounded transistor driven by a constant current with the source follower output as a gate input, and a differential output derived from the pair of source-grounded load transistors. And a means for supplying a drive current equal to the drive current of the source follower transistor to the pair of source follower transistors, the source follower transistor having a gate input thereof is obtained from the source follower output of the pair of source follower transistors. The common-mode signal is applied to the pair of source-grounded loads A gate control input of the transistor,
The area ratio of the source follower transistor and the pair of source-grounded load transistors is set to a predetermined value.
【００１１】[0011]
【作用】差動増幅回路の出力部から直接に同相信号を検
出し、この出力部と同相検出部とにより帰還ループを形
成し、当該同相検出部も出力部も帰還ループに含まれる
様にして、素子のバラツキの影響がループ利得により圧
縮されることになって誤差が極力小に抑えられる。The common mode signal is detected directly from the output section of the differential amplifier circuit, and a feedback loop is formed by this output section and the common mode detection section so that both the common mode detection section and the output section are included in the feedback loop. As a result, the effect of the variation of the elements is compressed by the loop gain, and the error is suppressed to the minimum.
【００１２】[0012]
【実施例】以下、図面を用いて本発明の実施例について
説明する。Embodiments of the present invention will be described below with reference to the drawings.
【００１３】図１は本発明の一実施例の回路図であり、
図４と同等部分は同一符号により示す。本実施例におい
ても、図４の従来例と同様にワォールデッド型のカスコ
ード差動増幅回路構成が採用されており、トランジスタ
２０〜２５が図４のトランジスタ２０〜２５と同等のも
のである。尚、図４におけるトランジスタ２６，２７，
２８は図１では定電流源５５，５７，５６と夫々示され
ている。FIG. 1 is a circuit diagram of an embodiment of the present invention.
The same parts as those in FIG. 4 are designated by the same reference numerals. In this embodiment as well, the same construction as in the conventional example shown in FIG. 4 is adopted, and the transistors 20 to 25 are equivalent to the transistors 20 to 25 shown in FIG. Incidentally, the transistors 26, 27,
In FIG. 1, 28 is designated as constant current sources 55, 57 and 56, respectively.
【００１４】一方、基準同相入力信号ＶCOM によりゲー
トバイアスされたソースフォロワトランジスタ１が設け
られており、このトランジスタ１のソースフォロワ出力
はソース接地型トランジスタ５のゲートへ印加されてい
る。このトランジスタ５は定電流源５０により一定ドレ
イン電流ＩBIASにより駆動されている。On the other hand, a source follower transistor 1 gate-biased by the reference common-mode input signal VCOM is provided, and the source follower output of the transistor 1 is applied to the gate of the source-grounded transistor 5. This transistor 5 is driven by a constant drain current IBIAS by a constant current source 50.
【００１５】また、トランジシタ１のソース電流（ドレ
イン電流でもあり、ＶCOM により定まる電流）はトラン
ジスタ２，３によるカレントミラー回路を介してトラン
ジスタ４のドレイン電流となっている。そしてこのトラ
ンジスタ４のゲートにはトランジスタ５のドレイン出力
が入力され、結果としてトランジスタ５→トランジスタ
４→トランジスタ３→トランジスタ２→トランジスタ５
により形成される帰還ループの働きにより定電流源５０
の電流ＩBIASがトランジスタ５に流れ、この電流に応じ
たゲート・ソース間電圧ＶGS5 が定まることになる。The source current of the transistor 1 (which is also the drain current and which is determined by VCOM) becomes the drain current of the transistor 4 through the current mirror circuit of the transistors 2 and 3. The drain output of the transistor 5 is input to the gate of the transistor 4, and as a result, the transistor 5 → transistor 4 → transistor 3 → transistor 2 → transistor 5
The constant current source 50 is formed by the function of the feedback loop formed by
IBIAS current flows through the transistor 5, and the gate-source voltage VGS5 corresponding to this current is determined.
【００１６】以上がバイアス回路を構成しており、この
バイアス回路により生成されたバイアス電源、すなわち
トランジスタ４に流れる電流と同一電流がトランジスタ
６，１０の各ドレインにも生成される。これ等トランジ
スタ６，１０の各ドレイン電流は、トランジスタ７，８
及びトランジスタ９，１０による各帰還ループの作用に
よりトランジスタ７，１１にも同一電流として流れるこ
とになる。The above constitutes a bias circuit, and the same current as the current flowing through the bias power supply, that is, the transistor 4, generated by this bias circuit is also generated in the drains of the transistors 6 and 10. The drain currents of these transistors 6 and 10 are
Also, due to the action of each feedback loop by the transistors 9 and 10, the same current flows in the transistors 7 and 11.
【００１７】これ等トランジスタ７，１１の各ゲート６
１，６３には、差動増幅回路の差動出力ＶOP，ＶONがそ
れぞれ印加されており、トランジスタ７，１１のソース
フォロワ出力を、抵抗４０，４１により合成して導出す
るようになっている。この出力ＶC が差動増幅回路のソ
ース接地型の負荷トランジスタ２３，２４のゲートバイ
アスとなる様に帰還が施されている。Each gate 6 of these transistors 7, 11
Differential outputs VOP and VON of the differential amplifier circuit are applied to 1 and 63, respectively, and the source follower outputs of the transistors 7 and 11 are combined by resistors 40 and 41 to be derived. Feedback is provided so that the output VC becomes the gate bias of the source-grounded load transistors 23 and 24 of the differential amplifier circuit.
【００１８】次に、この回路の動作の詳細について説明
する。バイアス回路には、トランジスタ５→トランジス
タ４→トランジスタ３→トランジスタ２→トランジスタ
５により帰還ループが形成されているから、このループ
の作用により定電流源５０の電流ＩBIASにて定まる電流
がトランジスタ５に流れ、この電流に応じてＶGS5 が定
まることは前述した通りである。Next, details of the operation of this circuit will be described. Since a feedback loop is formed in the bias circuit by the transistor 5 → transistor 4 → transistor 3 → transistor 2 → transistor 5, the current determined by the current IBIAS of the constant current source 50 flows to the transistor 5 by the action of this loop. As described above, VGS5 is determined according to this current.
【００１９】また、トランジスタ１のゲートには基準同
相入力信号ＶCOM がバイアスとして印加されているの
で、これまた上記ループの作用によりトランジスタ１の
ゲート・ソース間電圧ＶGS1 は（ＶCOM −ＶGS5 ）とな
る様に、トランジスタ１，２に電流が流れることにな
る。従って、カレントミラー回路のトランジスタ２，３
を同一サイズとすれば、トランジスタ４と１の電流は等
しくなる。Since the reference in-phase input signal VCOM is applied as a bias to the gate of the transistor 1, the gate-source voltage VGS1 of the transistor 1 becomes (VCOM-VGS5) due to the action of the loop. Then, a current flows through the transistors 1 and 2. Therefore, the transistors 2 and 3 of the current mirror circuit
The same size, the currents of the transistors 4 and 1 become equal.
【００２０】すなわち、トランジスタ４の電流はＶCOM
とＶBIASとにより定まることになり、言い換えればトラ
ンジスタ４のゲートが接続される節点は低インピーダン
スとなる。従って、トランジスタ６，１０のゲートはト
ランジスタ４のＶGS4 により電圧駆動され、結果として
トランジスタ６，１０はトランジスタ４により定電流駆
動されることになる。That is, the current of the transistor 4 is VCOM
And VBIAS, that is, the node to which the gate of the transistor 4 is connected has a low impedance. Therefore, the gates of the transistors 6 and 10 are voltage-driven by VGS4 of the transistor 4, and as a result, the transistors 6 and 10 are driven by the transistor 4 at a constant current.
【００２１】トランジスタ１と４とを流れる電流は等し
いので、トランジスタ４，６，１０のサイズを同一とす
れば、トランジスタ４，６，１０を流れる電流は全て等
しく同一となる。更に、トランジスタ８→トランジスタ
７→トランジスタ８の帰還ループの働きにより、トラン
ジスタ６に流れる電流はトランジスタ７へそのまま流れ
る。トランジスタ１１も同様である。Since the currents flowing through the transistors 1 and 4 are equal, if the sizes of the transistors 4, 6, 10 are the same, the currents flowing through the transistors 4, 6, 10 are all the same. Further, due to the function of the feedback loop of the transistor 8 → transistor 7 → transistor 8, the current flowing through the transistor 6 directly flows into the transistor 7. The same applies to the transistor 11.
【００２２】従って、ＭＯＳトランジスタのＶGSとドレ
イン電流との関係から、同一のドレイン電流が流れるト
ランジスタ７，１１，１の全てのＶGSは等しくなり、よ
って、 ＶGS1 ＝ＶGS0 （＝ＶGS7 ＝ＶGS11） となる。Therefore, from the relationship between the VGS of the MOS transistor and the drain current, all VGS of the transistors 7, 11, 1 through which the same drain current flows are equal, and thus VGS1 = VGS0 (= VGS7 = VGS11). .
【００２３】抵抗４０と４１とを同一抵抗値とすると、
接続点６２の電位ＶC は、 ＶC ＝（ＶOP＋ＶON）／２−ＶGS0 ・・・（１） となる。（１）式の右辺の第１項は出力同相信号を表し
ているので、これをＶCOM ′とすると、 ＶC ＝ＶCOM ′−ＶGS0 ・・・（２） となる。If the resistors 40 and 41 have the same resistance value,
The potential VC of the connection point 62 is VC = (VOP + VON) / 2-VGS0 (1). Since the first term on the right side of the equation (1) represents the output in-phase signal, if this is VCOM ', then VC = VCOM'-VGS0 (2).
【００２４】一方、トランジスタ１〜トランジスタ５に
よるバイアス回路においては、 ＶCOM ＝ＶGS0 ＋ＶGS5 ・・・（３） なる関係が成立する。On the other hand, in the bias circuit composed of the transistors 1 to 5, the relationship of VCOM = VGS0 + VGS5 (3) holds.
【００２５】また、差動増幅回路内のトランジスタ２
２，２５すなわちトランジスタ２３，２４のバイアス電
流を定電流源５５〜５７により所望に設定してこれをＩ
O とし、 ＩBIAS／ＩO ＝β5 ／β0 ・・・（４） に定める。Further, the transistor 2 in the differential amplifier circuit
2, 25, that is, the bias currents of the transistors 23 and 24 are set as desired by the constant current sources 55 to 57, and this is set to I
O and IBIAS / IO = β5 / β0 (4)
【００２６】尚、トランジスタ５，２３，２４のゲート
幅を各々Ｗ５，Ｗ２３，Ｗ２４とし、ゲート長をＬ５，
Ｌ２３，Ｌ２４とすると、 β5 ＝μｎＣOXＷ５／Ｌ５ ・・・（５） β0 ＝μｎＣOXＷ２３／Ｌ２３ ＝μｎＣOXＷ２４／Ｌ２４ ・・・（６） となる。但し、μｎは電子移動後、ＣOXは単位面積当た
りのゲート容量を示す。The gate widths of the transistors 5, 23 and 24 are W5, W23 and W24, respectively, and the gate length is L5.
When L23 and L24 are set, β5 = μnCOXW5 / L5 (5) β0 = μnCOXW23 / L23 = μnCOXW24 / L24 (6) However, μn indicates the gate capacitance per unit area after electron transfer.
【００２７】また、トランジスタ５，２３，２４の閾値
をＶTNとすると、 ＩBIAS＝（１／２）β5 （ＶGS5 −ＶTN）2 ・・・（７） Ｉ0 ＝（１／２）β0 （ＶC −ＶTN）2 ・・・（８） となる。よって（７），（８）と（４）の各式より、 ＶC ＝ＶGS5 ・・・（９） の関係が得られる。If the thresholds of the transistors 5, 23 and 24 are VTN, then IBIAS = (1/2) β5 (VGS5-VTN) 2 (7) I0 = (1/2) β0 (VC-VTN) 2 ) (8) Therefore, from the equations (7), (8) and (4), the relationship VC = VGS5 (9) is obtained.
【００２８】結局、（２）と（９）式より、 ＶCOM ′＝ＶGS0 ＋ＶGS5 ＝ＶCOM ・・・（１０） となり、差動増幅回路の出力同相信号は基準同相入力信
号に一致することが分かる。After all, from the expressions (2) and (9), it is found that VCOM '= VGS0 + VGS5 = VCOM (10), and the output common-mode signal of the differential amplifier circuit coincides with the reference common-mode input signal. .
【００２９】図２は本発明の他の実施例の回路図であ
り、図１と同等部分は同一符号により示す。本例では、
図１の回路において、トランジスタ８，９の各ゲートと
トランジスタ７，トランジスタ１１の各ドレインとの間
に、レベルシフト作用を有するトランジスタ１２，１３
を付加したものである。トランジスタ１２，１３の各ゲ
ートには端子６４より一定バイアスを供給しておき、飽
和領域で動作させる様にしている。他の構成は図１のそ
れと同一となっている。この様に、レベルシフト用トラ
ンジスタ１２，１３を用いることにより、トランジスタ
７，トランジスタ１１のドレイン電圧を上昇させて、回
路の低電圧源動作を可能としている。FIG. 2 is a circuit diagram of another embodiment of the present invention, and the same parts as those in FIG. 1 are designated by the same reference numerals. In this example,
In the circuit of FIG. 1, between the gates of the transistors 8 and 9 and the drains of the transistor 7 and the transistor 11, transistors 12 and 13 having a level shift function are provided.
Is added. A constant bias is supplied from the terminal 64 to the gates of the transistors 12 and 13 so that they operate in the saturation region. The other structure is the same as that of FIG. As described above, by using the level shift transistors 12 and 13, the drain voltages of the transistors 7 and 11 are increased to enable the low voltage source operation of the circuit.
【００３０】更に詳しく述べると、トランジスタ７と１
１のゲート端子には、制御する差動増幅回路の差動出力
ＶOP，ＶONが直接入力されている。従って、同相帰還回
路の許容入力範囲はトランジスタ７と１１が飽和領域で
動作できる範囲で決まることになる。当然トランジスタ
７と１１のドレイン電位が高いほど、許容入力範囲は大
きくなる。逆に言えば、許容入力範囲が同じだとすれ
ば、ドレイン電位が高いほど電源電圧が下げられること
を意味する。More specifically, transistors 7 and 1
The differential outputs VOP and VON of the controlled differential amplifier circuit are directly input to the gate terminal of 1. Therefore, the allowable input range of the common-mode feedback circuit is determined by the range in which the transistors 7 and 11 can operate in the saturation region. Naturally, the higher the drain potential of the transistors 7 and 11, the larger the allowable input range. Conversely, if the allowable input range is the same, it means that the higher the drain potential, the lower the power supply voltage.
【００３１】図１と図２の回路のトランジスタ７と１１
のドレイン電位を調べると、図１の回路ではＶDD−ＶGS
8 （ＶGS9 ）となり、図２の回路ではＶDD−ＶGS8 （Ｖ
GS9）＋ＶDsat12（ＶDsat13）で、更にＶDD−ＶDsat（1
0）に等しい。Transistors 7 and 11 of the circuits of FIGS. 1 and 2
The drain potential of the circuit is VDD-VGS in the circuit of FIG.
8 (VGS9) and VDD-VGS8 (V
GS9) + VDsat12 (VDsat13), and VDD-VDsat (1
Equal to 0).
【００３２】ここで、ＶDsat＝ＶGS−ＶT であり、飽和
電圧と呼ばれ、ＶT （閾値）が０．４〜１Ｖに対し、Ｖ
Dsatは０．３Ｖ程度である。従って、図２の回路の方
が、図１の回路よりＶGS8 （ＶGS9 ）−ＶDsat6 （ＶDs
at10）、即ち０．４〜１Ｖ程度、最低動作電圧が低いと
言える。Here, VDsat = VGS-VT, which is called a saturation voltage, and VT (threshold value) is 0.4 to 1 V, V
Dsat is about 0.3V. Therefore, the circuit of FIG. 2 is more VGS8 (VGS9) -VDsat6 (VDs than the circuit of FIG.
It can be said that at10), that is, about 0.4 to 1 V, the minimum operating voltage is low.
【００３３】次に、図２の回路の最低動作電圧を求めて
みる。簡単のために、全てのトランジスタのＶGSを１
Ｖ，ＶDsatを０．５Ｖとする。定電流電源回路も当然、
トランジスタ回路で構成されるので、電流源の端子間電
圧の最小値はＶDsat，即ち０．５Ｖとなり、従って入力
端子６１，６３に印加できる最小値はトランジスタ７
（１１）のゲート・ソース間電圧と電流源５１（５２）
の最低動作電圧ＶDsatの和で１．５Ｖとなる。Next, the minimum operating voltage of the circuit of FIG. 2 will be calculated. For simplicity, set VGS of all transistors to 1
V and VDsat are set to 0.5V. Of course, the constant current power supply circuit
Since it is composed of a transistor circuit, the minimum value of the voltage between the terminals of the current source is VDsat, that is, 0.5 V, and therefore the minimum value that can be applied to the input terminals 61 and 63 is the transistor 7.
Gate-source voltage and current source 51 (52) of (11)
The minimum operating voltage VDsat is 1.5 V.
【００３４】従って、今、許容入力範囲が１ＶP-P とす
ると、入力端子６１，６３の入力電位の最大値は２．５
Ｖとなる。この時のトランジスタ７（１１）のドレイン
・ソース間電圧をＶDsatとすると、トランジスタ７（１
１）のドレイン電位は２Ｖ、トランジスタ６（１０）の
ドレイン・ソース間電圧もＶDsatとすれば、結局電源電
圧の最低電圧は２．５Ｖとなる。一方、図１の回路で
は、同様の議論から３．０Ｖとなる。Therefore, assuming that the allowable input range is 1VP-P, the maximum value of the input potential of the input terminals 61 and 63 is 2.5.
It becomes V. When the drain-source voltage of the transistor 7 (11) at this time is VDsat, the transistor 7 (1
If the drain potential of 1) is 2V and the drain-source voltage of the transistor 6 (10) is VDsat, the minimum power supply voltage is 2.5V. On the other hand, in the circuit of FIG. 1, it becomes 3.0V from the same discussion.
【００３５】図３は本発明の別の実施例の回路図であ
り、差動増幅回路として図１のフォールデッド型のカス
コード増幅回路の代わりに、一般の２段構成の差動増幅
回路を用いたものである。図３において、図１と同等部
分は同一符号により示す。FIG. 3 is a circuit diagram of another embodiment of the present invention. Instead of the folded type cascode amplifier circuit of FIG. 1 as a differential amplifier circuit, a general two-stage differential amplifier circuit is used. It was what I had. 3, the same parts as those in FIG. 1 are designated by the same reference numerals.
【００３６】即ち、差動対トランジスタ２０，２１のド
レイン負荷となるＰチャンネルトランジスタ２６，２７
のゲートへ同相帰還出力ＶC を印加するようにしてい
る。この同相帰還出力ＶC を印加すべきトランジスタ素
子が図１の例のＮチャンネルの代わりにＰチャンネルと
なるものであるから、バイアス回路及び、同相検出回路
の各トランジスタ素子も全て図１とは逆導型とする必要
があり、よって図１の各符号に対して添字ａを付して示
している。That is, the P-channel transistors 26 and 27 which become the drain loads of the differential pair transistors 20 and 21.
The common mode feedback output VC is applied to the gate of the. Since the transistor element to which this in-phase feedback output VC is applied becomes a P-channel instead of the N-channel in the example of FIG. 1, all the transistor elements of the bias circuit and the in-phase detection circuit are also opposite to those in FIG. It is necessary to use a mold, and therefore, each reference numeral in FIG.
【００３７】尚、図２の回路にも図３の一般の差動増幅
回路を適用することができることは明らかである。It is obvious that the general differential amplifier circuit of FIG. 3 can be applied to the circuit of FIG.
【００３８】[0038]
【発明の効果】以上述べた如く、本発明によれば、差動
増幅回路の差動出力において直接に同相信号を検出して
おり、またこの検出回路が差動増幅回路の出力回路（フ
ォールデッド・カスコード部分）とによる帰還ループに
含まれるために、素子のバラツキの影響がループ利得に
より圧縮されることになり、基準同相入力信号と出力同
相信号とのずれがなくなるという効果がある。As described above, according to the present invention, the in-phase signal is directly detected in the differential output of the differential amplifier circuit, and the detection circuit detects the output circuit of the differential amplifier circuit. Since it is included in the feedback loop due to the dead cascode portion), the effect of element variation is compressed by the loop gain, and there is an effect that there is no deviation between the reference in-phase input signal and the output in-phase signal.
【００３９】また、同相帰還回路と差動増幅回路とで構
成される帰還ループの位相シフトは、略１段増幅回路と
等価であるので、位相補償は簡単になるものである。Further, since the phase shift of the feedback loop constituted by the in-phase feedback circuit and the differential amplifier circuit is equivalent to that of the one-stage amplifier circuit, the phase compensation becomes easy.
【図１】本発明の一実施例の回路図である。FIG. 1 is a circuit diagram of an embodiment of the present invention.
【図２】本発明の他の実施例の回路図である。FIG. 2 is a circuit diagram of another embodiment of the present invention.
【図３】本発明の別の実施例の回路図である。FIG. 3 is a circuit diagram of another embodiment of the present invention.
【図４】従来の同相帰還を有する差動増幅回路の例を示
す図である。FIG. 4 is a diagram showing an example of a conventional differential amplifier circuit having in-phase feedback.
１，７，１１ ソースフォロワトランジスタ ２，３ カレントミラートランジスタ ４〜６，１０，２３，２４ ソース接地トランジスタ ２０，２１ 差動対トランジスタ ２２，２５ ゲート接地トランジスタ ４０，４１ 抵抗 ５０〜５２，５５〜５７ 定電流源 1,7,11 Source follower transistor 2,3 Current mirror transistor 4-6,10,23,24 Source grounded transistor 20,21 Differential pair transistor 22,25 Gate grounded transistor 40,41 Resistance 50-52,55-57 Constant current source
Claims (4)
タ（２０，２１）と、この差動トランジスタの負荷とし
て動作する一対のソース接地型負荷トランジスタ（２
３，２４）と、基準同相入力信号がゲートに供給された
ソースフォロワトランジスタ（１）と、このソースフォ
ロワ出力がゲート入力とされ一定電流で駆動されるソー
ス接地型トランジスタ（５）と、前記一対のソース接地
型負荷トランジスタから導出される差動出力をゲート入
力とする一対のソースフォロワトランジスタ（７，１
１）と、この一対のソースフォロワトランジスタへ前記
ソースフォロワトランジスタ（１）の駆動電流と等しい
駆動電流を供給する手段とを含み、前記一対のソースフ
ォロワトランジスタのソースフォロワ出力から得られる
同相信号を前記一対のソース接地型負荷トランジスタの
ゲート制御入力とし、前記ソースフォロワトランジスタ
（５）と前記一対のソース接地型負荷トランジスタとの
面積比を所定値に設定したことを特徴とする差動増幅回
路。1. A pair of differential transistors (20, 21) forming a differential pair, and a pair of source-grounded load transistors (2) operating as loads of the differential transistors.
3, 24), a source follower transistor (1) whose gate is supplied with a reference in-phase input signal, and a source-grounded transistor (5) whose gate input is the source follower output and which is driven by a constant current. Pair of source follower transistors (7, 1) whose gate input is the differential output derived from the source-grounded load transistor of
1) and means for supplying a drive current equal to the drive current of the source follower transistor (1) to the pair of source follower transistors, and an in-phase signal obtained from the source follower outputs of the pair of source follower transistors. A differential amplifier circuit characterized in that it is used as a gate control input of the pair of source-grounded load transistors, and an area ratio of the source follower transistor (5) and the pair of source-grounded load transistors is set to a predetermined value.
ンジスタ（５）に供給される前記一定電流と前記一対の
ソース接地型負荷トランジスタに供給されるドレイン電
流との比に等しいことを特徴とする請求項１記載の差動
増幅回路。2. The area ratio is equal to a ratio of the constant current supplied to the source follower transistor (5) and the drain current supplied to the pair of source-grounded load transistors. Item 1. The differential amplifier circuit according to item 1.
ンジスタとの間にはゲート接地型トランジスタが挿入さ
れて、カスコード増幅回路構成とされていることを特徴
とする請求項１または２記載の差動増幅回路。3. The differential according to claim 1 or 2, wherein a grounded-gate type transistor is inserted between the differential pair transistor and the load transistor to form a cascode amplifier circuit configuration. Amplifier circuit.
の各ドレイン電位をレベルシフトするレベルシフト手段
を更に含むことを特徴とする請求項１〜３いずれか記載
の差動増幅回路。4. The differential amplifier circuit according to claim 1, further comprising level shift means for level shifting each drain potential of the pair of source follower transistors.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7032745A JP2812233B2 (en) | 1995-02-22 | 1995-02-22 | Differential amplifier circuit |
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| JP7032745A JP2812233B2 (en) | 1995-02-22 | 1995-02-22 | Differential amplifier circuit |
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| JPH08228115A true JPH08228115A (en) | 1996-09-03 |
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ID=12367388
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| Application Number | Title | Priority Date | Filing Date |
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| JP (1) | JP2812233B2 (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008141356A (en) * | 2006-11-30 | 2008-06-19 | Sanyo Electric Co Ltd | Differential amplifier circuit |
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Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| CN100477498C (en) * | 2005-07-29 | 2009-04-08 | 美国博通公司 | Current-controlled cmos wideband amplifier/equalizer circuit |
-
1995
- 1995-02-22 JP JP7032745A patent/JP2812233B2/en not_active Expired - Fee Related
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| JP2812233B2 (en) | 1998-10-22 |
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