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JPH0828431B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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Publication number
JPH0828431B2
JPH0828431B2 JP61093152A JP9315286A JPH0828431B2 JP H0828431 B2 JPH0828431 B2 JP H0828431B2 JP 61093152 A JP61093152 A JP 61093152A JP 9315286 A JP9315286 A JP 9315286A JP H0828431 B2 JPH0828431 B2 JP H0828431B2
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JP
Japan
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region
channel
channel region
regions
type
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JP61093152A
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JPS62248251A (ja
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弘之 小畑
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NEC Corp
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NEC Corp
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5692—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency read-only digital stores using storage elements with more than two stable states
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B20/00—Read-only memory [ROM] devices

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  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に、記憶内容の読
出手段の回路構成の簡素化、動作の安定性、高速性等を
図った半導体記憶装置に関する。
〔従来の技術〕
従来の半導体記憶装置として、例えば、第３図（ａ）
〜第３図（ｄ）に示すものがある。この半導体記憶装置
は、例えば、Ｐ型半導体基板（図示せず）の主要面近傍
にｎ型領域３、４を形成し、その表面にゲート酸化膜
（図示せず）を介してゲート電極６を設け、ｎ型領域
３、４の間に４種類の幅のチャンネル領域W0、W1、W2、
W3を記憶内容に応じて設けてROMセルを構成している。
以上の構成において、各ROMセルに電流を流すと、そ
の電流値はチャンネル領域W0、W1、W2、W3の幅に応じた
値となる。この電流値をセンスアンプにより検出するこ
とによって記憶内容を読み出すことができる。
第３図（ａ）〜第３図（ｄ）は、チャンネル領域の幅
Ｗと２ビット記憶内容との関係を示す。
（ａ） Ｗ＝W0＝０……00 （ｂ） Ｗ＝W1 ……01 （ｃ） Ｗ＝W2 ……10 （ｄ） Ｗ＝W3 ……11 このように、一個のMOS・FETを形成する面積で２ビット
の情報を記憶することができるため、集積度を大にする
ことができる。
〔発明が解決しようとする問題点〕
しかし、従来の半導体記憶装置によれば、チャンネル
領域の幅に応じた電流値を適格に検出しなければならな
いため、検出精度の高いセンスアンプが必要になり、そ
のため、その回路構成が複雑になるとともに、動作の安
定性、高速性等が損なわれるという不都合がある。
〔問題点を解決するための手段〕
本発明は上記に鑑みてなされたものであり、記憶内容
の読み出し用センスアンプの回路構成の簡素化、動作の
安定性、高速性等を図るため、一導電型の半導体基板の
主表面の近傍に所定の間隔を置いて逆導電型の第１およ
び第２の領域を形成し、前記第１および第２の領域間の
チャンネル領域上にゲート酸化膜を介してゲート電極を
設けた半導体装置において、 前記第１および第２の領域が前記チャンネル領域と間
隔をおいて位置する第１の記憶内容と、 前記第１の領域が前記チャンネル領域と間隔を置いて
位置し、前記第２の領域が前記チャンネル領域と接触あ
るいは重なり合って位置する第２の記憶内容と、 前記第１の領域が前記チャンネル領域と接触あるいは
重なり合って位置し、前記第２の領域が前記チャンネル
領域と間隔を置いて位置する前記第３の記憶内容と、 前記第１および第２の領域が前記チャンネル領域と接
触あるいは重なり合って位置する前記第４の記憶内容を
有することを特徴とする半導体記憶装置を提供するもの
である。
以下、本発明の半導体記憶装置を詳細に説明する。
〔実施例〕
第１図（ａ）、（ｂ）は本発明の一実施例を示し、Ｐ
型半導体基板１の一主表面近傍に設けられるチャンネル
領域２と、チャンネル領域２をはさんで前記一主表面近
傍に設けられたｎ型領域３、４と、チャンネル領域２の
表面にゲート酸化膜５を介して設けられたゲート電極６
より構成されており、ｎ型領域３とチャンネル領域２が
接しており、ｎ型領域４とチャンネル領域２は後述する
所定の距離だけ離れて位置している。
前述した所定の距離は、ｎ型領域３をアースするとと
ともに、ｎ型領域４とゲート電極６の間に正電圧を印加
したとき、ｎ型領域４から空乏層が伸び、かつ、チャン
ネル領域２にチャンネルが形成されて前述した空乏層が
チャンネルに到来する距離であり、その結果、ｎ型領域
４からチャンネルを介してｎ型領域３に電流が流れる距
離である。
従って、第１図（ａ）、（ｂ）の構成によると、ｎ型
領域３をアースしてｎ型領域４とゲート電極６の間に正
の電圧を印加するとｎ型領域４からｎ型領域３へ電流が
流れる。一方、ｎ型領域４をアースしてｎ型領域３とゲ
ート電極６の間に正の電圧を印加してもチャンネルは形
成されるが、空乏層がｎ型領域４からチャンネルに到来
しないためｎ型領域３、４の間には電流が流れない。
第２図（ａ）〜（ｄ）はｎ型領域３、４、チャンネル
領域２、および前述した所定の距離の間隔に基づく４つ
のパターンを示し、（ａ）はチャンネル領域２とｎ型領
域３、４の間にそれぞれ前述した間隔を設けたものであ
り、（ｂ）はｎ型領域３とチャンネル領域２の間に、
（ｃ）はｎ型領域４とチャンネル領域２の間（これは、
第１図（ａ）、（ｂ）で示したパターン）に前述の間隔
を設けたものであり、（ｄ）はチャンネル領域２の何れ
の側にも前述した間隔を有しないものである。
以上の構成において、そのパターンの検出操作の説明
する。
（ａ） ｎ型領域３をアースし、ｎ型領域４とゲート電
極６との間に正の電圧を印加（以下、第１の検出モード
という）しても、ｎ型領域４をアースし、ｎ型領域３と
ゲート電極６の間に正の電圧を印加（以下、第２の検出
モードという）しても、ゲート電極３、４の間に電流は
流れない。
このパターンを、例えば、２ビットの00とする。
（ｂ） 第１の検出モードでは、電流は流れないが、第
２の検出モードでは電流が流れる。このパターンを、例
えば、２ビットの01とする。
（ｃ） 第１の検出モードでは電流は流れるが、第２の
検出モードでは電流は流れない。このパターンを、例え
ば、２ビットの10とする。
（ｄ） 第１および第２の何れの検出モードにおいて
も、電流が流れる。このパターンを、例えば、11とす
る。
以上のように、１個のMOS・FETによって２ビットの情
報を記憶させることができ、ｎ型領域の３、４の一方を
アースして他方とゲート電極の間に電圧を印加して電流
の有無を検出するだけで記憶内容を読み出すことができ
るので、センスアンプの精度を高くする必要はなく、動
作の安定性、高速性を損なうことはない。
〔発明の効果〕
以上説明した通り、本発明の半導体記憶装置によれ
ば、半導体基板の主表面近傍に設けられた逆導電型の一
対の領域とその間に位置するチャンネル領域との相対位
置関係に基づいて記憶内容を設定するようにしたため、
記憶内容の読み出し用センスアンプの回路構成の簡素
化、動作の安定性、高速性等を図ることができる。
【図面の簡単な説明】
第１図（ａ）、（ｂ）は本発明の一実施例を示し、
（ａ）は平面図、（ｂ）は断面図。第２図（ａ）〜
（ｄ）は本発明の一実施例における４つのパターンを示
す平面図。第３図は従来の半導体記憶装置の４つのパタ
ーンを示す平面図。 符号の説明 １……Ｐ型半導体基板 ２……チャンネル領域 ３、４……ｎ型領域、５……ゲート絶縁膜 ６……ゲート電極

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】一導電型の半導体基板の主表面の近傍に所
    定の間隔を置いて逆導電型の第１および第２の領域を形
    成し、前記第１および第２の領域間のチャンネル領域上
    にゲート酸化膜を介してゲート電極を設けた半導体装置
    において、 前記第１および第２の領域が前記チャンネル領域と間隔
    をおいて位置する第１の記憶内容と、 前記第１の領域が前記チャンネル領域と間隔を置いて位
    置し、前記第２の領域が前記チャンネル領域と接触ある
    いは重なり合って位置する第２の記憶内容と、 前記第１の領域が前記チャンネル領域と接触あるいは重
    なり合って位置し、前記第２の領域が前記チャンネル領
    域と間隔を置いて位置する前記第３の記憶内容と、 前記第１および第２の領域が前記チャンネル領域と接触
    あるいは重なり合って位置する前記第４の記憶内容を有
    することを特徴とする半導体記憶装置。
JP61093152A 1986-04-22 1986-04-22 半導体記憶装置 Expired - Lifetime JPH0828431B2 (ja)

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JPS62248251A JPS62248251A (ja) 1987-10-29
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