JPH08330450A - Semiconductor storage device and its manufacture - Google Patents
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Abstract
Description
【０００１】[0001]
【産業上の利用分野】本発明は、フローティングゲート
型ＥＥＰＲＯＭ（Electrically Erasable and Programm
able Read Only Memory ）からなる半導体記憶装置及び
その製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a floating gate type EEPROM (Electrically Erasable and Programmable EEPROM).
and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、電源供給が無くても書き込まれた
情報が保持できる不揮発性メモリの一種であるフローテ
ィングゲート型ＥＥＰＲＯＭからなる半導体記憶装置
が、各種コンピュータの内部又は外部の記憶装置に利用
されるようになってきた。2. Description of the Related Art In recent years, a semiconductor memory device composed of a floating gate type EEPROM, which is a kind of non-volatile memory capable of retaining written information without power supply, has been used as a memory device inside or outside various computers. It started to come.
【０００３】従来のフローティングゲート型ＥＥＰＲＯ
Ｍからなる半導体記憶装置及びその製造方法について説
明する。Conventional floating gate type EEPRO
A semiconductor memory device made of M and a method of manufacturing the same will be described.
【０００４】図１３は、従来のフローティングゲート型
ＥＥＰＲＯＭからなる半導体記憶装置の製造方法の各工
程における断面図である。FIG. 13 is a sectional view in each step of a method of manufacturing a semiconductor memory device including a conventional floating gate type EEPROM.
【０００５】まず、図１３（ａ）に示すように、ｐ型シ
リコン基板５１の上部にＡｓイオンをフォトレジストを
用いて選択的に注入してアニールを行うことにより、ソ
ース領域又はドレイン領域となる第１のｎ型拡散層５２
及び第２のｎ型拡散層５３を形成する。First, as shown in FIG. 13A, As ions are selectively implanted into the upper portion of the p-type silicon substrate 51 using a photoresist and annealed to form a source region or a drain region. First n-type diffusion layer 52
And the second n-type diffusion layer 53 is formed.
【０００６】次に、図１３（ｂ）に示すように、ｐ型シ
リコン基板５１表面を酸化して酸化シリコン膜５４を形
成した後、酸化シリコン膜５４の上に減圧気相成長法に
より第１のポリシリコン膜５５を堆積する。さらに、第
１のポリシリコン膜５５表面を酸化してポリシリコン酸
化膜５６を形成した後、ポリシリコン酸化膜５６の上に
第２のポリシリコン膜５７を堆積する。Next, as shown in FIG. 13B, after the surface of the p-type silicon substrate 51 is oxidized to form a silicon oxide film 54, a first low pressure vapor phase epitaxy method is performed on the silicon oxide film 54. A polysilicon film 55 of is deposited. Further, after the surface of the first polysilicon film 55 is oxidized to form a polysilicon oxide film 56, a second polysilicon film 57 is deposited on the polysilicon oxide film 56.
【０００７】最後に、図１３（ｃ）に示すように、酸化
シリコン膜５４、第１のポリシリコン膜５５、ポリシリ
コン酸化膜５６及び第２のポリシリコン膜５７をフォト
レジストを用いて選択的にエッチングすることにより、
フローティングゲート５５Ａ及びコントロールゲート５
７Ａを備えたフローティングゲート型ＥＥＰＲＯＭを形
成する。この後、コントロールゲート５７Ａ、第１のｎ
型拡散層５２、第２のｎ型拡散層５３及びｐ型シリコン
基板５１には、外部から電圧を印加できるようにそれぞ
れ配線を行う。Finally, as shown in FIG. 13C, the silicon oxide film 54, the first polysilicon film 55, the polysilicon oxide film 56 and the second polysilicon film 57 are selectively formed by using a photoresist. By etching
Floating gate 55A and control gate 5
A floating gate type EEPROM with 7A is formed. After this, the control gate 57A, the first n
Wirings are provided to the type diffusion layer 52, the second n-type diffusion layer 53, and the p-type silicon substrate 51 so that a voltage can be applied from the outside.
【０００８】図１３（ｃ）に示したフローティングゲー
ト型ＥＥＰＲＯＭからなる半導体記憶装置の動作につい
て説明する。The operation of the semiconductor memory device including the floating gate type EEPROM shown in FIG. 13C will be described.
【０００９】情報の書き込みを行うときは、コントロー
ルゲート５７Ａに１２Ｖを印加すると共にｐ型シリコン
基板５１及びソース領域となる第１のｎ型拡散層５２を
接地する。次に、ドレイン領域となる第２のｎ型拡散層
５３に５Ｖ、１０μｓの電圧パルスを印加する。このと
き、第２のｎ型拡散層５３とｐ型シリコン基板５１との
境界付近でホットエレクトロンが発生し、その一部は酸
化シリコン膜５４を通ってフローティングゲート５５Ａ
に注入される。電圧パルス印加終了後も、注入された電
子はフローティングゲート５５Ａ中に蓄積されたままと
なる。When writing information, 12V is applied to the control gate 57A and the p-type silicon substrate 51 and the first n-type diffusion layer 52 serving as the source region are grounded. Next, a voltage pulse of 5 V and 10 μs is applied to the second n-type diffusion layer 53 which will be the drain region. At this time, hot electrons are generated near the boundary between the second n-type diffusion layer 53 and the p-type silicon substrate 51, and a part of the hot electrons passes through the silicon oxide film 54 and the floating gate 55A.
Is injected into. Even after the application of the voltage pulse, the injected electrons remain accumulated in the floating gate 55A.
【００１０】情報の消去を行うときは、コントロールゲ
ート５７Ａを接地し、第１のｎ型拡散層５２に１２Ｖ、
１０ｍｓの電圧パルスを印加する。このとき、コントロ
ールゲート５７Ａと第１のｎ型拡散層５２との間に生じ
た電界により、フローティングゲート５５Ａ中に蓄積さ
れている電子は酸化シリコン膜５４をトンネル現象によ
り通過し、第１のｎ型拡散層５２に流出する。When erasing information, the control gate 57A is grounded and the first n-type diffusion layer 52 is supplied with 12V,
A voltage pulse of 10 ms is applied. At this time, due to the electric field generated between the control gate 57A and the first n-type diffusion layer 52, the electrons accumulated in the floating gate 55A pass through the silicon oxide film 54 by a tunnel phenomenon, and the first n It flows into the mold diffusion layer 52.
【００１１】情報の読み出しを行うときは、コントロー
ルゲート５７Ａに５Ｖ、第２のｎ型拡散層５３に１．５
Ｖの電圧を印加すると共に、ｐ型シリコン基板５１及び
第１のｎ型拡散層５２を接地する。このとき、第２のｎ
型拡散層５３と第１のｎ型拡散層５２との間に流れる電
流を読み取る。情報が書き込まれているフローティング
ゲート型ＥＥＰＲＯＭでは、フローティングゲート５５
Ａに蓄積された電子によってＭＯＳ型トランジスタとし
てのしきい値電圧が上昇するため、第２のｎ型拡散層５
３と第１のｎ型拡散層５２との間に流れる電流は数ｐＡ
以下となる。一方、情報が消去されているフローティン
グゲート型ＥＥＰＲＯＭではＭＯＳ型トランジスタとし
てのしきい値電圧が低下するため、数μＡ〜数十μＡの
電流が流れる。したがって、第２のｎ型拡散層５３と第
１のｎ型拡散層５２との間に流れる電流を読み取ること
により、フローティングゲート型ＥＥＰＲＯＭに情報が
書き込まれているか否かを判別することができる。When reading information, 5V is applied to the control gate 57A and 1.5V is applied to the second n-type diffusion layer 53.
A voltage of V is applied and the p-type silicon substrate 51 and the first n-type diffusion layer 52 are grounded. At this time, the second n
The current flowing between the type diffusion layer 53 and the first n-type diffusion layer 52 is read. In the floating gate type EEPROM in which information is written, the floating gate 55
Since the threshold voltage of the MOS transistor rises due to the electrons accumulated in A, the second n-type diffusion layer 5
3 and the first n-type diffusion layer 52 have a current of several pA.
It becomes the following. On the other hand, in the floating gate type EEPROM in which information is erased, the threshold voltage of the MOS type transistor is lowered, so that a current of several μA to several tens μA flows. Therefore, by reading the current flowing between the second n-type diffusion layer 53 and the first n-type diffusion layer 52, it is possible to determine whether or not information is written in the floating gate type EEPROM.
【００１２】[0012]
【発明が解決しようとする課題】しかしながら、従来の
フローティングゲート型ＥＥＰＲＯＭからなる半導体記
憶装置には以下のような問題がある。However, the conventional semiconductor memory device composed of the floating gate type EEPROM has the following problems.
【００１３】書き込み動作時にコントロールゲート５７
Ａに印加される電圧をＶcg、電圧Ｖcgが印加されたとき
のフローティングゲート５５Ａの電位をＶfgとする。フ
ローティングゲート５５Ａとコントロールゲート５７Ａ
との間の容量をＣ1 、フローティングゲート５５Ａとｐ
型シリコン基板５１との間の容量をＣ2 、フローティン
グゲート５５Ａと第１のｎ型拡散層５２との間の容量を
Ｃ3 、フローティングゲート５５Ａと第２のｎ型拡散層
５３との間の容量をＣ4 とすると、 Ｖfg＝Ｖcg×（Ｃ1 ／Ｃ5 ） …（１） となる。ただし、Ｃ5 ＝Ｃ1 ＋Ｃ2 ＋Ｃ3 ＋Ｃ4 であ
る。At the time of writing operation, the control gate 57
The voltage applied to A is Vcg, and the potential of the floating gate 55A when the voltage Vcg is applied is Vfg. Floating gate 55A and control gate 57A
C1 between the floating gate 55A and the floating gate
The capacitance between the floating gate 55A and the first n-type diffusion layer 52 is C3, and the capacitance between the floating gate 55A and the second n-type diffusion layer 53 is C3. If C4, then Vfg = Vcg × (C1 / C5) (1) However, C5 = C1 + C2 + C3 + C4.
【００１４】書き込み動作時に発生するホットエレクト
ロンは電位Ｖfgに引き寄せられてフローティングゲート
５５Ａに注入されるため、電位Ｖfgが高ければ高いほど
注入効率は高くなり、情報の書き込みに要する時間が短
くなる。反対に、電位Ｖfgが低いと書き込み効率が低下
することになる。Since hot electrons generated during the write operation are attracted to the potential Vfg and injected into the floating gate 55A, the higher the potential Vfg, the higher the injection efficiency and the shorter the time required to write information. On the contrary, if the potential Vfg is low, the writing efficiency is lowered.
【００１５】フローティングゲート型ＥＥＰＲＯＭを微
細化していく場合、容量Ｃ1 及びＣ2 はコントロールゲ
ート５７Ａ及びフローティングゲート５５Ａ電極面積の
減少に伴ってそれぞれ減少するが、容量Ｃ3 及びＣ4 は
ほとんど減少しない。このため、式（１）において（Ｃ
1 ／Ｃ5 ）が小さくなるので、コントロールゲート５７
Ａに同じ電圧Ｖcgを印加してもフローティングゲート５
５Ａの電位Ｖfgが低くなる。したがって、フローティン
グゲート型ＥＥＰＲＯＭの書き込み効率の低下が起こ
る。When the floating gate type EEPROM is miniaturized, the capacitances C1 and C2 decrease as the electrode areas of the control gate 57A and the floating gate 55A decrease, but the capacitances C3 and C4 hardly decrease. Therefore, in equation (1), (C
Since 1 / C5) becomes smaller, the control gate 57
Even if the same voltage Vcg is applied to A, the floating gate 5
The potential Vfg of 5 A becomes low. Therefore, the writing efficiency of the floating gate type EEPROM is lowered.
【００１６】従来は、コントロールゲート５７Ａとフロ
ーティングゲート５５Ａとの間の酸化シリコン膜５４の
膜厚を薄くして静電容量の減少を防ぐことにより、前記
の問題を回避してきた。しかしこの場合、書き込み効率
の低下を防ぐことはできるがコントロールゲートとフロ
ーティングゲートとの間の絶縁性を確保することが困難
になり、フローティングゲート型ＥＥＰＲＯＭの信頼性
が低下する。Conventionally, the above problem has been avoided by reducing the film thickness of the silicon oxide film 54 between the control gate 57A and the floating gate 55A to prevent the capacitance from decreasing. However, in this case, although it is possible to prevent the write efficiency from being lowered, it becomes difficult to secure the insulation between the control gate and the floating gate, and the reliability of the floating gate type EEPROM is lowered.
【００１７】また、従来のフローティングゲート型ＥＥ
ＰＲＯＭでは、書き込み動作時にホットエレクトロンが
フローティングゲート５５Ａに注入されるのと、消去動
作時にフローティングゲート５５Ａから電子が流出する
のとは、共に酸化シリコン膜５４を通して行われてい
た。このため、情報の書き込み及び消去が頻繁に繰り返
されると酸化シリコン膜５４の絶縁性が劣化し、このた
めフローティングゲート型ＥＥＰＲＯＭの信頼性が低下
するという問題があった。The conventional floating gate type EE
In the PROM, hot electrons are injected into the floating gate 55A during the write operation, and electrons flow out from the floating gate 55A during the erase operation through the silicon oxide film 54. Therefore, if writing and erasing of information are frequently repeated, the insulating property of the silicon oxide film 54 deteriorates, which causes a problem that the reliability of the floating gate type EEPROM decreases.
【００１８】さらに、過剰消去による情報の読み出し誤
り発生という問題もあった。Further, there is a problem that an information read error occurs due to excessive erasure.
【００１９】情報を消去する場合、フローティングゲー
ト５５Ａは電気的に中性になることが好ましい。しかし
実際には、電気的に中性になった後もさらに消去が行わ
れてしまい、フローティングゲート５５Ａに正の電荷が
蓄積することがある。これを過剰消去という。このと
き、フローティングゲート型ＥＥＰＲＯＭはＭＯＳトラ
ンジスタとしてディプレッション型の特性を示し、コン
トロールゲート５７Ａが接地されてもソース−ドレイン
間に電流が流れてしまう。When erasing information, the floating gate 55A is preferably electrically neutral. However, in reality, further erasing may be performed even after becoming electrically neutral, and positive charges may be accumulated in the floating gate 55A. This is called excessive erasure. At this time, the floating gate type EEPROM exhibits a depletion type characteristic as a MOS transistor, and a current flows between the source and drain even if the control gate 57A is grounded.
【００２０】フローティングゲート型ＥＥＰＲＯＭがソ
ース及びドレインを共有する複数のセルを有している場
合、１つのセルの情報の読み出しを行うために、読み出
し対象のセルのコントロールゲートにのみ読み出し電圧
を印加して他のセルのコントロールゲートを接地したと
き、複数のセルの中に過剰消去されたセルが含まれてい
る場合、過剰消去されたセルのソース−ドレイン間には
電流が流れてしまうことになる。したがって、読み出し
対象のセルに対して正確な情報の読み出しができなくな
る。When the floating gate EEPROM has a plurality of cells sharing a source and a drain, in order to read information from one cell, a read voltage is applied only to the control gate of the cell to be read. When the control gates of other cells are grounded, if multiple erased cells are included in multiple cells, a current will flow between the source and drain of the overerased cells. . Therefore, accurate information cannot be read from the read target cell.
【００２１】前記の問題に鑑み、本発明は、微細化して
も書き込み効率が低下せず且つ信頼性が確保され、情報
の読み出し精度の高いフローティングゲート型ＥＥＰＲ
ＯＭからなる半導体記憶装置及びその製造方法を提供す
ることを目的とする。In view of the above-mentioned problems, the present invention has a floating gate type EEPR in which the writing efficiency is not lowered even if the device is miniaturized, the reliability is secured, and the information reading precision is high.
An object is to provide a semiconductor memory device made of OM and a manufacturing method thereof.
【００２２】[0022]
【課題を解決するための手段】前記の目的を達成するた
め、本発明は、中空部を有するフローティングゲートと
中空部内にも形成されているコントロールゲートとを備
えることにより、フローティングゲートとコントロール
ゲートとの間の静電容量を大きくしてフローティングゲ
ート電位を高めるものである。To achieve the above object, the present invention comprises a floating gate having a hollow portion and a control gate also formed in the hollow portion, thereby providing a floating gate and a control gate. The capacitance between them is increased to increase the floating gate potential.
【００２３】また、本発明は、情報の消去のための消去
ゲートをさらに備えるものである。The present invention further comprises an erase gate for erasing information.
【００２４】さらに、本発明は、コントロールゲートを
ソース−ドレイン間の領域に絶縁膜を介して接するよう
に形成し、ＭＯＳトランジスタ構造を構成するものであ
る。Furthermore, the present invention forms a MOS transistor structure by forming a control gate in contact with a region between a source and a drain via an insulating film.
【００２５】具体的に、請求項１の発明が講じた解決手
段は、一導電型の半導体基板と、前記半導体基板上に形
成された第１の絶縁膜と、前記第１の絶縁膜の上の所定
領域に形成されたフローティングゲートと、前記半導体
基板表面部における前記フローティングゲートの一方の
側端の下方に形成された前記半導体基板と反対の導電型
の第１の拡散層と、前記半導体基板表面部における前記
フローティングゲートの他方の側端の下方に形成された
前記半導体基板と反対の導電型の第２の拡散層と、前記
フローティングゲート表面に形成された第２の絶縁膜
と、前記第２の絶縁膜表面に形成されたコントロールゲ
ートとを備えた半導体記憶装置を前提とし、前記フロー
ティングゲートは中空部を有しており、前記第２の絶縁
膜は、前記フローティングゲートの中空部の壁面にも形
成されており、前記コントロールゲートは、前記フロー
ティングゲートの中空部の壁面に形成された前記第２の
絶縁膜表面にも形成されている構成とするものである。Specifically, the means for solving the problems according to the first aspect of the invention is to provide a semiconductor substrate of one conductivity type, a first insulating film formed on the semiconductor substrate, and a first insulating film on the first insulating film. A floating gate formed in a predetermined region of the semiconductor substrate, a first diffusion layer of a conductivity type opposite to the semiconductor substrate formed below one side end of the floating gate in the surface portion of the semiconductor substrate, and the semiconductor substrate A second diffusion layer of a conductivity type opposite to the semiconductor substrate formed below the other side end of the floating gate in the surface portion; a second insulating film formed on the floating gate surface; And a control gate formed on the surface of the second insulating film, the floating gate has a hollow portion, and the second insulating film is the floating gate. In the wall of the hollow portion of Ngugeto is formed, the control gate, it is an arrangement that is also formed on the floating gate hollow section wall surface formed the second surface of the insulating film of the.
【００２６】請求項２の発明は、請求項１の発明の構成
に、前記フローティングゲートと第３の絶縁膜を介して
接すると共に前記コントロールゲートと第４の絶縁膜を
介して接する消去ゲートをさらに備えている構成を付加
するものである。According to a second aspect of the present invention, in addition to the structure of the first aspect, an erase gate which is in contact with the floating gate through the third insulating film and which is in contact with the control gate through the fourth insulating film is further provided. The configuration provided is added.
【００２７】請求項３の発明が講じた解決手段は、半導
体記憶装置を対象とし、一導電型の半導体基板と、前記
半導体基板上に形成された第１の絶縁膜と、前記第１の
絶縁膜上の所定領域に形成されたフローティングゲート
と、前記半導体基板表面部における前記フローティング
ゲートの一方の側端よりも外方の位置の下方に形成され
た前記半導体基板と反対の導電型の第１の拡散層と、前
記半導体基板表面部における前記フローティングゲート
の他方の側端の下方に形成された前記半導体基板と反対
の導電型の第２の拡散層と、前記フローティングゲート
表面に形成された第２の絶縁膜と、前記第２の絶縁膜表
面に形成されると共に、前記第１の絶縁膜表面における
前記第１の拡散層上方と前記フローティングゲートの他
方の側端との間の領域にも形成されたコントロールゲー
トとを備えている構成とするものである。According to a third aspect of the present invention, a means for solving the problems is directed to a semiconductor memory device, and a semiconductor substrate of one conductivity type, a first insulating film formed on the semiconductor substrate, and the first insulating film. A floating gate formed in a predetermined region on the film, and a first conductive type opposite to the semiconductor substrate formed below a position on the surface portion of the semiconductor substrate outside one side end of the floating gate. Diffusion layer, a second diffusion layer of a conductivity type opposite to the semiconductor substrate formed below the other side end of the floating gate in the semiconductor substrate surface portion, and a second diffusion layer formed on the floating gate surface. A second insulating film and between the upper surface of the second insulating film and the upper side of the first diffusion layer on the surface of the first insulating film and the other side end of the floating gate. It is an arrangement and a control gate which is also formed in the band.
【００２８】請求項４の発明は、請求項３の発明の構成
に、前記フローティングゲートは中空部を有しており、
前記第２の絶縁膜は前記フローティングゲートの中空部
の壁面にも形成されており、前記コントロールゲート
は、前記フローティングゲートの中空部の壁面に形成さ
れた前記第２の絶縁膜表面にも形成されている構成を付
加するものである。According to a fourth aspect of the present invention, in the structure of the third aspect, the floating gate has a hollow portion,
The second insulating film is also formed on the wall surface of the hollow portion of the floating gate, and the control gate is also formed on the surface of the second insulating film formed on the wall surface of the hollow portion of the floating gate. The configuration is added.
【００２９】請求項５の発明は、請求項３又は４の構成
に、前記フローティングゲートと第３の絶縁膜を介して
接すると共に前記コントロールゲートと第４の絶縁膜を
介して接する消去ゲートをさらに備えた構成を付加する
ものである。According to a fifth aspect of the present invention, in addition to the structure of the third or fourth aspect, an erase gate which is in contact with the floating gate through the third insulating film and which is in contact with the control gate through the fourth insulating film is further provided. The configuration provided is added.
【００３０】請求項６の発明が講じた解決手段は、半導
体記憶装置の製造方法を対象とし、一導電型の半導体基
板表面部に前記半導体基板と反対の導電型の第１及び第
２の拡散層を形成する第１の工程と、前記半導体基板上
に第１の副絶縁膜を形成する第２の工程と、前記第１の
副絶縁膜の所定部分を除去して凹部を形成する第３の工
程と、前記第１の副絶縁膜表面及び前記凹部の壁面に第
２の副絶縁膜を形成する第４の工程と、前記第２の副絶
縁膜に対して異方性エッチングを行い、前記凹部の側壁
面にのみ前記第２の副絶縁膜を残留させる第５の工程
と、前記凹部底面の表面に第１の絶縁膜を形成して、前
記第１の副絶縁膜、第２の副絶縁膜及び第１の絶縁膜表
面に第１の導電膜を形成する第６の工程と、前記第１の
導電膜の所定部分をエッチング除去してフローティング
ゲートを形成する第７の工程と、前記フローティングゲ
ート表面に第２の絶縁膜を形成し、前記第２の絶縁膜表
面に第２の導電膜を形成し、前記第２の導電膜の所定部
分をエッチング除去してコントロールゲートを形成する
第８の工程とを備えており、前記第５の工程において前
記凹部の側壁面に残留される第２の副絶縁膜は内側に膨
出する形状に形成され、前記第６の工程において形成さ
れる第１の導電膜は前記凹部において中空部を有し、前
記第８の工程において、前記第２の絶縁膜は前記フロー
ティングゲートの中空部の壁面にも形成されると共に、
前記第２の導電膜は前記フローティングゲートの中空部
の壁面に形成された前記第２の絶縁膜表面にも形成され
る構成とするものである。According to a sixth aspect of the present invention, a solution means is directed to a method of manufacturing a semiconductor memory device, wherein first and second diffusions of a conductivity type opposite to the semiconductor substrate are formed on a surface portion of a semiconductor substrate of one conductivity type. A first step of forming a layer, a second step of forming a first sub-insulating film on the semiconductor substrate, and a third step of removing a predetermined portion of the first sub-insulating film to form a recess And a fourth step of forming a second sub-insulating film on the surface of the first sub-insulating film and the wall surface of the recess, and anisotropic etching of the second sub-insulating film, A fifth step of leaving the second sub-insulating film only on the side wall surface of the recess, and a first insulating film on the bottom surface of the recess to form the first sub-insulating film and the second sub-insulating film. A sixth step of forming a first conductive film on the surfaces of the sub-insulating film and the first insulating film, and a predetermined portion of the first conductive film. And a second insulating film is formed on the surface of the floating gate, and a second conductive film is formed on the surface of the second insulating film. An eighth step of forming a control gate by etching away a predetermined portion of the conductive film, wherein the second sub-insulating film remaining on the side wall surface of the recess in the fifth step expands inward. The first conductive film formed in the protruding shape and formed in the sixth step has a hollow portion in the concave portion, and in the eighth step, the second insulating film is a hollow portion of the floating gate. It is also formed on the wall surface of the part,
The second conductive film is formed on the surface of the second insulating film formed on the wall surface of the hollow portion of the floating gate.
【００３１】請求項７の発明は、請求項６の発明の構成
に、前記第４の工程は、前記第２の副絶縁膜を、減圧気
相成長法により圧力１０Ｐａ以下の条件で形成する工程
を含む構成を付加するものである。According to a seventh aspect of the present invention, in the structure of the sixth aspect, the fourth step is a step of forming the second sub-insulating film under a pressure of 10 Pa or less by a reduced pressure vapor deposition method. A configuration including is added.
【００３２】[0032]
【作用】請求項１の構成により、フローティングゲート
は中空部を有しており、フローティングゲートが有する
中空部の壁面にも第２の絶縁膜を介してコントロールゲ
ートが形成されているので、フローティングゲート−コ
ントロールゲート間の静電容量は従来よりも格段に大き
くなる。このため、半導体記憶装置の微細化が進みフロ
ーティングゲート及びコントロールゲートの表面積が小
さくなっても、書き込み動作時においてコントロールゲ
ートに電圧を印加したとき、フローティングゲートの電
位は十分高くなる。したがって、ホットエレクトロンは
短時間でフローティングゲートに注入される。すなわ
ち、書き込み効率が低下しない。According to the structure of claim 1, the floating gate has a hollow portion, and the control gate is formed on the wall surface of the hollow portion of the floating gate through the second insulating film. -The capacitance between the control gates is much larger than before. Therefore, even if the semiconductor memory device is miniaturized and the surface areas of the floating gate and the control gate are reduced, when the voltage is applied to the control gate during the write operation, the potential of the floating gate becomes sufficiently high. Therefore, hot electrons are injected into the floating gate in a short time. That is, the writing efficiency does not decrease.
【００３３】請求項２の構成により、書き込み動作にお
いて、フローティングゲートには第１の絶縁膜を通って
ホットエレクトロンが注入される。また、消去動作にお
いては、消去ゲートに電圧が印加されることによりフロ
ーティングゲートに蓄積されている電子は第３の絶縁膜
を通って消去ゲートに引き抜かれる。すなわち、書き込
みと消去が別々の絶縁膜を通して行われるので、従来よ
りも絶縁膜の劣化を抑制することができる。According to the structure of claim 2, in the write operation, hot electrons are injected into the floating gate through the first insulating film. In addition, in the erase operation, when a voltage is applied to the erase gate, the electrons accumulated in the floating gate are extracted to the erase gate through the third insulating film. That is, since writing and erasing are performed through separate insulating films, deterioration of the insulating film can be suppressed more than in the past.
【００３４】請求項３の構成により、コントロールゲー
トは、第１の拡散層と第２の拡散層との間の領域に第１
の絶縁膜を介して接している。このため、過剰消去によ
りフローティングゲートに正の電荷が蓄積している場合
でも、コントロールゲートを接地することにより、第１
の拡散層と第２の拡散層との間の電流を遮断することが
できる。したがって、第１の拡散層及び第２の拡散層を
共有する他の半導体記憶装置の読み出し動作において、
読み出し対象以外の装置のコントロールゲートを接地す
ることにより、読み出しの誤りを防止することができ
る。According to the structure of claim 3, the control gate has a first region in the region between the first diffusion layer and the second diffusion layer.
Are in contact with each other through the insulating film. Therefore, even if positive charges are accumulated in the floating gate due to overerasure, the first
The current between the first diffusion layer and the second diffusion layer can be cut off. Therefore, in the read operation of another semiconductor memory device sharing the first diffusion layer and the second diffusion layer,
By grounding the control gates of devices other than the read target, read errors can be prevented.
【００３５】請求項４の構成により、フローティングゲ
ートは中空部を有しており、フローティングゲートの中
空部の壁面にも第２の絶縁膜を介してコントロールゲー
トが形成されているので、フローティングゲート−コン
トロールゲート間の静電容量は従来よりも格段に大きく
なる。このため、半導体記憶装置の微細化が進みフロー
ティングゲート及びコントロールゲートの表面積が小さ
くなっても、書き込み動作時においてコントロールゲー
トに電圧を印加したとき、フローティングゲートの電位
は十分高くなる。したがって、発生するホットエレクト
ロンは短時間でフローティングゲートに注入される。す
なわち、書き込み効率が低下しない。According to the structure of claim 4, the floating gate has a hollow portion, and the control gate is also formed on the wall surface of the hollow portion of the floating gate via the second insulating film. The capacitance between the control gates is much larger than before. Therefore, even if the semiconductor memory device is miniaturized and the surface areas of the floating gate and the control gate are reduced, when the voltage is applied to the control gate during the write operation, the potential of the floating gate becomes sufficiently high. Therefore, the generated hot electrons are injected into the floating gate in a short time. That is, the writing efficiency does not decrease.
【００３６】請求項５の構成により、書き込み動作にお
いて、フローティングゲートには第１の絶縁膜を通って
ホットエレクトロンが注入される。また、消去動作にお
いては、消去ゲートに電圧が印加されることにより、フ
ローティングゲートに蓄積されている電子は第３の絶縁
膜を通って消去ゲートに引き抜かれる。すなわち、書き
込みと消去が別々の絶縁膜を通して行われるので、従来
よりも絶縁膜の劣化を抑制することができる。According to the structure of claim 5, in the write operation, hot electrons are injected into the floating gate through the first insulating film. Further, in the erase operation, by applying a voltage to the erase gate, the electrons accumulated in the floating gate are extracted to the erase gate through the third insulating film. That is, since writing and erasing are performed through separate insulating films, deterioration of the insulating film can be suppressed more than in the past.
【００３７】請求項６の構成により、第１の工程におい
て、半導体基板表面部に第１の拡散層及び第２の拡散層
が形成される。第２の工程において、半導体基板上に第
１の副絶縁膜が形成され、第３の工程において、第１の
副絶縁膜の所定部分が除去されて凹部が形成される。第
４の工程において、第１の副絶縁膜表面及び前記凹部の
壁面に第２の副絶縁膜が形成される。第５の工程におい
て、前記第２の副絶縁膜は前記凹部の側壁面にのみ残留
し、而も内側に膨出した形状を有する。第６の工程にお
いて、前記凹部において中空部を有する第１の導電膜が
形成され、第７の工程において、第１の導電膜の所定部
分がエッチング除去されることによりフローティングゲ
ートが形成される。第８の工程において、第２の絶縁膜
がフローティングゲートの表面に形成される。このと
き、第１の導電膜の中空部の壁面にも第２の絶縁膜が形
成される。また、第２の導電膜が第２の絶縁膜表面に形
成される。このとき、第１の導電膜の中空部の壁面に形
成された第２の絶縁膜表面にも第２の導電膜が形成され
る。さらに、第２の導電膜の所定部分がエッチング除去
されることによりコントロールゲートが形成される。According to the structure of claim 6, in the first step, the first diffusion layer and the second diffusion layer are formed on the surface portion of the semiconductor substrate. In the second step, the first sub-insulating film is formed on the semiconductor substrate, and in the third step, a predetermined portion of the first sub-insulating film is removed to form a recess. In the fourth step, a second sub-insulating film is formed on the surface of the first sub-insulating film and the wall surface of the recess. In the fifth step, the second sub-insulating film has a shape that remains only on the side wall surface of the recess and bulges inward. In the sixth step, the first conductive film having a hollow portion in the recess is formed, and in the seventh step, a predetermined portion of the first conductive film is removed by etching to form the floating gate. In the eighth step, the second insulating film is formed on the surface of the floating gate. At this time, the second insulating film is also formed on the wall surface of the hollow portion of the first conductive film. Further, the second conductive film is formed on the surface of the second insulating film. At this time, the second conductive film is also formed on the surface of the second insulating film formed on the wall surface of the hollow portion of the first conductive film. Further, a control gate is formed by etching away a predetermined portion of the second conductive film.
【００３８】請求項７の構成により、第４の工程におい
て、第２の副絶縁膜がオーバーハング状に形成されるの
で、第５の工程において第１の副絶縁膜の凹部の側壁面
にのみ残留した第２の副絶縁膜は、内側に膨出した形状
を確実に有する。したがって、第６の工程において、前
記凹部において中空部を有する第１の導電膜を確実に形
成することができる。According to the structure of claim 7, since the second sub-insulating film is formed in an overhang shape in the fourth step, only the side wall surface of the recess of the first sub-insulating film is formed in the fifth step. The remaining second sub-insulating film surely has a shape that bulges inward. Therefore, in the sixth step, it is possible to reliably form the first conductive film having the hollow portion in the recess.
【００３９】[0039]
（第１の実施例）図１〜図８は、本発明の第１の実施例
に係るフローティングゲート型ＥＥＰＲＯＭからなる半
導体記憶装置の製造方法における工程順断面図である。
図１において、（ａ）は（ｂ）のＢＢ´における断面図
であり、（ｂ）は（ａ）のＡＡ´における断面図であ
る。図２〜図８もまた同様の関係にある。(First Embodiment) FIGS. 1 to 8 are sectional views in order of steps in a method of manufacturing a semiconductor memory device including a floating gate type EEPROM according to the first embodiment of the present invention.
In FIG. 1, (a) is a sectional view taken along the line BB ′ of (b), and (b) is a sectional view taken along the line AA ′ of (a). 2 to 8 also have the same relationship.
【００４０】図１（ａ）及び（ｂ）に示すように、ま
ず、フォトレジストを用いた公知の選択的イオン注入法
により、注入エネルギー４０ｋｅｖ、ドーズ量５×１０
15ｃｍ-2の条件においてＡｓイオンを半導体基板として
のｐ型シリコン基板１１の表面から選択的に注入し、ｐ
型シリコン基板１１の表面部に第１の拡散層としての第
１のｎ型拡散層１２ａと第２の拡散層としての第２のｎ
型拡散層１２ｂとを形成する。フォトレジストをアッシ
ングにより除去した後、９００℃の熱酸化法によりｐ型
シリコン基板１１の表面を熱酸化することにより第１の
酸化シリコン膜１３を１０ｎｍの厚さで形成する。第１
の酸化シリコン膜１３の上にＴＥＯＳを用いた減圧気相
成長法により第１の副絶縁膜としての第２の酸化シリコ
ン膜１４を５００ｎｍの厚みで形成した後、９００℃の
熱酸化雰囲気中で処理することにより緻密化を行う。こ
こで、第２の酸化シリコン膜１４をｐ型シリコン基板１
１上に直接形成すると密着性の低下を招き後工程でｐ型
シリコン基板１１から剥離する可能性があるため、第１
の酸化シリコン膜１３により第２の酸化シリコン膜１４
の密着性の向上を図っている。As shown in FIGS. 1A and 1B, first, by a known selective ion implantation method using a photoresist, an implantation energy of 40 kev and a dose amount of 5 × 10.
Under the condition of 15 cm −2 , As ions are selectively implanted from the surface of the p-type silicon substrate 11 as a semiconductor substrate, and p
The first n-type diffusion layer 12a serving as a first diffusion layer and the second n-type diffusion layer serving as a second diffusion layer are formed on the surface of the type silicon substrate 11.
The mold diffusion layer 12b is formed. After removing the photoresist by ashing, the surface of the p-type silicon substrate 11 is thermally oxidized by a thermal oxidation method at 900 ° C. to form a first silicon oxide film 13 with a thickness of 10 nm. First
After forming a second silicon oxide film 14 as a first sub-insulating film with a thickness of 500 nm on the above silicon oxide film 13 by a low pressure vapor deposition method using TEOS, in a thermal oxidation atmosphere at 900 ° C. Densification is performed by processing. Here, the second silicon oxide film 14 is formed on the p-type silicon substrate 1
If it is formed directly on the substrate 1, the adhesion may be deteriorated and the substrate may be peeled off from the p-type silicon substrate 11 in a later step.
The second silicon oxide film 14 by the silicon oxide film 13 of
To improve the adhesion.
【００４１】次に、図２（ａ）及び（ｂ）に示すよう
に、フォトレジストを用いた公知の選択的エッチング技
術により第１の酸化シリコン膜１３及び第２の酸化シリ
コン膜１４を選択的にエッチング除去した後、フォトレ
ジストをアッシングにより除去する。図２（ｂ）におい
て、エッチングされなかった第２の酸化シリコン膜１４
同士の間隔は、本実施例では０．６μｍとした。Next, as shown in FIGS. 2A and 2B, the first silicon oxide film 13 and the second silicon oxide film 14 are selectively formed by a known selective etching technique using a photoresist. Then, the photoresist is removed by ashing. In FIG. 2B, the second silicon oxide film 14 that has not been etched.
The distance between them was set to 0.6 μm in this embodiment.
【００４２】次に、図３（ａ）及び（ｂ）に示すよう
に、９００℃の熱酸化法によりｐ型シリコン基板１１の
表面を熱酸化することにより第３の酸化シリコン膜１５
を１０ｎｍの厚さで形成する。第２の酸化シリコン膜１
４及び第３の酸化シリコン膜１５の上に、ＴＥＯＳを用
いた減圧気相成長法により第２の副絶縁膜としての第４
の酸化シリコン膜１６を２０ｎｍの厚さで形成する。発
明者の検討によると、このとき第４の酸化シリコン膜１
６を温度７００℃、圧力１０Ｐａ以下の条件で形成する
と、図３（ｂ）に示すように第２の酸化シリコン膜１４
の側壁面に第４の酸化シリコン膜１６がオーバーハング
状に形成されることが見いだされた。本実施例では第４
の酸化シリコン膜１６を圧力５Ｐａの条件下で形成し
た。なお、第３の酸化シリコン膜１５の役割は第１の酸
化シリコン膜１３と同様、第４の酸化シリコン膜１６と
ｐ型シリコン基板１１との密着性の向上である。Next, as shown in FIGS. 3A and 3B, the surface of the p-type silicon substrate 11 is thermally oxidized by the thermal oxidation method at 900 ° C. to form the third silicon oxide film 15.
Is formed with a thickness of 10 nm. Second silicon oxide film 1
A fourth sub-insulating film is formed on the fourth and third silicon oxide films 15 by the low pressure vapor phase epitaxy method using TEOS.
The silicon oxide film 16 is formed with a thickness of 20 nm. According to a study by the inventor, at this time, the fourth silicon oxide film 1
6 at a temperature of 700 ° C. and a pressure of 10 Pa or less, the second silicon oxide film 14 is formed as shown in FIG.
It was found that the fourth silicon oxide film 16 was formed in an overhang shape on the side wall surface of the. In the present embodiment, the fourth
The silicon oxide film 16 was formed under a pressure of 5 Pa. The role of the third silicon oxide film 15 is to improve the adhesiveness between the fourth silicon oxide film 16 and the p-type silicon substrate 11, like the first silicon oxide film 13.
【００４３】次に、図４（ａ）及び（ｂ）に示すよう
に、公知の異方性エッチング技術を用いて第４の酸化シ
リコン膜１６に対して異方性エッチングを行う。第２の
酸化シリコン膜１４がエッチング除去された領域におい
て第３の酸化シリコン膜１５及び第４の酸化シリコン膜
１６が完全に除去されるまで異方性エッチングを行う
と、図４（ｂ）に示すように第２の酸化シリコン膜１４
の側壁面に第４の酸化シリコン膜１６が残留する。この
とき、残留した第４の酸化シリコン膜１６は前工程にお
いて形成されたときのオーバーハング状の形状を継承す
る。本実施例において、残留した第４の酸化シリコン膜
１６の厚みは最大で約０．１５μｍとなる。Next, as shown in FIGS. 4A and 4B, anisotropic etching is performed on the fourth silicon oxide film 16 using a known anisotropic etching technique. When anisotropic etching is performed until the third silicon oxide film 15 and the fourth silicon oxide film 16 are completely removed in the region where the second silicon oxide film 14 is removed by etching, the result shown in FIG. As shown in the second silicon oxide film 14
The fourth silicon oxide film 16 remains on the side wall surface of. At this time, the remaining fourth silicon oxide film 16 inherits the overhang-like shape formed in the previous step. In this embodiment, the thickness of the remaining fourth silicon oxide film 16 is about 0.15 μm at maximum.
【００４４】次に、図５（ａ）及び（ｂ）に示すよう
に、９００℃の熱酸化法によりｐ型シリコン基板１１の
表面を熱酸化することにより第１の絶縁膜としての第５
の酸化シリコン膜１７を１５ｎｍの厚さで形成する。こ
のとき、図５（ｂ）において、第５の酸化シリコン膜１
７上方の幅は、第２の酸化シリコン膜１４同士の間隔が
０．６μｍであり残留した第４の酸化シリコン膜１６の
厚さが約０．１５μｍであることから約０．３μｍとな
っている。Next, as shown in FIGS. 5A and 5B, the surface of the p-type silicon substrate 11 is thermally oxidized by a thermal oxidation method at 900 ° C. to form a fifth insulating film.
The silicon oxide film 17 is formed with a thickness of 15 nm. At this time, in FIG. 5B, the fifth silicon oxide film 1
7 is about 0.3 μm because the distance between the second silicon oxide films 14 is 0.6 μm and the thickness of the remaining fourth silicon oxide film 16 is about 0.15 μm. There is.
【００４５】次に、減圧気相成長法により第１のポリシ
リコン膜１８を３００ｎｍの厚さで形成する。このと
き、第５の酸化シリコン膜１７上方にも第１のポリシリ
コン膜１８が埋め込まれ、第１のポリシリコン膜１８の
表面は形成後ほぼ平坦となる。しかしながら、残留した
第４の酸化シリコン膜１６がオーバーハング状となって
いるため第１のポリシリコン膜１８は完全には埋め込ま
れず、図５（ｂ）に示すように、第１のポリシリコン膜
１８中に中空部１８ａが形成される。さらに、公知の技
術によりＰを第１のポリシリコン膜１８に熱拡散するこ
とにより第１のポリシリコン膜１８の導電性を向上させ
る。Next, the first polysilicon film 18 is formed to a thickness of 300 nm by the reduced pressure vapor deposition method. At this time, the first polysilicon film 18 is also embedded above the fifth silicon oxide film 17, and the surface of the first polysilicon film 18 becomes substantially flat after formation. However, since the remaining fourth silicon oxide film 16 has an overhang shape, the first polysilicon film 18 is not completely filled, and as shown in FIG. 5B, the first polysilicon film 18 is not filled. A hollow portion 18a is formed in the inside 18. Furthermore, the conductivity of the first polysilicon film 18 is improved by thermally diffusing P into the first polysilicon film 18 by a known technique.
【００４６】次に、図６（ａ）及び（ｂ）に示すよう
に、フォトレジストを用いた公知の選択的エッチング技
術により、第１のポリシリコン膜１８を選択的にエッチ
ング除去し、フォトレジストをアッシングにより除去す
る。このとき、図６（ａ）に示すように、フォトレジス
ト開口部では第５のシリコン酸化膜１７も第１のポリシ
リコン膜１８のエッチング後にエッチングされ、本実施
例では約１０ｎｍの厚さとなる。Next, as shown in FIGS. 6A and 6B, the first polysilicon film 18 is selectively removed by a known selective etching technique using a photoresist to remove the photoresist. Are removed by ashing. At this time, as shown in FIG. 6A, the fifth silicon oxide film 17 is also etched in the photoresist opening after the etching of the first polysilicon film 18, and has a thickness of about 10 nm in this embodiment.
【００４７】次に、図７（ａ）及び（ｂ）に示すよう
に、１０００℃の熱酸化法により第１のポリシリコン膜
１８の表面を熱酸化処理して厚さ３０ｎｍの第１のポリ
シリコン酸化膜１９を形成する。このとき、図７（ｂ）
に示すように、第１のポリシリコン膜１８中の中空部１
８ａの壁面も熱酸化されて第１のポリシリコン酸化膜１
９が形成される。次に、第２のポリシリコン膜２０を減
圧気相成長法により形成する。このとき、第１のポリシ
リコン膜１８中の中空部１８ａにも第２のポリシリコン
膜２０が形成される。次に、公知の技術によりＰを第２
のポリシリコン膜２０に熱拡散することにより第２のポ
リシリコン膜２０の導電性を向上させる。Next, as shown in FIGS. 7A and 7B, the surface of the first polysilicon film 18 is thermally oxidized by a thermal oxidation method at 1000.degree. A silicon oxide film 19 is formed. At this time, FIG.
As shown in, the hollow portion 1 in the first polysilicon film 18
The wall surface of 8a is also thermally oxidized to form the first polysilicon oxide film 1
9 is formed. Next, the second polysilicon film 20 is formed by the low pressure vapor deposition method. At this time, the second polysilicon film 20 is also formed in the hollow portion 18a in the first polysilicon film 18. Next, P is set to a second value by a known technique.
By thermally diffusing into the second polysilicon film 20, the conductivity of the second polysilicon film 20 is improved.
【００４８】次に、図８（ａ）及び（ｂ）に示すよう
に、フォトレジストを用いた公知の選択的エッチング技
術により、第１のポリシリコン膜１８、ポリシリコン酸
化膜１９及び第２のポリシリコン膜２０を選択的にエッ
チング除去し、フォトレジストをアッシングにより除去
する。このとき、第１のポリシリコン膜１８はそれぞれ
電気的に絶縁されてフローティングゲート１８Ａとな
り、第２のポリシリコン膜２０はコントロールゲート２
０Ａとなり、フローティングゲート型ＥＥＰＲＯＭが形
成される。Next, as shown in FIGS. 8A and 8B, the first polysilicon film 18, the polysilicon oxide film 19 and the second polysilicon film 18 are formed by a known selective etching technique using a photoresist. The polysilicon film 20 is selectively removed by etching, and the photoresist is removed by ashing. At this time, the first polysilicon film 18 is electrically insulated to serve as the floating gate 18A, and the second polysilicon film 20 serves as the control gate 2.
As a result, the floating gate type EEPROM is formed.
【００４９】なお、コントロールゲート２０Ａと第１の
ｎ型拡散層１２ａと、第２のｎ型拡散層１２ｂ、それぞ
れに対応する金属配線工程と、それに続く保護膜形成工
程及びボンディングパッド形成工程については省略す
る。Regarding the control gate 20A, the first n-type diffusion layer 12a and the second n-type diffusion layer 12b, the metal wiring process corresponding to each, and the subsequent protective film forming process and bonding pad forming process will be described. Omit it.
【００５０】図８（ａ）及び（ｂ）に示すフローティン
グゲート型ＥＥＰＲＯＭからなる半導体記憶装置の動作
について説明する。The operation of the semiconductor memory device composed of the floating gate type EEPROM shown in FIGS. 8A and 8B will be described.
【００５１】情報の書き込みを行うときは、コントロー
ルゲート２０Ａに１２Ｖを印加すると共にｐ型シリコン
基板１１及びソース領域となる第１のｎ型拡散層１２ａ
を接地する。次に、ドレイン領域となる第２のｎ型拡散
層１２ｂに５Ｖ、１０μｓの電圧パルスを印加する。こ
のとき、第２のｎ型拡散層１２ｂとｐ型シリコン基板１
１との境界付近でホットエレクトロンが発生し、その一
部はフローティングゲート１８Ａの電位に引かれて第１
の絶縁膜としての第５の酸化シリコン膜１７を通してフ
ローティングゲート１８Ａに注入される。電圧パルス印
加終了後も、注入された電子はフローティングゲート１
８Ａ中に蓄積されたままとなる。When writing information, 12V is applied to the control gate 20A and the p-type silicon substrate 11 and the first n-type diffusion layer 12a which becomes the source region are applied.
Ground. Next, a voltage pulse of 5 V and 10 μs is applied to the second n-type diffusion layer 12b which will be the drain region. At this time, the second n-type diffusion layer 12b and the p-type silicon substrate 1
Hot electrons are generated near the boundary with 1 and a part of the hot electrons are attracted to the potential of the floating gate 18A to generate the first electron.
Is injected into the floating gate 18A through the fifth silicon oxide film 17 serving as an insulating film. Even after the application of the voltage pulse, the injected electrons remain in the floating gate 1.
It remains stored in 8A.
【００５２】情報の消去を行うときは、コントロールゲ
ート２０Ａを接地し、第１のｎ型拡散層１２ａに１２
Ｖ、１０ｍｓの電圧パルスを印加する。このとき、コン
トロールゲート２０Ａと第１のｎ型拡散層１２ａとの間
に生じた電界により、フローティングゲート１８Ａ中に
蓄積されている電子は第５の酸化シリコン膜１７をトン
ネル現象により通過し、第１のｎ型拡散層１２ａに流出
する。When erasing information, the control gate 20A is grounded, and the first n-type diffusion layer 12a is provided with 12 layers.
A voltage pulse of V, 10 ms is applied. At this time, due to the electric field generated between the control gate 20A and the first n-type diffusion layer 12a, the electrons accumulated in the floating gate 18A pass through the fifth silicon oxide film 17 by the tunnel phenomenon, 1 to the n-type diffusion layer 12a.
【００５３】情報の読み出しを行うときは、コントロー
ルゲート２０Ａに５Ｖ、第２のｎ型拡散層１２ｂに１．
５Ｖの電圧を印加すると共に、ｐ型シリコン基板１１及
び第１のｎ型拡散層１２ａを接地する。このとき、第２
のｎ型拡散層１２ｂと第１のｎ型拡散層１２ａとの間に
流れる電流を読み取る。情報が書き込まれているフロー
ティングゲート型ＥＥＰＲＯＭでは、フローティングゲ
ート１８Ａに蓄積された電子によってＭＯＳ型トランジ
スタとしてのしきい値電圧が上昇するため、第２のｎ型
拡散層１２ｂと第１のｎ型拡散層１２ａとの間に流れる
電流は数ｐＡ以下となる。一方、情報が消去されている
フローティングゲート型ＥＥＰＲＯＭではＭＯＳ型トラ
ンジスタとしてのしきい値電圧が低下するため、数μＡ
〜数十μＡの電流が流れる。したがって、第２のｎ型拡
散層１２ｂと第１のｎ型拡散層１２ａとの間に流れる電
流を読み取ることにより、フローティングゲート型ＥＥ
ＰＲＯＭに情報が書き込まれているか否かを判別するこ
とができる。When reading information, 5 V is applied to the control gate 20A and 1. V is applied to the second n-type diffusion layer 12b.
A voltage of 5 V is applied and the p-type silicon substrate 11 and the first n-type diffusion layer 12a are grounded. At this time, the second
The current flowing between the n-type diffusion layer 12b and the first n-type diffusion layer 12a is read. In the floating gate type EEPROM in which information is written, electrons accumulated in the floating gate 18A raise the threshold voltage as a MOS type transistor, so that the second n type diffusion layer 12b and the first n type diffusion layer 12b are diffused. The current flowing between the layer 12a and the layer 12a is several pA or less. On the other hand, in a floating gate type EEPROM in which information has been erased, the threshold voltage as a MOS type transistor is lowered, so that several μA
A current of several tens of μA flows. Therefore, the floating gate type EE can be obtained by reading the current flowing between the second n-type diffusion layer 12b and the first n-type diffusion layer 12a.
It is possible to determine whether or not information is written in the PROM.
【００５４】ここで、本実施例のように、フローティン
グゲート１８Ａが中空部を有しておりコントロールゲー
ト２０Ａがその中空部に入り込んだ構造を持つフローテ
ィングゲート型ＥＥＰＲＯＭの場合、コントロールゲー
ト−フローティングゲート間の容量が従来よりも相対的
に大きくなる。このため、書き込み動作時にコントロー
ルゲート２０Ａに印加される電圧は、コントロールゲー
ト−フローティングゲート間に従来よりも多く配分され
ることになり、この結果フローティングゲート１８Ａの
電位が従来よりも高くなる。このため、フローティング
ゲート１８Ａへのホットエレクトロンの注入効率が高ま
り、書き込み効率が向上するので、短時間且つ低電圧の
書き込みが可能となる。Here, in the case of the floating gate type EEPROM having a structure in which the floating gate 18A has a hollow portion and the control gate 20A is in the hollow portion as in the present embodiment, between the control gate and the floating gate. Capacity is relatively larger than before. Therefore, the voltage applied to the control gate 20A during the write operation is distributed more between the control gate and the floating gate than before, and as a result, the potential of the floating gate 18A becomes higher than before. Therefore, the injection efficiency of hot electrons into the floating gate 18A is increased, and the writing efficiency is improved, so that the writing can be performed at a low voltage for a short time.
【００５５】（第２の実施例）図９〜図１１は、本発明
の第２の実施例に係るフローティングゲート型ＥＥＰＲ
ＯＭからなる半導体記憶装置の製造方法における工程順
断面図である。図９及び図１０において、（ａ）は
（ｂ）のＢＢ´における断面図であり、（ｂ）は（ａ）
のＡＡ´における断面図である。また、図１１（ａ）、
（ｂ）及び（ｃ）のＢＢ´における断面図は、図１０
（ａ）と同じであるので省略している。(Second Embodiment) FIGS. 9 to 11 show a floating gate type EEPR according to a second embodiment of the present invention.
FIG. 9 is a cross-sectional view in order of the steps in a method of manufacturing a semiconductor memory device made of OM. 9 and 10, (a) is a cross-sectional view taken along line BB ′ of (b), and (b) is (a).
3 is a sectional view taken along line AA ′ in FIG. In addition, FIG.
The cross-sectional views taken along line BB ′ of FIGS.
Since it is the same as (a), it is omitted.
【００５６】まず、図９（ａ）及び（ｂ）に示すよう
に、第１の実施例に係る製造方法により、中空部を有す
る第１のポリシリコン膜１８とこの中空部に入り込んだ
構造を持つ第２のポリシリコン膜２０がすでに形成され
ているものとする。図９（ａ）及び（ｂ）は、図７
（ａ）及び（ｂ）と同じ図である。First, as shown in FIGS. 9 (a) and 9 (b), the first polysilicon film 18 having a hollow portion and the structure inserted in the hollow portion are formed by the manufacturing method according to the first embodiment. It is assumed that the second polysilicon film 20 has is already formed. 9 (a) and 9 (b) are shown in FIG.
It is the same figure as (a) and (b).
【００５７】次に、図１０（ａ）及び（ｂ）に示すよう
に、ＴＥＯＳを用いた減圧気相成長法により第４の絶縁
膜としての第６の酸化シリコン膜２１を３００ｎｍの厚
さで形成し、９００℃の熱酸化雰囲気中で処理し緻密化
を行う。さらにフォトレジストを用いた公知の選択的エ
ッチング技術により、第１のポリシリコン酸化膜１９、
第２のポリシリコン膜２０及び第６の酸化シリコン膜２
１を選択的にエッチング除去し、フォトレジストをアッ
シングにより除去する。Next, as shown in FIGS. 10A and 10B, a sixth silicon oxide film 21 as a fourth insulating film having a thickness of 300 nm is formed by a low pressure vapor deposition method using TEOS. It is formed and treated in a thermal oxidation atmosphere at 900 ° C. to densify it. Further, by a known selective etching technique using a photoresist, the first polysilicon oxide film 19,
Second polysilicon film 20 and sixth silicon oxide film 2
1 is selectively removed by etching, and the photoresist is removed by ashing.
【００５８】次に、図１１（ａ）に示すように、ＴＥＯ
Ｓを用いた減圧気相成長法により第７の酸化シリコン膜
２２を２００ｎｍの厚さで形成した後、第７の酸化シリ
コン膜２２に対して異方性エッチングを行うことによ
り、第１のポリシリコン酸化膜１９、第２のポリシリコ
ン膜２０及び第６の酸化膜シリコン２１の側壁面に第４
の絶縁膜としての第７の酸化シリコン膜２２を残留させ
る。第７の酸化シリコン膜２２の役割は、コントロール
ゲート２０Ａとなる第２のポリシリコン膜２０を他の導
電部から電気的に絶縁することである。Next, as shown in FIG. 11A, TEO
After the seventh silicon oxide film 22 is formed to a thickness of 200 nm by the low pressure vapor phase epitaxy method using S, anisotropic etching is performed on the seventh silicon oxide film 22 to form the first poly oxide film. The silicon oxide film 19, the second polysilicon film 20, and the sixth oxide film silicon 21 have a fourth surface on the side wall surface.
The seventh silicon oxide film 22 as an insulating film is left. The role of the seventh silicon oxide film 22 is to electrically insulate the second polysilicon film 20 serving as the control gate 20A from other conductive parts.
【００５９】次に、図１１（ｂ）に示すように、公知の
選択的エッチング技術を用いて第１のポリシリコン膜１
８をエッチングする。このとき、ポリシリコンのエッチ
ングレートに比べて酸化シリコンのエッチングレートが
十分低いエッチング技術を用いるので、第６の酸化シリ
コン膜２１と第７の酸化シリコン膜２２とによって覆わ
れていない部分の第１のポリシリコン膜１８だけがエッ
チング除去されることになる。Next, as shown in FIG. 11B, the first polysilicon film 1 is formed by using a known selective etching technique.
Etch 8. At this time, since an etching technique in which the etching rate of silicon oxide is sufficiently lower than that of polysilicon is used, the first portion of the portion not covered with the sixth silicon oxide film 21 and the seventh silicon oxide film 22 is used. Therefore, only the polysilicon film 18 is removed by etching.
【００６０】次に、図１１（ｃ）に示すように、９００
℃の熱酸化法により熱酸化処理を行う。このとき、前工
程により露出した第１のポリシリコン膜１８の側面部が
酸化されて、第３の絶縁膜としての第２のポリシリコン
酸化膜２３が約３０ｎｍの厚さで形成される。次に、減
圧気相成長法を用いて第３のポリシリコン膜２４を３０
０ｎｍの厚さで形成し、さらに公知の技術によりＰを第
３のポリシリコン膜２４に熱拡散して第３のポリシリコ
ン膜２４の導電性を向上させる。次に、フォトレジスタ
を用いた公知の選択的エッチング技術により、第３のポ
リシリコン膜２４を選択的にエッチング除去し、フォト
レジストをアッシングにより除去する。第１のポリシリ
コン膜１８はフローティングゲート１８Ａとなり、第２
のポリシリコン膜２０はコントロールゲート２０Ａとな
り、さらに第３のポリシリコン膜２４は消去ゲート２４
Ａとなり、本実施例に係るフローティングゲート型ＥＥ
ＰＲＯＭが形成される。Next, as shown in FIG. 11C, 900
A thermal oxidation process is performed by the thermal oxidation method at a temperature of ℃. At this time, the side surface portion of the first polysilicon film 18 exposed in the previous step is oxidized to form a second polysilicon oxide film 23 as a third insulating film with a thickness of about 30 nm. Next, the third polysilicon film 24 is formed to 30 using the low pressure vapor deposition method.
It is formed with a thickness of 0 nm, and P is thermally diffused into the third polysilicon film 24 by a known technique to improve the conductivity of the third polysilicon film 24. Next, the third polysilicon film 24 is selectively etched and removed by a known selective etching technique using a photoresist, and the photoresist is removed by ashing. The first polysilicon film 18 becomes the floating gate 18A,
Of the polysilicon film 20 serves as the control gate 20A, and the third polysilicon film 24 serves as the erase gate 24.
A, which is the floating gate type EE according to the present embodiment.
A PROM is formed.
【００６１】なお、コントロールゲート２０Ａ及び消去
ゲート２４Ａへの金属配線工程と、それに続く保護膜形
成工程及びボンディングパッド形成工程については省略
する。The metal wiring process to the control gate 20A and the erase gate 24A and the subsequent protective film forming process and bonding pad forming process are omitted.
【００６２】図１０（ａ）及び図１１（ｃ）に示したフ
ローティングゲート型ＥＥＰＲＯＭの動作について説明
する。The operation of the floating gate type EEPROM shown in FIGS. 10A and 11C will be described.
【００６３】書き込み動作及び読み出し動作について
は、第１の実施例と同様なので説明を省略する。The write operation and the read operation are the same as those in the first embodiment, so the description thereof will be omitted.
【００６４】情報の消去を行うときは、ｐ型シリコン基
板１１、第１のｎ型拡散層１２ａ、第２のｎ型拡散層１
２ｂ及びコントロールゲート２０Ａを接地すると共に、
消去ゲート２４Ａに１５Ｖ、１０ｍｓの電圧パルスを印
加する。すると、フローティングゲート１８Ａに蓄積さ
れていた電子は、トンネル効果により第３の絶縁膜とし
ての第２のポリシリコン酸化膜２３を介して消去ゲート
２４Ａに引き抜かれる。When erasing information, the p-type silicon substrate 11, the first n-type diffusion layer 12a, and the second n-type diffusion layer 1 are used.
2b and the control gate 20A are grounded,
A voltage pulse of 15 V and 10 ms is applied to the erase gate 24A. Then, the electrons accumulated in the floating gate 18A are extracted to the erase gate 24A through the second polysilicon oxide film 23 as the third insulating film due to the tunnel effect.
【００６５】本実施例では、情報を書き込むときはホッ
トエレクトロンは第５の酸化シリコン膜１７を通してフ
ローティングゲート１８Ａに注入され、情報を消去する
ときは電子は第２のポリシリコン酸化膜２３を通して引
き抜かれる。すなわち、新たに消去ゲート２４Ａを形成
することにより、書き込みと消去とをそれぞれ別々の絶
縁膜を通して行うことができるので、書き込み及び消去
の繰り返しによる絶縁膜の劣化を抑制することができ
る。In this embodiment, hot electrons are injected into the floating gate 18A through the fifth silicon oxide film 17 when writing information, and electrons are extracted through the second polysilicon oxide film 23 when erasing information. . That is, by newly forming the erase gate 24A, writing and erasing can be performed through separate insulating films, so that deterioration of the insulating film due to repeated writing and erasing can be suppressed.
【００６６】（第３の実施例）図１２は、本発明の第３
の実施例に係るフローティングゲート型ＥＥＰＲＯＭか
らなる半導体記憶装置の断面図である。図１２におい
て、１１は半導体基板としてのｐ型シリコン基板、１２
ａはｐ型シリコン基板１１の表面部に形成された第１の
拡散層としての第１のｎ型拡散層、１２ｂはｐ型シリコ
ン基板１１の表面部に形成された第２の拡散層としての
第２のｎ型拡散層、１７はｐ型シリコン基板１１表面に
形成された第１の絶縁膜としての第５の酸化シリコン
膜、１８Ａは中空構造を有するフローティングゲート、
１９はフローティングゲート１８Ａ表面に形成された第
２の絶縁膜としての第１のポリシリコン酸化膜、２０Ａ
はコントロールゲートである。なお、図１２（ａ）は図
１２（ｂ）のＢＢ’における断面図であり、図１２
（ｂ）は図１２（ａ）のＡＡ’における断面図である。(Third Embodiment) FIG. 12 shows the third embodiment of the present invention.
FIG. 3 is a cross-sectional view of a semiconductor memory device including a floating gate type EEPROM according to the example of FIG. In FIG. 12, 11 is a p-type silicon substrate as a semiconductor substrate, 12
a is a first n-type diffusion layer as a first diffusion layer formed on the surface of the p-type silicon substrate 11, and 12b is a second diffusion layer formed on the surface of the p-type silicon substrate 11. The second n-type diffusion layer, 17 is the fifth silicon oxide film as the first insulating film formed on the surface of the p-type silicon substrate 11, 18A is a floating gate having a hollow structure,
Reference numeral 19 is a first polysilicon oxide film as a second insulating film formed on the surface of the floating gate 18A, and 20A.
Is the control gate. 12A is a sectional view taken along line BB ′ of FIG.
12B is a sectional view taken along line AA ′ of FIG.
【００６７】図１２に示すフローティングゲート型ＥＥ
ＰＲＯＭからなる半導体記憶装置は、第１の実施例に係
る製造方法により製造される。ここで特徴的なのは、コ
ントロールゲート２０Ａとフローティングゲート１８Ａ
とが第２のｎ型拡散層１２ｂよりに形成されるために、
第１のｎ型拡散層１２ａとフローティングゲート１８Ａ
の左端部との間にＭＯＳトランジスタ構造（以後、選択
トランジスタと称する）が構成される点である。Floating gate type EE shown in FIG.
The semiconductor memory device including the PROM is manufactured by the manufacturing method according to the first embodiment. The characteristic here is the control gate 20A and the floating gate 18A.
And are formed in the second n-type diffusion layer 12b,
First n-type diffusion layer 12a and floating gate 18A
The point is that a MOS transistor structure (hereinafter referred to as a select transistor) is formed between the MOS transistor structure and the left end portion thereof.
【００６８】図１２に示すフローティングゲート型ＥＥ
ＰＲＯＭからなる半導体記憶装置の動作について説明す
る。Floating gate type EE shown in FIG.
The operation of the semiconductor memory device including the PROM will be described.
【００６９】情報を書き込みを行うときは、コントロー
ルゲート２０Ａに１２Ｖを印加すると共にｐ型シリコン
基板１１及びソース領域となる第１のｎ型拡散層１２ａ
を接地する。さらにドレイン領域となる第２のｎ型拡散
層１２ｂに５Ｖ、１０μｓの電圧パルスを印加する。こ
のとき、第２のｎ型拡散層１２ｂとｐ型シリコン基板１
１との境界付近でホットエレクトロンが発生し、その一
部はフローティングゲート１８Ａの電位に引かれて第５
の酸化シリコン膜１７を通してフローティングゲート１
８Ａに注入される。電圧パルス印加終了後も、注入され
た電子はフローティングゲート１８Ａ中に蓄積されたま
まとなる。また、このとき、選択トランジスタもコント
ロールゲート２０Ａに印加された１２Ｖの電圧によりＯ
Ｎ状態となる。When writing information, 12V is applied to the control gate 20A and the p-type silicon substrate 11 and the first n-type diffusion layer 12a to be the source region are applied.
Ground. Further, a voltage pulse of 5 V and 10 μs is applied to the second n-type diffusion layer 12b which will be the drain region. At this time, the second n-type diffusion layer 12b and the p-type silicon substrate 1
Hot electrons are generated in the vicinity of the boundary with 1 and a part of the hot electrons are drawn to the potential of the floating gate 18A to generate the fifth electron.
Floating gate 1 through silicon oxide film 17 of
Injected into 8A. Even after the application of the voltage pulse, the injected electrons remain accumulated in the floating gate 18A. At this time, the selection transistor is also turned on by the voltage of 12V applied to the control gate 20A.
The N state is set.
【００７０】情報の消去を行うときは、ｐ型シリコン基
板１１を接地すると共にコントロールゲート２０Ａに−
１５Ｖ、１０ｍｓの電圧パルスを印加する。するとフロ
ーティングゲート１８Ａ中の電子はトンネル効果によっ
て第５の酸化シリコン膜１７を介してｐ型シリコン基板
１１へと引き抜かれる。When erasing information, the p-type silicon substrate 11 is grounded and the control gate 20A is connected to-.
A voltage pulse of 15 V and 10 ms is applied. Then, the electrons in the floating gate 18A are extracted to the p-type silicon substrate 11 through the fifth silicon oxide film 17 by the tunnel effect.
【００７１】このとき、フローティングゲート１８Ａが
過剰消去されたとしても、本実施例に係るフローティン
グゲート型ＥＥＰＲＯＭはＭＯＳトランジスタとしてデ
ィプレッション型の特性を示すことはない。なぜなら、
選択トランジスタが構成されているので、コントロール
ゲート２０Ａを接地すると選択トランジスタが非導通状
態となり、ソース−ドレイン間の電流を遮断することが
できるからである。At this time, even if the floating gate 18A is over-erased, the floating gate type EEPROM according to the present embodiment does not exhibit depletion type characteristics as a MOS transistor. Because
This is because, since the selection transistor is configured, if the control gate 20A is grounded, the selection transistor becomes non-conductive and the current between the source and the drain can be cut off.
【００７２】したがって、フローティングゲート型ＥＥ
ＰＲＯＭがソース及びドレインを共有する複数のセルを
有しており且つ複数のセルの中に過剰消去されたセルが
含まれている場合でも、読み出し対象のセルのコントロ
ールゲートにのみ読み出し電圧を印加して他のセルのコ
ントロールゲートを接地すれば、過剰消去されたセルの
ソース−ドレイン間にも電流が流れない。したがって、
読み出し対象のセルに対して正確な情報の読み出しが可
能になる。Therefore, the floating gate type EE
Even if the PROM has a plurality of cells sharing a source and a drain, and the overerased cells are included in the plurality of cells, the read voltage is applied only to the control gate of the cell to be read. If the control gates of the other cells are grounded, no current flows between the source and drain of the overerased cell. Therefore,
Accurate information can be read from the cell to be read.
【００７３】このように、本実施例によると、フローテ
ィングゲート型ＥＥＰＲＯＭ内に選択トランジスタを構
成することにより、ＥＥＰＲＯＭの過剰消去が発生して
もソース及びドレインを共有する他のＥＥＰＲＯＭの情
報の読み出しの誤りを防止することができる。As described above, according to the present embodiment, by forming the selection transistor in the floating gate type EEPROM, even if the overerasure of the EEPROM occurs, the reading of the information of the other EEPROM sharing the source and the drain can be performed. You can prevent mistakes.
【００７４】[0074]
【発明の効果】請求項１の発明に係る半導体記憶装置に
よると、フローティングゲートが有する中空部の壁面に
も第２の絶縁膜を介してコントロールゲートが形成され
ているので、フローティングゲート−コントロールゲー
ト間の静電容量は従来よりも格段に大きくなる。このた
め、装置の微細化が進んでも、書き込み動作時における
フローティングゲートの電位は十分高くなり書き込み効
率が低下しない。したがって、第２の絶縁膜の膜厚を薄
くする必要がなくなるので、微細化しても書き込み効率
が低下せず且つ信頼性が確保される半導体記憶装置を実
現することができる。According to the semiconductor memory device of the first aspect of the present invention, since the control gate is formed also on the wall surface of the hollow portion of the floating gate via the second insulating film, the floating gate-the control gate. The capacitance between them is much larger than before. Therefore, even if the device is miniaturized, the potential of the floating gate during the write operation becomes sufficiently high and the write efficiency does not decrease. Therefore, it is not necessary to reduce the film thickness of the second insulating film, so that it is possible to realize a semiconductor memory device in which the writing efficiency is not reduced even if the size is reduced and the reliability is ensured.
【００７５】請求項２の発明に係る半導体記憶装置によ
ると、書き込み動作において電子は第１の絶縁膜を通っ
てフローティングゲートに注入され、消去動作において
電子は第３の絶縁膜を通って消去ゲートに引き抜かれ
る。すなわち、書き込みと消去とで電子が通る絶縁膜が
異なるので、従来よりも絶縁膜の劣化を抑制することが
できる。したがって、微細化しても書き込み効率が低下
せず且つ従来よりも信頼性の高い半導体記憶装置を実現
することができる。According to the semiconductor memory device of the second aspect of the invention, in the write operation, electrons are injected into the floating gate through the first insulating film, and in the erase operation, the electrons pass through the third insulating film and the erase gate. Is pulled out. That is, since the insulating film through which electrons pass differs between writing and erasing, deterioration of the insulating film can be suppressed more than before. Therefore, it is possible to realize a semiconductor memory device in which the writing efficiency does not decrease even if the device is miniaturized and the reliability is higher than in the conventional case.
【００７６】請求項３の発明に係る半導体記憶装置によ
ると、コントロールゲートが第１の拡散層と第２の拡散
層との間の領域に第１の絶縁膜を介して接しているの
で、過剰消去によりフローティングゲートに正の電荷が
蓄積している場合でも、コントロールゲートを接地する
ことにより第１の拡散層と第２の拡散層との間の電流を
遮断することができる。このため、第１の拡散層及び第
２の拡散層を共有する他の半導体記憶装置の読み出し動
作において、読み出し対象以外の装置のコントロールゲ
ートを接地することにより情報の読み出しの誤りを防止
することができる。したがって、従来よりも情報の読み
出し精度の高い半導体記憶装置を実現することができ
る。According to the semiconductor memory device of the third aspect of the invention, the control gate is in contact with the region between the first diffusion layer and the second diffusion layer via the first insulating film. Even if positive charges are accumulated in the floating gate by erasing, the current between the first diffusion layer and the second diffusion layer can be cut off by grounding the control gate. Therefore, in a read operation of another semiconductor memory device sharing the first diffusion layer and the second diffusion layer, it is possible to prevent an error in reading information by grounding the control gate of a device other than the read target. it can. Therefore, it is possible to realize a semiconductor memory device with higher information reading accuracy than ever before.
【００７７】請求項４の発明に係る半導体記憶装置によ
ると、フローティングゲートが有する中空部の壁面にも
第２の絶縁膜を介してコントロールゲートが形成されて
いるので、フローティングゲート−コントロールゲート
間の静電容量は従来よりも格段に大きくなる。このた
め、装置の微細化が進んでも、書き込み動作時における
フローティングゲートの電位は十分高くなり書き込み効
率が低下しない。したがって、第２の絶縁膜の膜厚を薄
くする必要がなくなるので、微細化しても書き込み効率
が低下せず且つ信頼性が確保され、さらに従来よりも情
報の読み出し精度の高い半導体記憶装置を実現すること
ができる。According to the semiconductor memory device of the fourth aspect, since the control gate is formed also on the wall surface of the hollow portion of the floating gate via the second insulating film, the floating gate-control gate The capacitance is much larger than before. Therefore, even if the device is miniaturized, the potential of the floating gate during the write operation becomes sufficiently high and the write efficiency does not decrease. Therefore, since it is not necessary to reduce the thickness of the second insulating film, the writing efficiency does not decrease even if the device is miniaturized, reliability is ensured, and a semiconductor memory device with higher information reading accuracy than in the past is realized. can do.
【００７８】請求項５の発明に係る半導体記憶装置によ
ると、書き込み動作において電子は第１の絶縁膜を通っ
てフローティングゲートに注入され、消去動作において
電子は第３の絶縁膜を通って消去ゲートに引き抜かれ
る。すなわち、書き込みと消去とで電子が通る絶縁膜が
異なるので、従来よりも絶縁膜の劣化を抑制することが
できる。したがって、従来よりも信頼性が高く、さらに
微細化しても書き込み効率が低下せず且つ従来よりも情
報の読み出し精度の高い半導体記憶装置を実現すること
ができる。According to the semiconductor memory device of the fifth aspect, electrons are injected into the floating gate through the first insulating film during the write operation, and electrons are erased through the third insulating film during the erase operation. Is pulled out. That is, since the insulating film through which electrons pass differs between writing and erasing, deterioration of the insulating film can be suppressed more than before. Therefore, it is possible to realize a semiconductor memory device which has higher reliability than the conventional one, the writing efficiency does not decrease even if the size is further reduced, and the information reading accuracy is higher than the conventional one.
【００７９】請求項６の発明に係る半導体記憶装置の製
造方法によると、第５の工程により、第１の副絶縁膜の
凹部の側壁面に、内側に膨出した形状を有する第２の副
絶縁膜を形成することができる。このため、第６及び第
７の工程により、前記凹部において中空部を有するフロ
ーティングゲートを形成することができる。さらに、第
８の工程により、フローティングゲートの中空部に入り
込んだ構造を持つコントロールゲートを形成することが
できる。したがって、微細化しても書き込み効率が低下
せず且つ信頼性が確保される半導体記憶装置を製造する
ことができる。According to the method of manufacturing a semiconductor memory device in accordance with the sixth aspect of the present invention, in the fifth step, the second sub-shape having a shape bulging inward is formed on the side wall surface of the recess of the first sub-insulation film. An insulating film can be formed. Therefore, the floating gate having a hollow portion in the recess can be formed by the sixth and seventh steps. Further, by the eighth step, it is possible to form a control gate having a structure that is embedded in the hollow portion of the floating gate. Therefore, it is possible to manufacture a semiconductor memory device in which the writing efficiency is not reduced even if the device is miniaturized and the reliability is ensured.
【００８０】請求項７の発明に係る半導体記憶装置の製
造方法によると、第４の工程により、第２の副絶縁膜を
オーバーハング状に形成することができるので、第５の
工程により、第２の副絶縁膜の内側に膨出した形状を確
実に形成することができる。このため、第６及び第７の
工程により、中空部を有するフローティングゲートを確
実に形成することができる。したがって、微細化しても
書き込み効率が低下せず且つ信頼性が確保される半導体
記憶装置を確実に製造することができる。According to the method of manufacturing a semiconductor memory device in accordance with the seventh aspect of the present invention, the second sub-insulating film can be formed in an overhang shape by the fourth step. Therefore, the fifth sub-step can be performed by the fifth step. The bulged shape can be reliably formed inside the second sub-insulating film. Therefore, the floating gate having the hollow portion can be reliably formed by the sixth and seventh steps. Therefore, it is possible to reliably manufacture the semiconductor memory device in which the writing efficiency is not lowered even if the device is miniaturized and the reliability is ensured.
【図１】本発明の第１の実施例に係るフローティングゲ
ート型ＥＥＰＲＯＭからなる半導体記憶装置の製造方法
を示す工程順断面図である。FIG. 1 is a cross-sectional view in order of the steps, showing a method of manufacturing a semiconductor memory device including a floating gate type EEPROM according to a first embodiment of the present invention.
【図２】本発明の第１の実施例に係るフローティングゲ
ート型ＥＥＰＲＯＭからなる半導体記憶装置の製造方法
を示す工程順断面図である。FIG. 2 is a cross-sectional view in order of the steps, showing a method of manufacturing a semiconductor memory device including a floating gate type EEPROM according to the first embodiment of the present invention.
【図３】本発明の第１の実施例に係るフローティングゲ
ート型ＥＥＰＲＯＭからなる半導体記憶装置の製造方法
を示す工程順断面図である。FIG. 3 is a step-by-step cross-sectional view showing the method of manufacturing the semiconductor memory device including the floating gate type EEPROM according to the first embodiment of the invention.
【図４】本発明の第１の実施例に係るフローティングゲ
ート型ＥＥＰＲＯＭからなる半導体記憶装置の製造方法
を示す工程順断面図である。FIG. 4 is a step-by-step cross-sectional view showing the method of manufacturing the semiconductor memory device including the floating gate type EEPROM according to the first embodiment of the invention.
【図５】本発明の第１の実施例に係るフローティングゲ
ート型ＥＥＰＲＯＭからなる半導体記憶装置の製造方法
を示す工程順断面図である。FIG. 5 is a step-by-step cross-sectional view showing the method of manufacturing the semiconductor memory device including the floating gate type EEPROM according to the first embodiment of the invention.
【図６】本発明の第１の実施例に係るフローティングゲ
ート型ＥＥＰＲＯＭからなる半導体記憶装置の製造方法
を示す工程順断面図である。FIG. 6 is a cross-sectional view in order of the steps, showing a method of manufacturing a semiconductor memory device including a floating gate type EEPROM according to the first embodiment of the present invention.
【図７】本発明の第１の実施例に係るフローティングゲ
ート型ＥＥＰＲＯＭからなる半導体記憶装置の製造方法
を示す工程順断面図である。FIG. 7 is a step-by-step cross-sectional view showing the method of manufacturing the semiconductor memory device including the floating gate type EEPROM according to the first embodiment of the present invention.
【図８】本発明の第１の実施例に係るフローティングゲ
ート型ＥＥＰＲＯＭからなる半導体記憶装置の製造方法
を示す工程順断面図である。FIG. 8 is a step-by-step cross-sectional view showing the manufacturing method of the semiconductor memory device including the floating gate type EEPROM according to the first embodiment of the invention.
【図９】本発明の第２の実施例に係るフローティングゲ
ート型ＥＥＰＲＯＭからなる半導体記憶装置の製造方法
を示す工程順断面図である。FIG. 9 is a step-by-step cross-sectional view showing the method of manufacturing the semiconductor memory device including the floating gate type EEPROM according to the second embodiment of the present invention.
【図１０】本発明の第２の実施例に係るフローティング
ゲート型ＥＥＰＲＯＭからなる半導体記憶装置の製造方
法を示す工程順断面図である。FIG. 10 is a step-by-step cross-sectional view showing the method of manufacturing the semiconductor memory device including the floating gate type EEPROM according to the second embodiment of the present invention.
【図１１】本発明の第２の実施例に係るフローティング
ゲート型ＥＥＰＲＯＭからなる半導体記憶装置の製造方
法を示す工程順断面図である。FIG. 11 is a step-by-step cross-sectional view showing the manufacturing method of the semiconductor memory device including the floating gate type EEPROM according to the second embodiment of the invention.
【図１２】本発明の第３の実施例に係るフローティング
ゲート型ＥＥＰＲＯＭからなる半導体記憶装置を示す断
面図である。FIG. 12 is a sectional view showing a semiconductor memory device including a floating gate type EEPROM according to a third embodiment of the present invention.
【図１３】従来のフローティングゲート型ＥＥＰＲＯＭ
からなる半導体記憶装置の製造方法を示す工程順断面図
である。FIG. 13 is a conventional floating gate type EEPROM.
6A to 6C are cross-sectional views in order of the steps, showing the method for manufacturing the semiconductor memory device.
１１ ｐ型シリコン基板（半導体基板） １２ａ 第１のｎ型拡散層（第１の拡散層） １２ｂ 第２のｎ型拡散層（第２の拡散層） １３ 第１の酸化シリコン膜 １４ 第２の酸化シリコン膜（第１の副絶縁膜） １５ 第３の酸化シリコン膜 １６ 第４の酸化シリコン膜（第２の副絶縁膜） １７ 第５の酸化シリコン膜（第１の絶縁膜） １８ 第１のポリシリコン膜 １８ａ 中空部 １８Ａ フローティングゲート １９ 第１のポリシリコン酸化膜（第２の絶縁膜） ２０ 第２のポリシリコン膜 ２０Ａ コントロールゲート ２１ 第６の酸化シリコン膜（第４の絶縁膜） ２２ 第７の酸化シリコン膜（第４の絶縁膜） ２３ 第２のポリシリコン酸化膜（第３の絶縁膜） ２４ 第３のポリシリコン膜 ２４Ａ 消去ゲート ５１ ｐ型シリコン基板 ５２ 第１のｎ型拡散層 ５３ 第２のｎ型拡散層 ５４ 酸化シリコン膜 ５５ 第１のポリシリコン膜 ５５Ａ フローティングゲート ５６ ポリシリコン酸化膜 ５７ 第２のポリシリコン膜 ５７Ａ コントロールゲート 11 p-type silicon substrate (semiconductor substrate) 12a first n-type diffusion layer (first diffusion layer) 12b second n-type diffusion layer (second diffusion layer) 13 first silicon oxide film 14 second Silicon oxide film (first sub-insulating film) 15 Third silicon oxide film 16 Fourth silicon oxide film (second sub-insulating film) 17 Fifth silicon oxide film (first insulating film) 18 First Polysilicon film 18a Hollow part 18A Floating gate 19 First polysilicon oxide film (second insulating film) 20 Second polysilicon film 20A Control gate 21 Sixth silicon oxide film (fourth insulating film) 22 Seventh silicon oxide film (fourth insulating film) 23 Second polysilicon oxide film (third insulating film) 24 Third polysilicon film 24A Erase gate 51 p-type silicon substrate 52 First n-type diffusion 53 second n-type diffusion layer 54 a silicon oxide film 55 first polysilicon film 55A floating gate 56 polysilicon oxide film 57 second polysilicon film 57A control gate
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115 ─────────────────────────────────────────────────── ─── Continuation of the front page (51) Int.Cl. 6 Identification code Office reference number FI technical display location H01L 27/115
Claims (7)
ィングゲートと、 前記半導体基板の表面部における前記フローティングゲ
ートの一方の側端の下方に形成された前記半導体基板と
反対の導電型の第１の拡散層と、 前記半導体基板の表面部における前記フローティングゲ
ートの他方の側端の下方に形成された前記半導体基板と
反対の導電型の第２の拡散層と、 前記フローティングゲート表面に形成された第２の絶縁
膜と、 前記第２の絶縁膜表面に形成されたコントロールゲート
とを備えた半導体記憶装置において、 前記フローティングゲートは中空部を有しており、 前記第２の絶縁膜は、前記フローティングゲートの中空
部の壁面にも形成されており、 前記コントロールゲートは、前記フローティングゲート
の中空部の壁面に形成された前記第２の絶縁膜表面にも
形成されていることを特徴とする半導体記憶装置。1. A semiconductor substrate of one conductivity type, a first insulating film formed on the semiconductor substrate, a floating gate formed in a predetermined region on the first insulating film, and the semiconductor substrate. A first diffusion layer of a conductivity type opposite to the semiconductor substrate formed below one side end of the floating gate on the surface part of the floating gate; and the other side end of the floating gate on the surface part of the semiconductor substrate. A second diffusion layer having a conductivity type opposite to the semiconductor substrate formed below, a second insulating film formed on the surface of the floating gate, and a control gate formed on the surface of the second insulating film. In the semiconductor memory device, the floating gate has a hollow portion, and the second insulating film is also formed on a wall surface of the hollow portion of the floating gate. And has the control gate, the semiconductor memory device characterized by being formed in the hollow portion wall surface formed the second insulating film surface of the floating gate.
膜を介して接すると共に前記コントロールゲートと第４
の絶縁膜を介して接する消去ゲートをさらに備えている
ことを特徴とする請求項１に記載の半導体記憶装置。2. The floating gate is in contact with the floating gate through a third insulating film, and the control gate is connected to the fourth gate.
2. The semiconductor memory device according to claim 1, further comprising an erase gate in contact with the insulating film of FIG.
ィングゲートと、 前記半導体基板の表面部における前記フローティングゲ
ートの一方の側端よりも外方の位置の下方に形成された
前記半導体基板と反対の導電型の第１の拡散層と、 前記半導体基板の表面部における前記フローティングゲ
ートの他方の側端の下方に形成された前記半導体基板と
反対の導電型の第２の拡散層と、 前記フローティングゲート表面に形成された第２の絶縁
膜と、 前記第２の絶縁膜表面に形成されると共に、前記第１の
絶縁膜表面における前記第１の拡散層上方と前記フロー
ティングゲートの他方の側端との間の領域にも形成され
たコントロールゲートとを備えていることを特徴とする
半導体記憶装置。3. A semiconductor substrate of one conductivity type, a first insulating film formed on the semiconductor substrate, a floating gate formed in a predetermined region on the first insulating film, and the semiconductor substrate. A first diffusion layer of a conductivity type opposite to the semiconductor substrate, which is formed below a position outside one side end of the floating gate on the surface portion of the floating gate, and the floating gate on the surface portion of the semiconductor substrate. A second diffusion layer of a conductivity type opposite to the semiconductor substrate formed under the other side end of the second insulating film, a second insulating film formed on the floating gate surface, and a second insulating film surface formed on the second insulating film surface. And a control gate formed on the surface of the first insulating film between the upper side of the first diffusion layer and the other side end of the floating gate. A semiconductor memory device characterized by the above.
しており、 前記第２の絶縁膜は、前記フローティングゲートの中空
部の壁面にも形成されており、 前記コントロールゲートは、前記フローティングゲート
の中空部の壁面に形成された前記第２の絶縁膜表面にも
形成されていることを特徴とする請求項３に記載の半導
体記憶装置。4. The floating gate has a hollow portion, the second insulating film is also formed on a wall surface of the hollow portion of the floating gate, and the control gate has a hollow portion of the floating gate. The semiconductor memory device according to claim 3, wherein the semiconductor memory device is also formed on a surface of the second insulating film formed on a wall surface of the portion.
膜を介して接すると共に前記コントロールゲートと第４
の絶縁膜を介して接する消去ゲートをさらに備えたこと
を特徴とする請求項３又は４に記載の半導体記憶装置。5. The control gate is in contact with the floating gate via a third insulating film and the fourth gate.
5. The semiconductor memory device according to claim 3, further comprising an erase gate in contact with the insulating film.
体基板と反対の導電型の第１及び第２の拡散層を形成す
る第１の工程と、 前記半導体基板上に第１の副絶縁膜を形成する第２の工
程と、 前記第１の副絶縁膜の所定部分を除去して凹部を形成す
る第３の工程と、 前記第１の副絶縁膜表面及び前記凹部の壁面に第２の副
絶縁膜を形成する第４の工程と、 前記第２の副絶縁膜に対して異方性エッチングを行い、
前記凹部の側壁面にのみ前記第２の副絶縁膜を残留させ
る第５の工程と、 前記凹部底面の表面に第１の絶縁膜を形成して、前記第
１の副絶縁膜、第２の副絶縁膜及び第１の絶縁膜表面に
第１の導電膜を形成する第６の工程と、 前記第１の導電膜の所定部分をエッチング除去してフロ
ーティングゲートを形成する第７の工程と、 前記フローティングゲート表面に第２の絶縁膜を形成
し、前記第２の絶縁膜表面に第２の導電膜を形成し、前
記第２の導電膜の所定部分をエッチング除去してコント
ロールゲートを形成する第８の工程とを備えており、 前記第５の工程において前記凹部の側壁面に残留される
第２の副絶縁膜は内側に膨出する形状に形成され、 前記第６の工程において形成される第１の導電膜は前記
凹部において中空部をを有し、 前記第８の工程において、前記第２の絶縁膜は前記フロ
ーティングゲートの中空部の壁面にも形成されると共
に、前記第２の導電膜は前記フローティングゲートの中
空部の壁面に形成された前記第２の絶縁膜表面にも形成
されることを特徴とする半導体記憶装置の製造方法。6. A first step of forming first and second diffusion layers of a conductivity type opposite to the semiconductor substrate on a surface portion of a semiconductor substrate of one conductivity type, and a first sub-insulation on the semiconductor substrate. A second step of forming a film; a third step of removing a predetermined portion of the first sub-insulating film to form a recess; and a second step of forming a recess on the surface of the first sub-insulating film and a wall surface of the recess. A fourth step of forming a sub-insulating film, and anisotropically etching the second sub-insulating film,
A fifth step of leaving the second sub-insulating film only on the sidewall surface of the recess, and a first insulating film on the bottom surface of the recess to form the first sub-insulating film and the second sub-insulating film. A sixth step of forming a first conductive film on the surface of the sub-insulating film and the first insulating film; and a seventh step of forming a floating gate by etching away a predetermined portion of the first conductive film. A second insulating film is formed on the surface of the floating gate, a second conductive film is formed on the surface of the second insulating film, and a predetermined portion of the second conductive film is removed by etching to form a control gate. And an eighth step, wherein the second sub-insulating film remaining on the sidewall surface of the recess in the fifth step is formed in a shape that swells inward, and is formed in the sixth step. The first conductive film having a hollow portion in the recess, In the eighth step, the second insulating film is formed on the wall surface of the hollow portion of the floating gate, and the second conductive film is formed on the wall surface of the hollow portion of the floating gate. 2. A method for manufacturing a semiconductor memory device, which is also formed on the surface of an insulating film of 2.
Ｐａ以下の条件で形成する工程を含むことを特徴とする
請求項６に記載の半導体記憶装置の製造方法。7. In the fourth step, the pressure of the second sub-insulating film is reduced to 10 by a reduced pressure vapor deposition method.
7. The method of manufacturing a semiconductor memory device according to claim 6, including a step of forming under a condition of Pa or less.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131373A JPH08330450A (en) | 1995-05-30 | 1995-05-30 | Semiconductor storage device and its manufacture |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7131373A JPH08330450A (en) | 1995-05-30 | 1995-05-30 | Semiconductor storage device and its manufacture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH08330450A true JPH08330450A (en) | 1996-12-13 |
Family
ID=15056430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7131373A Withdrawn JPH08330450A (en) | 1995-05-30 | 1995-05-30 | Semiconductor storage device and its manufacture |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH08330450A (en) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475897B1 (en) * | 1997-12-29 | 2005-06-21 | 주식회사 하이닉스반도체 | Manufacturing method of semiconductor device |
| US7199425B2 (en) | 2003-05-26 | 2007-04-03 | Kabushiki Kaisha Toshiba | Non-volatile memory cells |
| JP2010272675A (en) * | 2009-05-21 | 2010-12-02 | Toshiba Corp | Semiconductor memory device |
-
1995
- 1995-05-30 JP JP7131373A patent/JPH08330450A/en not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100475897B1 (en) * | 1997-12-29 | 2005-06-21 | 주식회사 하이닉스반도체 | Manufacturing method of semiconductor device |
| US7199425B2 (en) | 2003-05-26 | 2007-04-03 | Kabushiki Kaisha Toshiba | Non-volatile memory cells |
| US7391076B2 (en) | 2003-05-26 | 2008-06-24 | Kabushiki Kaisha Toshiba | Non-volatile memory cells |
| JP2010272675A (en) * | 2009-05-21 | 2010-12-02 | Toshiba Corp | Semiconductor memory device |
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