JPH0897701A - 半導体回路 - Google Patents

Abstract

(57)【要約】 【目的】 半導体出力回路の貫通電流を抑制する。 【構成】 出力信号線５と電源ノード１の間に互いに並
列に接続されるＭＯＳトランジスタＰ１〜Ｐ５の制御電
極をそれぞれ相互接続する有意の抵抗値を有する抵抗Ｒ
１〜Ｒ４に対し、ＭＯＳトランジスタＰ１〜Ｐ５の制御
電極へ与えられる信号と相補な信号を制御電極に受ける
追加のＭＯＳトランジスタＰ６を電源ノード１と制御電
極線（Ｒ１〜Ｒ４）に設ける。ＭＯＳトランジスタＰ１
〜Ｐ５の非導通時、追加のＭＯＳトランジスタＰ６が導
通し、内部ノードＩＮＡ１〜ＩＮＡ５がインバータＡ１
と追加のＭＯＳトランジスタＰ６により電源電圧へ駆動
され、ＭＯＳトランジスタＰ１〜Ｐ５が同じタイミング
で非導通状態とされる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体回路に関し、
特に、入力信号に応答してこの入力信号の論理レベルに
対応する論理レベルの信号を出力する半導体回路に関す
る。より具体的には、この発明は、半導体集積回路に含
まれる出力回路に関する。

【０００２】

【従来の技術】図１１は、従来の出力回路の構成を示す
図である。図１１において、従来の出力回路は、基準電
位としての第１の電源電位Ｖｃｃを供給する電源ノード
１と出力端子４に接続される出力信号線５の間に互いに
並列に接続されるｐチャネルＭＯＳトランジスタＰ１〜
Ｐ５と、第２の基準電位としての接地電位ＧＮＤを供給
する接地ノード２と出力信号線５の間に互いに並列に接
続されるｎチャネルＭＯＳトランジスタＮ１〜Ｎ５と、
ｐチャネルＭＯＳトランジスタＰ１〜Ｐ５の制御電極と
してのゲート電極の間に接続される抵抗Ｒ１〜Ｒ４と、
ｎチャネルＭＯＳトランジスタＮ１〜Ｎ５のゲート電極
のそれぞれの間に接続される抵抗Ｒ５〜Ｒ８を含む。抵
抗Ｒ１〜Ｒ４は直列に接続され、その一方端は前段のｐ
チャネルＭＯＳトランジスタのゲート電極に接続され、
他方端が次段のｐチャネルＭＯＳトランジスタのゲート
電極に接続される。同様に、抵抗Ｒ５〜Ｒ８も直列に接
続され、それぞれの一方端は前段のｎチャネルＭＯＳト
ランジスタのゲート電極に接続され、それぞれの他方端
は次段のｎチャネルＭＯＳトランジスタのゲート電極に
接続される。

【０００３】従来の出力回路は、さらに、入力信号ＩＮ
を受ける入力ノード３からノード３ａを介して与えられ
る入力信号ＩＮ１を反転して抵抗Ｒ１〜Ｒ４へ与えるイ
ンバータＡ１と、入力ノード３から入力ノード３ｂに与
えられた入力信号ＩＮ２を反転して抵抗Ｒ５〜Ｒ８へ与
えるインバータＡ２を含む。入力信号ＩＮ１およびＩＮ
２は同じ信号であるが、後の説明を簡略化するために互
いに異なる参照符号で示す。次に、この図１１に示す出
力回路の動作をその動作波形図である図１２を参照して
説明する。

【０００４】入力信号ＩＮがＬレベルのとき、インバー
タＡ１によりノードＩＮＡ１〜ＩＮＡ５はＨレベルにあ
り、ｐチャネルＭＯＳトランジスタＰ１〜Ｐ５はすべて
オフ状態にある。一方、インバータＡ２により、ノード
ＩＮＢ１〜ＩＮＢ５はＨレベルにあり、ｎチャネルＭＯ
ＳトランジスタＮ１〜Ｎ５はすべてオン状態にあり、出
力信号線５および出力ノード４は接地電位ＧＮＤレベル
のＬレベルにある。

【０００５】入力信号ＩＮ（ＩＮ１、ＩＮ２）がＨレベ
ルへ立上がると、インバータＡ１およびＡ２の出力信号
がＬレベルへと立下がる。このとき、抵抗Ｒ１〜Ｒ４は
遅延素子として機能し、インバータＡ１の出力信号を順
次遅延させて伝達する。同様に抵抗Ｒ５〜Ｒ８も遅延素
子として機能し、インバータＡ２の出力信号を遅延させ
て伝達する。したがって、まずノードＩＮＡ１およびＩ
ＮＢ１の電位レベルがＬレベルへ立下がり、ｐチャネル
ＭＯＳトランジスタＰ１がオン状態、ｎチャネルＭＯＳ
トランジスタＮ１がオフ状態とされる。このときまだｐ
チャネルＭＯＳトランジスタＰ２〜Ｐ４はオフ状態にあ
り、またｎチャネルＭＯＳトランジスタＮ２〜Ｎ４もオ
ン状態にある。この状態においては、出力信号線５は電
源ノード１からｐチャネルＭＯＳトランジスタＰ１を介
して充電される。所定時間が経過すると、ノードＩＮＡ
２およびＩＮＢ２の電位がＬレベルに立下がり、ｐチャ
ネルＭＯＳトランジスタＰ２がオン状態、ｎチャネルＭ
ＯＳトランジスタＮ２がオフ状態とされる。これによ
り、出力信号線５はｐチャネルＭＯＳトランジスタＰ１
およびＰ２を介して充電され、その出力ノードＡから出
力される信号ＤＯＵＴが上昇する。同様にして、ノード
ＩＮＡ３およびＩＮＢ３がＬレベルに立下がり、次いで
ノードＩＮＡ４およびＩＮＢ４、さらに次いでノードＩ
ＮＡ５およびノードＩＮＢ５がそれぞれ順次Ｌレベルに
立下がる。ｐチャネルＭＯＳトランジスタＰ３〜Ｐ５が
順次導通状態とされ、ｎチャネルＭＯＳトランジスタＮ
３〜Ｎ５が順次オフ状態となる。これにより、出力信号
線５がＭＯＳトランジスタＰ１〜Ｐ５で高速で充電され
て、出力信号ＤＯＵＴがＨレベルへと立上がる。

【０００６】一方、入力信号ＩＮがＨレベルからＬレベ
ルへ立下がるとき、内部ノードＩＮＡ１およびＩＮＢ１
がインバータＡ１およびＡ２によりその電圧レベルがＨ
レベルへ立上がり、ｐチャネルＭＯＳトランジスタＰ１
が非導通状態となり、ｎチャネルＭＯＳトランジスタＮ
１が導通状態とされ、出力信号線５がｎチャネルＭＯＳ
トランジスタＮ１を介して放電され、その電位が少し低
下する。次いで、ノード（ＩＮＡ２、ＩＮＢ２）、（Ｉ
ＮＡ３、ＩＮＢ３）、（ＩＮＡ４、ＩＮＢ４）、および
（ＩＮＡ５、ＩＮＢ５）の電位が順次Ｈレベルとなり、
ｎチャネルＭＯＳトランジスタＮ２〜Ｎ５がそれぞれ順
次導通状態となり、ｐチャネルＭＯＳトランジスタＰ２
〜Ｐ５が順次オフ状態とされる。これにより、出力信号
線５が順次増加する電流により放電され、最終的に接地
電位ＧＮＤのレベルで放電される。

【０００７】この図１１に示す出力回路の構成におい
て、１つのｐチャネルＭＯＳトランジスタを５つのｐチ
ャネルＭＯＳトランジスタに分割し、この分割されたｐ
チャネルＭＯＳトランジスタを順次オン状態として出力
ノードを充電し、また同様に１つのｎチャネルＭＯＳト
ランジスタを５つのｎチャネルＭＯＳトランジスタに分
割し、順次出力信号線を放電する構成として出力信号線
および出力ノードを順次駆動することにより以下の効果
を実現することを図る。

【０００８】図１３に示すように出力回路により電源ノ
ード１へ電源電圧Ｖｃｃを供給する電源線１ａには誘導
性負荷（寄生インダクタンス）Ｌ１が存在し、また接地
ノード２へ接地電圧を供給するスイッチ線２ａにも同様
の誘導性負荷（寄生インダクタンス）Ｌ２が存在する。
また出力ノード４から出力パッド（リードフレームを含
む）の間の信号線にも同様に誘導性負荷Ｌ３ならびに外
部負荷および配線容量に起因する寄生容量Ｃが存在す
る。出力ノード４（４ａ）を高速で駆動（充放電）する
ために、ＭＯＳトランジスタＰおよびＮの電流供給力を
大きくすると以下の問題が生じる。すなわち、電源線１
ａから出力ノード４ａの間にインダクタンスＬ１および
Ｌ３と容量Ｃにより共振回路が形成され、また接地線２
ａから出力ノード４ａの間にインダクタンスＬ２、およ
びＬ３ならびに容量Ｃにより共振回路が形成される。ノ
ード４の電位がＨレベルのときに、入力信号ＩＮがＬレ
ベルに立下がると、ｎチャネルＭＯＳトランジスタＮが
導通し、その大きな電流供給力をもってノード４および
４ａを接地電位レベルへと放電する。この放電は負荷容
量（寄生容量）ＣからインダクタンスＬ３およびＬ２を
介して接地電位レベルへと電荷を放電することに対応す
る。したがってインダクタンスに急激に大きな電流変化
が生じ、この大きな駆動電流により、出力ノード４ａの
電位が接地電位レベル以下にまで低下し、いわゆるアン
ダーシュートが生じ、このアンダーシュートにより出力
ノード４，４ａにリンギングが発生する。この出力ノー
ド４のリンギングは、電流変化が大きければ大きいほど
この程度が激しくなる。インダクタンスにおいて発生す
る電圧Ｖは、Ｖ＝−Ｌ・ｄｉ／ｄｔで表わされるためで
ある。ここでＬは誘電性負荷のインダクタンスを示し、
ｄｉ／ｄｔは電流ｉの時間変化を示す。

【０００９】入力信号ＩＮがＨレベルからＬレベルへと
下がり、ｐチャネルＭＯＳトランジスタＰが導通し、ｎ
チャネルＭＯＳトランジスタＮが非導通とされるとき
も、同様に、図１４に示すように、大きな駆動電流が容
量Ｃへ流込み、ノード４の電位が電源電圧Ｖｃｃレベル
以上まで上昇する。このようなオーバーシュートにより
ノード４にリンギングが発生する。このようなリンギン
グが発生した場合、出力ノード４は、リンギングが安定
化するまでその論理レベルが確定されず、その信号出力
タイミングはこのリンギングが安定化するまで遅らされ
ることになり、高速で信号を出力することができなくな
る。

【００１０】また、オーバーシュートまたはアンダーシ
ュートが生じた場合、電源線１ａまたは接地線２ａの誘
導性負荷Ｌ１またはＬ２により大きな誘起電圧が生じ、
電源電圧Ｖｃｃまたは接地電圧ＧＮＤが変動し、電源線
１ａまたは接地線２ａの電圧を利用する他の回路の入出
力レベルが変化し、他の回路において誤動作が生じる可
能性がある。

【００１１】上述のように、大きな駆動力で出力ノード
を高速駆動する代わりに、比較的小さな電流駆動力を持
つｐチャネルＭＯＳトランジスタＰ１〜Ｐ５またはｎチ
ャネルＭＯＳトランジスタＮ１〜Ｎ５を順次導通状態と
することにより、急激な電流変化の発生を防止し、これ
によりオーバーシュートおよびアンダーシュートなどの
リンギングの発生の防止を図る。すなわち、最初は比較
的小さな電流動力で出力ノード４を充電または放電し、
出力ノード４の電位が変化し、高速で駆動してもリンギ
ングが発生しない状態になったときにすべてのトランジ
スタを導通状態として高速で出力ノード４を充電または
放電する。これにより、リンギングの発生を抑止しつつ
出力信号の発生タイミングの遅延を防止することを図
る。

【００１２】

【発明が解決しようとする課題】図１５は図１１に示す
出力回路のｐチャネルＭＯＳトランジスタの部分の平面
レイアウトおよびその等価回路を示す図である。図１５
（Ａ）において、フィールド活性領域Ｆ内に活性領域
（不純物領域）が互いに分離して配置される。ドレイン
領域Ｄ（Ｄ１〜Ｄ３）とソース領域Ｓ（Ｓ１〜Ｓ3 ）が
交互に配置される。ドレイン領域Ｄとソース領域Ｓの間
にゲート電極ＧＡ１〜ＧＡ５が配置される。すなわちこ
のフィールド活性領域Ｆ内において、隣接する２つのｐ
チャネルＭＯＳトランジスタにより１つの不純物領域が
共有される。ゲート電極ＧＡ１〜ＧＡ５は、ゲート電極
配線Ｇにより相互接続されて１つのゲート電極を構成す
る。ソース領域Ｓ１〜Ｓ３はコンタクト孔ＣＨｓを介し
て電源線Ｖに接続され、ドレインＤ１〜Ｄ３はコンタク
ト孔ＣＨｄを介して出力信号線ＤＴに接続される。出力
信号線ＤＴおよび電源線Ｖは、通常は、低抵抗のアルミ
ニウム配線層で形成され、ゲート電極配線Ｇは、比較的
抵抗値の高いポリシリコンで構成される。図１５（Ｂ）
に示すように、ゲート電極ＧＡ１〜ＧＡ５はそれぞれ抵
抗値Ｒ１を有し、隣接するゲート電極を接続するゲート
電極配線部分は抵抗値Ｒ２を有する。ゲート電極配線Ｇ
はすべてのゲート電極層ＧＡ１〜ＧＡ５を相互接続して
おり、等価的にこれらのゲート配線長が長くなり、この
ゲート電極配線Ｇの配線抵抗および寄生容量により、入
力信号ＩＮの伝播に遅延が生じ、ＭＯＳトランジスタＰ
１〜Ｐ５の導通タイミングが互いに異なることになる。

【００１３】このゲート電極配線Ｇにおける信号伝播遅
延が大きいほど、出力ノード４は緩やかに駆動され、十
分にこの出力ノード４の電位が十分変化した時点ですべ
てのＭＯＳトランジスタが導通状態となるため、リンギ
ング等のノイズの発生を抑制することができる。

【００１４】この図１５（Ａ）および（Ｂ）に示すｐチ
ャネルＭＯＳトランジスタの配線レイアウトは、電源電
圧Ｖｃｃを伝達する電源線Ｖを接地電圧ＧＮＤを伝達す
る接地線に置換えれば、ｎチャネルＭＯＳトランジスタ
Ｎ１〜Ｎ５に対しての配線レイアウトが得られる。

【００１５】しかしながら、このような従来の出力回路
の場合、以下のような問題が生じる。

【００１６】すなわち、図１２に示す動作波形図から見
られるように、たとえば時刻ＴｊにおいてノードＩＮＡ
１およびＩＮＢ１がともにＬレベルとなったとき、残り
の内部ノードＩＮＡ３とＩＮＢ３〜ＩＮＡ５、ＩＮＢ５
はまだＨレベルにある。したがってｐチャネルＭＯＳト
ランジスタＰ１がオン状態になりかつｎチャネルＭＯＳ
トランジスタＮ３〜Ｎ５がオン状態となる。したがって
ｐチャネルＭＯＳトランジスタＰ１からｎチャネルＭＯ
ＳトランジスタＮ３〜Ｎ５を介して接地電位レベルへと
電流が流れる。このため、消費電流が増加するととも
に、電源ノード１の電源電圧Ｖｃｃが放電され、その電
源電圧Ｖｃｃのレベルが変動し、ノイズが発生するとい
う問題が生じ、また接地ノード２へ電流が流れ、その接
地電圧ＧＮＤの電圧レベルが上昇し、接地電圧において
ノイズが生じるという問題が発生する。

【００１７】これは、また入力信号ＩＮがＨレベルから
Ｌレベルへ低下するとき、時刻ＴｈにおいてノードＩＮ
Ａ１およびＩＮＢ１がともにＨレベルのとき、ノードＩ
ＮＡ３、ＩＮＢ３〜ＩＮＡ５、ＩＮＢ５がまだＬレベル
であり、ｎチャネルＭＯＳトランジスタＮ１がオン状態
にあり、ｐチャネルＭＯＳトランジスタＰ３〜Ｐ５がオ
ン状態となるとき、同様に電源電圧Ｖｃｃに接地電圧Ｇ
ＮＤにノイズが発生するとともに貫通電流により消費電
流が増加するという問題が発生する。

【００１８】さらに、出力信号のノイズをより低減する
ために、このゲート電極配線Ｇの抵抗を大きくする場
合、図１５（Ｂ）におけるゲート電極接続部分の抵抗値
Ｒ２を大きくする必要がある。この場合、ゲート電極配
線層はポリシリコンで構成されており、この部分の長さ
を長くする必要が生じ、ゲート電極配線のパターン面積
も大きくなり、応じて出力回路の占有面積が増加すると
いう問題が生じる。

【００１９】また、上述の出力回路を含む半導体集積回
路の高速動作を実現するために、ゲート電極配線の抵抗
値Ｒ１を小さくし、ゲート電極配線の信号伝播遅延を小
さくすることが行なわれた場合、図１５（Ｂ）に示すゲ
ート電極配線の抵抗値Ｒ１およびＲ２を十分な値とする
ためには、このゲート電極配線層Ｇを長くする必要が生
じ、同様にゲート電極配線などの占有面積が増加すると
いう問題が生じる。

【００２０】それゆえ、この発明の目的は、低占有面積
でかつ低消費電力で安定に出力信号を生成することので
きる半導体回路を提供することである。

【００２１】

【課題を解決するための手段】この発明は、要約すれ
ば、互いに並列に接続されて出力ノードを駆動する複数
のトランジスタ素子を含む出力回路において、これらの
トランジスタが導通状態となるときには互いに導通タイ
ミングを異ならせ、かつこれらのＭＯＳトランジスタが
非導通状態となるときにすべて同時に非導通状態とする
ようにしたものである。

【００２２】請求項１に係る半導体回路は、第１の基準
電位を供給する基準ノードと出力ノードに結合される出
力信号線との間に互いに並列に接続され、かつ各々が第
１の論理レベルの信号がその制御電極に与えられたとき
導通する複数の第１のトランジスタと、これら複数の第
１のトランジスタの各制御電極を相互接続する有意の抵
抗値を有する制御電極線と、基準ノードと制御電極線と
の間に設けられ、第１の論理レベルの信号が制御電極に
与えられると導通する少なくとも１個の第２のトランジ
スタと、入力信号から互いに相補な信号の対を生成し、
この生成した相補な信号の対の一方および他方をそれぞ
れ第１および第２のトランジスタの制御電極へ印加する
出力とを含む。

【００２３】請求項２に係る半導体回路は、第１の電位
を供給する第１の基準ノードと出力ノードに結合される
出力信号線との間に互いに並列に接続され、それぞれの
制御電極に第１の論理レベルの信号を与えられたとき導
通する複数の第１のトランジスタと、有意の抵抗値を有
しかつ複数の第１のトランジスタの制御電極を相互接続
する第１の制御電極線と、第１の基準ノードと第１の制
御電極線との間に接続されかつその制御電極に第１の論
理レベルの信号を与えられると導通する少なくとも１個
の第２のトランジスタと、第１の電位と相補な論理の第
２の電位を受ける第２の基準ノードと出力信号線との間
に並列に接続され、かつ制御電極に第２の論理レベルの
信号が印加されると導通する複数の第３のトランジスタ
と、これら複数の第３のトランジスタの制御電極を相互
接続する有意の抵抗値を有する第２の制御電極線と、第
２の電源ノードと第２の制御電極線との間に接続されそ
の制御電極に第２の論理レベルの信号が印加されると導
通する少なくとも１個の第４のトランジスタと、入力信
号から互いに相補な論理の信号の対を生成し、第１およ
び第２の制御電源線へこの相補な論理の信号の対の一方
の信号を与えかつ第２および第４のトランジスタの制御
電極へこの相補な論理の信号の対の他方の信号を与える
手段とを備える。

【００２４】請求項３に係る半導体回路は、入力ノード
へ与えられた信号を所定時間遅延させて内部入力ノード
に出力する遅延素子と、出力ノードに接続される出力信
号線と、基準電圧を受ける基準ノードと出力信号線との
間に互いに並列に接続されその制御電極に第１の論理の
信号が印加されると導通する複数のトランジスタと、こ
れら複数のトランジスタの制御電極の間にそれぞれ接続
される互いに縦列接続される複数の論理ゲートを含み、
これら複数の論理ゲートの各々は、入力ノードに接続さ
れる第１の入力と前段トランジスタの制御電極に接続さ
れる第２の入力と次段トランジスタの制御電極および次
段論理ゲートの第２の入力に接続される出力とを有す
る。これら複数の論理ゲートの各々は、また、内部入力
ノードの電位が第１の論理レベルのときこの内部入力ノ
ードの電位を所定時間遅延させて順次転送しかつこの内
部入力ノードの信号が第２の論理レベルのとき遅延素子
と実質的に同じ遅延時間をもって入力ノードの信号を該
出力に伝達する。

【００２５】請求項４に係る半導体回路は、請求項３の
遅延素子が入力ノードに与えられた信号を反転しかつ所
定時間遅延し、反転遅延を構成する否定遅延素子を含
み、かつ複数の論理ゲートの各々が、第２の入力に与え
られた信号を反転する第２の否定遅延素子と、第１の否
定遅延素子と同じゲート遅延を有し、この第２の否定遅
延素子の出力信号と入力ノードの信号とを受けて、第２
の入力へ与えられた信号が第１の論理レベルのときその
出力に第２の論理レベルの信号を出力するゲート素子と
を備える。

【００２６】請求項５に係る半導体回路は、請求項４の
遅延素子が入力ノードへ与えられた信号をバッファ処理
してかつ所定時間遅延するバッファ遅延素子で構成さ
れ、かつ複数の論理ゲートの各々が、第２の入力へ与え
られた信号と第１の入力へ与えられた信号を受け、この
第１の入力へ与えられた信号が第２の論理レベルのとき
第１の論理レベルの信号を出力するゲート素子と、この
ゲート素子の出力信号を反転しかつ遅延する否定遅延素
子とを備える。ゲート素子と否定遅延素子が有するゲー
ト遅延の和はバッファ遅延素子が有するゲート遅延と実
質的に同じである。

【００２７】請求項６に係る半導体回路は、基準電位を
供給する基準ノードと出力ノードに接続する出力信号線
との間に互いに並列に接続される複数のトランジスタを
含む。これら複数のトランジスタの各々は、基準ノード
に接続される一方導通ノードと出力信号線に接続される
他方導通ノードと、一方端と他方端とを有しかつこれら
一方および他方端との間に第１の抵抗値を有する制御電
極とを含む。

【００２８】請求項６に係る半導体回路は、さらに、こ
れら複数のトランジスタの制御電極の隣接する一方端お
よび隣接する他方端を交互にＵ字型のゲート電極レイア
ウトパターンを形成するように接続する相互接続配線を
含む。この相互接続配線は第１の抵抗値よりも大きな第
２の抵抗値を有する。

【００２９】

【作用】請求項１の半導体回路においては、制御電極線
はその抵抗値により接続される第１のトランジスタの制
御電極の信号を遅延させてから伝達し、第２のトランジ
スタは複数のトランジスタの制御電極へ印加される信号
と相補な信号を制御電極に受けて、第１のトランジスタ
と相補的に導通状態とされる。複数の第１のトランジス
タが導通するときに第２のトランジスタは非導通とさ
れ、複数の第１のトランジスタは制御電極線を介して与
えられる信号により順次導通し、一方、複数の第１のト
ランジスタが非導通状態とされるときは、第２のトラン
ジスタが導通して制御電極線へ基準電位を伝達する。制
御電極線は電圧印加手段とこの第２のトランジスタ素子
により駆動され、高速で第１のトランジスタをオフ状態
とする電圧レベルへ駆動され、ほぼ同じタイミングで複
数の第１のトランジスタがオフ状態とされる。これによ
り、出力ノードにおけるリンギングの発生および電流消
費が低減される。

【００３０】請求項２の半導体回路においては、電圧印
加手段は、第１および第３のトランジスタと第２および
第４のトランジスタとに対し互いに相補な信号を印加す
る。第１のトランジスタの導通時、第１の制御電極線の
抵抗値によりこれら複数の第１のトランジスタは順次導
通し、一方、非導通とされるとき電圧印加手段と第２の
トランジスタにより第１の制御電極線がこれら第１のト
ランジスタがオフ状態となる電圧へと駆動され、ほぼ同
じタイミングで非導通状態とされる。

【００３１】第３のトランジスタは、第２の制御電極線
を有する抵抗値により、入力信号が遅延されて伝達さ
れ、導通時には順次導通状態とされて、非導通状態とさ
れるときには、第４のトランジスタが導通状態とされる
ため、電圧印加手段および第４のトランジスタにより高
速で第２の制御電極線が第３のトランジスタが非導通状
態とされる電圧レベルへ駆動されるため、ほぼ同じタイ
ミングで第３のトランジスタが非導通状態とされる。第
１および第３のトランジスタは相補的に導通／非導通と
なる。出力ノードの電流駆動は順次行なわれることにな
り、リンギングの発生が抑制され、かつ一方のトランジ
スタの導通時には他方のトランジスタがほぼ同じタイミ
ングでオフ状態とされており、第１および第２の電源ノ
ードの間で第１および第３のトランジスタを介して流れ
る貫通電流を防止できる。

【００３２】請求項３の半導体回路においては、複数の
トランジスタの制御電極間に論理ゲートが接続されかつ
それらの論理ゲートは縦続接続される。論理ゲートは遅
延素子から内部入力ノードへ伝達された信号が第１の論
理のときにはそれぞれの入力ノードへ与えられた信号を
遅延して対応のトランジスタ素子の制御電極へその出力
を介して印加させてそれにより複数のトランジスタを順
次導通させる。一方、遅延素子から内部入力ノードへ伝
達された信号が第２の論理のときには、これら複数の論
理ゲートは遅延素子と同じゲート遅延をもって第２の論
理レベルの信号をその出力を介してそれぞれのトランジ
スタ素子の制御電極へ与える。これにより、複数のトラ
ンジスタがすべて同じタイミングで非導通状態とされ、
消費電流の低減（貫通電流の抑制）および導通時におけ
る駆動電流による出力ノードのリンギングを防止するこ
とができる。

【００３３】請求項４の半導体回路においては、遅延素
子が入力ノードに与えられた信号を反転遅延して出力し
ており、論理ゲートも、第２の否定遅延素子が第２の入
力へ与えられた信号を反転かつ遅延してゲートに与えて
いる。この第２の否定遅延素子は、第２の入力へ与えら
れた信号が第１の論理レベルのとき第２の論理レベルの
信号をゲートへ与え、ゲートは第１の入力へ与えられた
信号によらず、この第２の否定遅延素子から与えられた
信号を遅延して次段の論理ゲートへ伝達する。それによ
り、複数のトランジスタは順次導通状態とされる。一
方、第２のゲートへ与えられる信号が第２の論理レベル
のとき、ゲートは第２の論理レベルの信号をその出力へ
与える。この第２の入力へは入力ノードの信号が複数の
論理ゲートへ共通に与えられている。したがって論理ゲ
ートのゲートの遅延は遅延素子に要するゲート遅延と同
じであり、複数のトランジスタ素子がすべて同じタイミ
ングで非導通状態とされ、消費電流（貫通電流）が低減
される。

【００３４】請求項５の半導体回路においては、遅延素
子は入力信号の論理を保存して内部ノードへ伝達し、こ
の内部ノードの信号の論理が第２の論理のときゲートの
第１の入力へはこの第２の論理の信号が共通に印加され
る。論理ゲートは、バッファ遅延素子と同じ遅延時間を
もってその出力に第２の論理レベルの信号を出力し、複
数のトランジスタをすべて同じタイミングで非導通状態
とする。入力信号が第１の論理レベルのときには、論理
ゲートは遅延素子として機能としてバッファ遅延素子か
ら与えられた信号を順次転送させ、複数のトランジスタ
を順次導通させ、これにより出力ノードの駆動電流を順
次増加させ、出力ノードのリンギングの発生を抑制す
る。

【００３５】請求項６の半導体回路においては、複数の
トランジスタのゲート電極を相互接続するゲート電極線
は、このゲート電極を構成する配線の抵抗値よりも高
く、したがって低占有面積でゲート電極間の抵抗値を希
望の値に設定することができ、複数のトランジスタを所
望の時間タイミングをずらせて導通／非導通状態とする
ことができる。

【００３６】

【実施例】以下、この発明の実施例について図面を参照
して説明する。本発明は、パッドに接続される出力端子
を介して信号を外部へ出力する出力回路、半導体装置内
において、入力信号に応答してその出力信号線または特
定の信号線を内部信号の論理レベルに対応する論理レベ
ルへと駆動するバッファ機能を有する回路、複数の半導
体回路が同一半導体チップ上に形成された半導体装置内
において、ある半導体回路の出力段に設けられる出力回
路のいずれにも適用することができる。また、本発明の
半導体回路から出力される信号の電圧レベルは、電源電
位Ｖｃｃ、接地電圧ＧＮＤに限定されず、この電源電圧
Ｖｃｃよりも高い高電圧Ｖｐｐ、接地電圧ＧＮＤよりも
低い負電圧Ｖｂｂおよび中間電位などの基準電圧Ｖｒｅ
ｆいずれの電圧レベルであってもよい。以下の説明にお
いては、説明の便宜上この発明に従う半導体回路は、電
源電圧Ｖｃｃと接地電圧ＧＮＤの間の振幅を有する信号
を出力する回路として説明する。

【００３７】［実施例１］図１は、この発明の第１の実
施例である半導体回路の構成および動作波形を示す図で
ある。図１（Ａ）においては、出力信号線５を介して出
力ノード４を電源電位Ｖｃｃへ駆動する回路の部分を示
す。

【００３８】図１（Ａ）において、半導体回路は、出力
ノード４に接続される出力信号線５と電源ノード１の間
にそれぞれ互いに並列に接続される複数（本実施例にお
いては５個）のｐチャネルＭＯＳトランジスタ（絶縁ゲ
ート型電界効果トランジスタ）Ｐ１〜Ｐ５と、これら複
数のｐチャネルＭＯＳトランジスタＰ１〜Ｐ５のゲート
電極（制御電極）の間に接続されかつ互いに直列に接続
される複数（本実施例においては４個）の抵抗Ｒ１〜Ｒ
４と、入力ノード３ａへ与えられる入力信号ＩＮ１を反
転して内部ノードＩＮＡ１へ伝達するインバータＡ１
と、内部ノード３ａへ与えられた入力信号ＩＮ１に応答
して電源ノード１と内部ノードＩＮ５を電気的に接続す
るｐチャネルＭＯＳトランジスタＰ６を含む。ＭＯＳト
ランジスタＰ１〜Ｐ５は、それぞれのゲート電極が内部
ノードＩＮＡ１〜ＩＮＡ５に接続され、抵抗Ｒ１〜Ｒ４
はこれらの内部ノードＩＮＡ１〜ＩＮＡ５の間に直列に
接続される。すなわち、抵抗Ｒ１が内部ノードＩＮＡ１
およびＩＮＡ２の間に接続され、抵抗Ｒ２が内部ノード
ＩＮＡ２およびＩＮＡ３の間に接続され、抵抗Ｒ３が内
部ノードＩＮＡ３およびＩＮＡ４の間に接続され、抵抗
Ｒ４が内部ノードＩＮＡ４およびＩＮＡ５の間に接続さ
れる。

【００３９】ｐチャネルＭＯＳトランジスタＰ６は、内
部ノード３ａからたとえばアルミニウムで形成される低
抵抗配線７を介して入力信号ＩＮ１をそのゲート電極に
受ける。すなわち、ｐチャネルＭＯＳトランジスタＰ６
とｐチャネルＭＯＳトランジスタＰ１〜Ｐ５とはそれぞ
れのゲート電極に互いに逆相（論理の異なる）の信号を
受ける。次に、図１（Ａ）に示す半導体回路の動作をそ
の動作波形図である図１（Ｂ）を参照して説明する。

【００４０】入力信号ＩＮ１がＨレベルのとき、ＭＯＳ
トランジスタＰ６は非導通状態になり、入力ノードＩＮ
Ａ１〜ＩＮＡ５はインバータＡ１の出力信号により、Ｌ
レベルにされており、ＭＯＳトランジスタＰ１〜Ｐ５は
導通状態になる。この状態においては、出力信号線５お
よび出力ノード４は、ＭＯＳトランジスタＰ１〜Ｐ５を
介して電源電圧Ｖｃｃレベルに充電されている。

【００４１】入力信号ＩＮ１が時刻Ｔ０においてＨレベ
ルからＬレベルへ立下がると、インバータＡ１の出力信
号（入力ノードＩＮＡ１の電位）がＬレベルからＨレベ
ルへ立上がる。このときまた、ＭＯＳトランジスタＰ６
が内部配線７を介して入力信号ＩＮ１を受けて導通状態
となり、内部ノードＩＮＡ５を電源電位Ｖｃｃレベルに
充電する。ＭＯＳトランジスタＰ６の電流駆動力（たと
えばチャネル幅Ｗとチャネル長Ｌとの比Ｗ／Ｌ）が適当
な大きさにされている場合、内部ノードＩＮＡ１〜ＩＮ
Ａ５は、インバータＡ１とＭＯＳトランジスタＰ６によ
り電源電位Ｖｃｃレベルへ高速で充電される。これによ
り、内部ノードＩＮＡ１〜ＩＮＡ５の電圧レベルがほぼ
時刻Ｔ１においてすべてＨレベルとなり、ＭＯＳトラン
ジスタＰ１〜Ｐ５がほぼ時刻Ｔ１においてすべて非導通
状態とされる。これにより、ＭＯＳトランジスタＰ１〜
Ｐ５の非導通時により高速で電源ノード１から出力信号
線５および出力ノード４へ流れる電流経路は遮断され
る。

【００４２】時刻Ｔ２において入力信号ＩＮ１がＬレベ
ルからＨレベルへ立上がるとき、ＭＯＳトランジスタＰ
６が内部配線７を介してそのゲート電極にＨレベルの信
号を受けて非導通状態とされ、内部ノードＩＮＡ５は電
源ノード１から切離される。インバータＡ１が入力ノー
ド３ａに与えられた入力信号ＩＮ１を反転して入力ノー
ドＩＮＡ１へ伝達すると、時刻Ｔ３において入力ノード
ＩＮＡ１の電位レベルがＬレベルへ低下し、ＭＯＳトラ
ンジスタＰ１は導通状態とされる。ここで、図１（Ｂ）
において、インバータＡ１が、有意の遅延時間を有して
いるように示される。この内部ノードＩＮＡ１への信号
が抵抗Ｒ１を介して内部ノードＩＮＡ２に伝達される。
抵抗Ｒ１が有する抵抗値と内部ノードＩＮＡ１およびＩ
ＮＡ２の間の配線容量（寄生容量）により、内部ノード
ＩＮＡ１の信号が所定時間遅延されて内部ノードＩＮＡ
２へ伝達される。すなわち、時刻Ｔ３から所定時間経過
後の時刻Ｔ４において内部ノードＩＮＡ２の電位がＬレ
ベルへ低下し、ＭＯＳトランジスタＰ２は導通状態とさ
れる。時刻Ｔ４においては出力信号線５は、ＭＯＳトラ
ンジスタＰ１およびＰ２により充電されて、その充電電
流が増加する。以降、抵抗Ｒ２、Ｒ３およびＲ４によ
り、内部ノードＩＮＡ３、ＩＮＡ４、およびＩＮＡ５の
電位がそれぞれ時刻Ｔ５およびＴ６およびＴ７において
Ｌレベルへ立下がり、ＭＯＳトランジスタＰ３、Ｐ４お
よびＰ５が順次導通状態とされる。これにより出力信号
線５および出力ノード４は順次増大する充電電流により
充電され、その電位が緩やかに上昇し、出力ノード４に
おけるリンギングの発生（オーバーシュートの発生）を
確実に抑制する。

【００４３】上述の構成において出力信号線の駆動用Ｍ
ＯＳトランジスタＰ１〜Ｐ５の非導通時にすべてを高速
に非導通状態とし、かつＭＯＳトランジスタＰ１ないし
Ｐ５は導通状態となるときにこれらを順次導通状態とす
ることにより、低消費電流でリンギングの発生を抑制す
る半導体回路を実現することができる。

【００４４】図１（Ａ）の構成においては、ゲート信号
（ＭＯＳトランジスタＰ１〜Ｐ５のそれぞれのゲート電
極へ印加されるインバータＡ１の出力信号）の遅延が最
も大きい内部ノードＩＮＡ５においてＭＯＳトランジス
タＰ６を配置している。しかながら、このＭＯＳトラン
ジスタＰ６は、複数個適当な内部ノードの位置にそれぞ
れ配置されてもよい。

【００４５】［変更例１］図２は、この発明の第１の実
施例の半導体回路の第１の変更例に沿う動作波形図を示
す図である。

【００４６】図２（Ａ）において、半導体回路は、出力
信号線５と接地ノード２の間に接続される複数個（本例
においては５個）の互いに並列に接続されるｎチャネル
ＭＯＳトランジスタＮ１〜Ｎ５と、ＭＯＳトランジスタ
Ｎ１〜Ｎ５のそれぞれのゲート電極の間に接続されかつ
互いに直列に接続される複数個（本例においては４個）
の抵抗Ｒ５〜Ｒ８と、入力ノード３ｂに与えられた入力
信号ＩＮ２を反転して内部ノードＩＮＢ１へ伝達するイ
ンバータＡ２と、内部ノードＩＮＢ５と接地ノード２の
間に接続され、内部配線８を介して伝達される入力信号
ＩＮ２に応答して内部ノードＩＮＢ５を接地ノード２に
電気的に接続するｎチャネルＭＯＳトランジスタＮ６を
含む。内部配線８は、たとえばアルミニウムなどの比較
的低抵抗の導体により形成される。ＭＯＳトランジスタ
Ｎ１〜Ｎ５のそれぞれのゲート電極は内部ノードＩＮＢ
１〜ＩＮＢ５に接続される。抵抗Ｒ５は、内部ノードＩ
ＮＢ１およびＩＮＢ２の間に接続され、抵抗Ｒ６は、内
部ノードＩＮＢ２およびＩＮＢ３の間に接続され、抵抗
Ｒ７は、内部ノードＩＮＢ３およびＩＮＢ４の間に接続
され、抵抗Ｒ８は、内部ノードＩＮＢ４およびＩＮＢ５
の間に接続される。次にこの図２（Ａ）に示す半導体回
路の動作をその動作波形図である図２（Ｂ）を参照して
説明する。

【００４７】入力信号ＩＮ２がＨレベルのときには、Ｍ
ＯＳトランジスタＮ６は内部配線８により、Ｈレベルの
信号をそのゲート電極に受けて導通状態になる。インバ
ータＡ２は、入力ノード３ｂの信号ＩＮ２を反転して内
部ノードＩＮＢ１へ伝達する。したがって内部ノードＩ
ＮＢ１〜ＩＮＢ５はすべてＬレベルにあり、ＭＯＳトラ
ンジスタＮ１〜Ｎ５はすべて非導通状態にある。

【００４８】時刻Ｔ０において、入力信号ＩＮ２がＨレ
ベルからＬレベルへ立下がると、インバータＡ２の出力
信号（ノードＩＮＢ１の電位）が時刻Ｔ１においてＬレ
ベルからＨレベルへ立上がる（ここでインバータＡ２は
有意の遅延時間を有していると想定する）。一方、入力
信号ＩＮ２は低抵抗内部配線８を介してＭＯＳトランジ
スタＮ６のゲート電極へ与えられており、ＭＯＳトラン
ジスタＮ６は、入力信号ＩＮ２の立下がりに応答して非
導通状態とされる。まず、ノードＩＮＢ１の電位の立上
がりに応答して、ＭＯＳトランジスタＮ１が導通状態と
なり、出力信号線５を接地電位レベルへと放電する。次
いで、抵抗Ｒ５および寄生容量のＲＣ遅延により、ノー
ドＩＮＢ２の電位が時刻Ｔ２においてＬレベルからＨレ
ベルへ立下がり、ＭＯＳトランジスタＮ２が導通状態と
される。これにより、出力信号線５がＭＯＳトランジス
タＮ１およびＮ２により接地電位レベルへと放電され
る。

【００４９】抵抗Ｒ６、Ｒ７およびＲ８により、入力ノ
ードＩＮＢ３、ＩＮＢ４、およびＩＮＢ５の電位がそれ
ぞれ時刻Ｔ３、Ｔ４およびＴ５においてＬレベルからＨ
レベルへと立上がり、ＭＯＳトランジスタＮ３、Ｎ４お
よびＮ５が順次導通状態とされる。これにより、出力信
号線５の放電電流が順次増加し、出力信号線５の放電が
行なわれる。出力信号線５の放電電流が順次増加してお
り、出力ノードの電位にリンギングが発生しないレベル
に低下したときにＭＯＳトランジスタＮ１〜Ｎ５が導通
状態にされ、大きな電流駆動力で出力信線号５を放電し
ており、出力ノード４におけるリンギング（アンダーシ
ュート）の発生が防止される。

【００５０】時刻Ｔ６で、入力信号ＩＮ２がＬレベルか
らＨレベルへ立上がると、低抵抗の内部配線８によりＭ
ＯＳトランジスタＮ６のゲート電極の電位がＨレベルへ
と高速で立上がり、ＭＯＳトランジスタＮ６が導通状態
となる。一方、インバータＡ２により内部ノードＩＮＢ
１が、Ｌレベルとなる。内部ノードＩＮＢ１〜ＩＮＢ５
は、インバータＡ２とＭＯＳトランジスタＮ６により接
地電位レベルのＬレベルへと駆動されるため、これらの
ゲートノードＩＮＢ１〜ＩＮＢ２がほぼ同じ時刻Ｔ７に
おいてＬレベルに立下がり、ＭＯＳトランジスタＮ１〜
Ｎ５はすべて同じタイミングで非導通状態とされる。

【００５１】上述のように、出力ノードを接地電位レベ
ルに放電する経路においては、ｎチャネルＭＯＳトラン
ジスタの導通時にこれらを順次導通状態とし、非導通状
態とされるときにはほぼ同じタイミングで高速で非導通
状態とすることにより、アンダーシュートおよび貫通電
流の発生を完全に防止することができる。

【００５２】なお、この図２（Ａ）に示す構成において
は、内部ノード駆動用のＭＯＳトランジスタＮ６は、そ
の遅延時間が最も大きい内部ノードＩＮＢ５に対しての
み設けられている。このＭＯＳトランジスタＮ６は、複
数個互いに並列に適当な位置に設けられてもよい。

【００５３】図１および図２においては、それぞれオー
バーシュートおよびアンダーシュートの発生をそれぞれ
個々に抑制する構成を示している。これらの回路は、こ
の半導体回路が適用される用途に応じて、オーバーシュ
ートが臨界的要因となる回路部分、およびアンダーシュ
ートによるリンギングが臨界的要因となる回路部分にそ
れぞれ独立に適用することができる。

【００５４】［変更例２］図３は、この発明の第１の実
施例の第２の変更例を示す図である。図３（Ａ）におい
て、半導体回路は、電源ノード１と出力信号線５の間に
互いに並列に接続されるｐチャネルＭＯＳトランジスタ
Ｐ１〜Ｐ５と、接地ノード２と出力信号線５の間に互い
に並列に接続されるｎチャネルＭＯＳトランジスタＮ１
〜Ｎ５と、ＭＯＳトランジスタＰ１〜Ｐ５のゲート電極
の間に接続されかつ互いに直列に接続される抵抗Ｒ１〜
Ｒ４と、ＭＯＳトランジスタＮ１〜Ｎ５のゲート電極の
間に接続されかつ互いに直列に接続される抵抗Ｒ５〜Ｒ
８と、入力ノード３へ与えられた入力信号ＩＮに応答し
て電源ノード１から内部ノードＩＮＡ５へ電流を供給す
るｐチャネルＭＯＳトランジスタＰ６と、入力ノード３
へ与えられた入力信号に応答して、内部ノードＩＮＢ５
を接地ノード２へ電気的に接続するｎチャネルＭＯＳト
ランジスタＮ６と、入力ノード３へ入力された入力信号
ＩＮを反転して内部ノードＩＮＡ１およびＩＮＢ１へそ
れぞれ出力するインバータＡ１およびＡ２とを含む。

【００５５】この図３（Ａ）に示す半導体回路の構成
は、図１（Ａ）および図２（Ａ）に示す半導体回路を組
合せたものと等価である。この図３（Ａ）に示す半導体
回路の動作をその動作波形図である図３（Ｂ）を参照し
て説明する。

【００５６】入力信号ＩＮはＨレベルのとき、ＭＯＳト
ランジスタＰ６は非導通状態、ＭＯＳトランジスタＮ６
は導通状態にある。内部ノードＩＮＡ１〜ＩＮＡ５およ
びＩＮＢ１〜ＩＮＢ５をすべてＬレベルにある。この状
態においては、ｐチャネルＭＯＳトランジスタＰ１〜Ｐ
５は導通状態、ｎチャネルＭＯＳトランジスタＮ１〜Ｎ
５は非導通状態にあり、出力信号線５および出力ノード
４から出力される出力信号ＤＯＵＴはＨレベルにある。

【００５７】入力信号ＩＮはＨレベルからＬレベルへ立
下がるとき、図１（Ａ）および（Ｂ）を参照して説明し
たように、内部ノードＩＮＡ１〜ＩＮＡ５がほぼ同じタ
イミングでＨレベルとなり、ｐチャネルＭＯＳトランジ
スタＰ１〜Ｐ５がほぼ同じタイミングで非導通状態とさ
れる。一方、内部ノードＩＮＢ１〜ＩＮＢ５は、図２
（Ａ）および（Ｂ）を参照して説明したように、その電
位が順次Ｈレベルへ立上がる。これにより、ｐチャネル
ＭＯＳトランジスタとｎチャネルＭＯＳトランジスタが
ともに導通状態となる期間が十分短くされて、電源ノー
ド１から接地ノード２へ流れる貫通電流が抑制される。
このとき、出力信号線５もが緩やかに接地電位レベルへ
と放電される。最初は１つのＭＯＳトランジスタＮ１に
より放電し、順次増大する電流で出力ノード４を放電す
る。ＭＯＳトランジスタＮ２〜Ｎ５が順次導通状態とさ
れるため出力信号ＤＯＵＴは最初は緩やかに、次いで高
速に放電される。このとき、出力ノード４の電圧レベル
がリンギングの生じないレベルに低下してから、出力信
号ＤＯＵＴは高速で放電されるため、出力信号ＤＯＵＴ
にアンダーシュートが生じない。

【００５８】入力信号ＩＮがＬレベルからＨレベルへ上
昇する場合は、図２（Ａ）および（Ｂ）を参照して説明
したように、内部ノードＩＮＢ１〜ＩＮＢ５がほぼ同じ
タイミングでＨレベルからＬレベルへと低下し、ＭＯＳ
トランジスタＮ１〜Ｎ５がほぼ同じタイミングで非導通
状態とされる。一方、ｐチャネルＭＯＳトランジスタＰ
１〜Ｐ５は、図１（Ａ）および（Ｂ）を参照して説明し
たように、内部ノードＩＮＡ１〜ＩＮＡ５が順次Ｈレベ
ルからＬレベルへ低下するため、順次導通する。出力信
号ＤＯＵＴは最初は緩やかにその電圧レベルが上昇し、
その後高速で電圧レベルが上昇する。出力ノード４は電
圧レベルが十分高くなったときに高速で充電されるため
オーバーシュートの発生は確実に抑制される。

【００５９】出力信号線５および出力ノード４の充電回
路および放電回路のそれぞれに本発明の構成を適用され
ることにより、オーバーシュートおよびアンダーシュー
トの生じることのない安定した出力信号ＤＯＵＴを構成
することができる。

【００６０】以上のように、この発明の第１の実施例に
従えば、出力駆動用のＭＯＳトランジスタの制御電極を
駆動するためにこれらのＭＯＳトランジスタのゲートへ
与えられる信号と相補な信号をゲートに受けるＭＯＳト
ランジスタを追加したため、出力ドライブ用ＭＯＳトラ
ンジスタの導通時には、これらの出力駆動用ＭＯＳトラ
ンジスタが順次導通状態にされ、非導通時にはこれらの
出力ドライブ用ＭＯＳトランジスタが同時に非導通状態
にされなくても、低消費電流で安定な出力信号を生成す
ることができる。

【００６１】なお、この第１の実施例において、ＭＯＳ
トランジスタＰ１〜Ｐ５およびＮ１〜Ｎ５に代えて、バ
イポーラトランジスタを利用することもできる。バイポ
ーラトランジスタを利用する場合にはｐチャネルＭＯＳ
トランジスタに代えてＰＮＰバイポーラトランジスタが
利用され、ｎチャネルＭＯＳトランジスタに代えてＮＰ
Ｎバイポーラトランジスタが利用される。

【００６２】［実施例２］図４は、この発明の第２の実
施例である半導体回路の構成の要部を示す図である。図
４（Ａ）は、出力信号線５および出力ノード４を５つの
ｐチャネルＭＯＳトランジスタＰ１〜Ｐ５で駆動する構
成が一例として示される。

【００６３】図４（Ａ）において、互いに接続される電
源ノード１と出力信号線５の間に並列に接続されるｐチ
ャネルＭＯＳトランジスタＰ１〜Ｐ５の各々のゲート電
極の間に、２入力１出力論理ゲートＬＧ１〜ＬＧ４が接
続される。これら２入力１出力論理ゲートＬＧ１〜ＬＧ
４は縦列接続される。ＭＯＳトランジスタＰ１〜Ｐ５の
それぞれゲート電極は内部ノードＩＮＡ１〜ＩＮＡ５に
接続される。内部ノードＩＮＡ１へは、インバータＡ１
を介して入力ノード３ａに与えられた入力信号ＩＮ１が
与えられる。論理ゲートＬＧ１は、内部ノードＩＮＡ１
の信号電位を反転するインバータＡ３と、インバータＡ
３の出力信号と入力信号ＩＮ１を信号線９を介して受け
る２入力ＮＡＮＤゲートＢ１を含む。ＮＡＮＤゲートＢ
１の出力信号が入力ノードＩＮＡ２へ与えられる。

【００６４】論理ゲートＬＧ２は、内部ノードＩＮＡ２
の信号を反転するインバータＡ４と、インバータＡ４の
出力信号と信号線９上の信号とを受ける２入力ＮＡＮＤ
ゲートＢ２を含む。ＮＡＮＤゲートＢ２の出力信号が入
力ノードＩＮＡ３へ与えられる。論理ゲートＬＧ３は、
内部ノードＩＮＡ３の信号を反転するインバータＡ５
と、インバータＡ５の出力信号と信号線９上の信号とを
受ける２入力ＮＡＮＤゲートＢ３を含む。ＮＡＮＤゲー
トＢ３の出力信号が入力ノードＩＮＡ４へ与えられる。
論理ゲートＬＧ４は、内部ノードＩＮＡ４の信号を反転
するインバータＡ６と、インバータＡ６の出力信号と信
号線９上の信号とを受ける２入力ＮＡＮＤゲートＢ４を
含む。インバータＡ１の有するゲート遅延は、ＮＡＮＤ
ゲートＢ１〜Ｂ４の各々のゲート遅延と実質的に等しく
される。次に動作について説明する。

【００６５】入力信号ＩＮ１がＨレベルのとき、ＮＡＮ
ＤゲートＢ１〜Ｂ４はインバータバッファとして機能す
る。すなわち論理ゲートＬＧ１〜ＬＧ４は２段のインバ
ータからなる回路として作用し、内部ノードＩＮＡ１〜
ＩＮＡ５はＬレベルにある。この状態において、出力信
号線５は電源電位Ｖｃｃレベルに充電されている。

【００６６】入力信号ＩＮ１がＨレベルからＬレベルに
立下がるとき、ノードＩＮＡ１の信号電位はインバータ
Ａ１によりＨレベルへ立上がる。この内部ノードＩＮＡ
１の電位レベルの上昇インバータＡ１の有するゲート遅
延時間により、入力信号ＩＮ１の立上がりより所定時間
遅れる。一方、論理ゲートＬＧ１〜ＬＧ４においては、
ＮＡＮＤゲートＢ１〜Ｂ４の一方入力へ信号線９を介し
てＨレベルからＬレベルへ立下がる信号が伝達される。
これに応答してＮＡＮＤゲートＢ１〜Ｂ４はその出力に
Ｈレベルの信号を出力する。先に説明したようにインバ
ータＡ１の有するゲート遅延とＮＡＮＤゲートＢ１〜Ｂ
４の要するゲート遅延は等しい。したがって、内部ノー
ドＩＮＡ１〜ＩＮＡ５はすべて同じタイミング（時刻）
でＨレベルへ立上がり、ＭＯＳトランジスタＰ１〜Ｐ５
はすべてほぼ同じタイミングで非導通状態となる。

【００６７】入力信号ＩＮ１がＬレベルからＨレベルへ
立上がると、内部ノードＩＮＡ１の電位がＨレベルから
Ｌレベルへ立下がる。この内部ノードＩＮＡ１の電位変
化は、入力信号ＩＮ１の電位変化からインバータＡ１の
有するゲート遅延時間が経過した後に生じる。

【００６８】信号線９の電位がＨレベルとなると、ＮＡ
ＮＤゲートＢ１〜Ｂ４はインバータバッファとして作用
し、論理ゲートＬＧ１〜ＬＧ４の各々は２段のインバー
タからなるバッファ回路として機能する。内部ノードＩ
ＮＡ２、ＩＮＡ３、ＩＮＡ４およびＩＮＡ５が、論理ゲ
ートＬＧ１〜ＬＧ４それぞれが有する２段のゲート遅延
時間のずれを持って順次ＨレベルからＬレベルへと低下
する。この内部ノードＩＮＡ１〜ＩＮＡ５の電位の立下
がりに応答して、ＭＯＳトランジスタＰ１〜Ｐ５が順次
導通状態とされ、出力信号線５および出力ノード４を順
次電源電圧Ｖｃｃレベルに充電する。したがって、出力
信号線５の充電時に、急激な電流変化は生じず、電流変
化は緩やかであり、ｄｉ／ｄｔの値が小さく、出力ノー
ドにおけるリンギング（オーバーシュート）の発生を十
分抑制することができる。また、ＭＯＳトランジスタＰ
１〜Ｐ５の非導通時には、これらのＭＯＳトランジスタ
Ｐ１〜Ｐ５はほぼ同じタイミングで非導通状態とされる
ため、消費電流（貫通電流）を確実に抑制することがで
きる。

【００６９】［変更例１］図５は、この第２の実施例の
第１の変更例の構成を示す図である。図５（Ａ）におい
ては、５つのｎチャネルＭＯＳトランジスタＮ１〜Ｎ５
が出力信号線５を接地電位レベルへ放電する回路が示さ
れる。

【００７０】図５（Ａ）において、半導体回路は、ｎチ
ャネルＭＯＳトランジスタＮ１〜Ｎ５のゲート電極の間
に接続されかつ互いに縦続接続される論理ゲートＬＧ５
〜ＬＧ８と、入力ノード３ｂへ与えられた入力信号ＩＮ
２を反転して入力ノードＩＮＢ１へ伝達するインバータ
Ａ２を含む。ＭＯＳトランジスタＮ１〜Ｎ５のゲート電
極はそれぞれ内部ノードＩＮＢ１〜ＩＮＢ５に接続され
る。

【００７１】論理ゲートＬＧ５は、内部ノードＩＮＢ１
の信号を反転するインバータＡ７と、インバータＡ７の
出力信号と内部ノード３ｂから信号線１０へ与えられる
信号とを受ける２入力ＮＯＲゲートＣ１とを含む。ＮＯ
ＲゲートＣ１の出力信号が内部ノードＩＮＢ２へ与えら
れる。論理ゲートＬＧ６は、内部ノードＩＮＢ２の信号
を反転するインバータＡ８と、インバータＡ８の出力信
号と信号線１０の信号とを受ける２入力ＮＯＲゲートＣ
２を含む。ＮＯＲゲートＣ２の出力信号が内部ノードＩ
ＮＢ３へ与えられる。

【００７２】論理ゲートＬＧ７は、内部ノードＩＮＢ３
の信号を反転するインバータＡ９と、インバータＡ９の
出力信号と信号線１０の信号とを受けるＮＯＲゲートＣ
３を含む。ＮＯＲゲートＣ３の出力信号は内部ノードＩ
ＮＢ４へ与えられる。論理ゲートＬＧ８は、内部ノード
ＩＮＢ４の信号を反転するインバータＡ１０と、インバ
ータＡ１０の出力信号と信号線１０の信号とを受けるＮ
ＯＲゲートＣ４を含む。ＮＯＲゲートＣ４の出力信号は
内部ノードＩＮＢ５へ与えられる。インバータＡ２とＮ
ＯＲゲートＣ１〜Ｃ４は同じゲート遅延を有する。次
に、図５（Ｂ）に示す動作波形図を参照して図５（Ａ）
に示す回路の動作について説明する。

【００７３】入力信号ＩＮ２がＨレベルのとき、信号線
１０の信号はＨレベルであり、ＮＯＲゲートＣ１〜Ｃ４
はＬレベルの信号を出力している。この状態において、
内部ノードＩＮＢ１〜ＩＮＢ５はすべてＬレベルにあ
り、ＭＯＳトランジスタＮ１〜Ｎ５はすべて非導通状態
にある。

【００７４】入力信号ＩＮ２がＨレベルからＬレベルへ
低下すると、インバータＡ２が有するゲート遅延時間の
経過後内部ノードＩＮＢ１の電位がＬレベルからＨレベ
ルへと上昇する。一方、信号線１０は低抵抗であり、高
速で入力信号ＩＮ２の変化がＮＯＲゲートＣ１〜Ｃ４の
それぞれの一方入力へ与えられる。したがってこの状態
において、ＮＯＲゲートＣ１〜Ｃ４はすべてインバータ
バッファとして機能し、論理ゲートＬＧ５〜ＬＧ８は２
段のインバータで構成される遅延回路として機能する。

【００７５】内部ノードＩＮＢ１の信号電位がＨレベル
へ低下した後、論理ゲートＬＧ５の有する２段のゲート
遅延が経過した後、内部ノードＩＮＢ２の電位がＬレベ
ルからＨレベルへ立上がり、それによりＭＯＳトランジ
スタＮ２が導通状態とされる。以降順次、論理ゲートＬ
Ｇ６〜ＬＧ８の有する２段のゲート遅延が経過した後、
内部ノードＩＮＢ３〜ＩＮＢ５の電位がＬレベルからＨ
レベルへと立上がる。これによりＭＯＳトランジスタＮ
３〜Ｎ５が順次導通状態とされる。出力信号線５および
出力ノード４が順次増加する放電電流により駆動される
ため、この電流変化率は小さく、出力ノード４における
リンギング（アンダーシュート）の発生が抑制される。

【００７６】出力信号ＩＮ２はがレベルからＨレベルへ
立上がると、この入力信号ＩＮ２の変化は信号線１０を
介してＮＯＲゲートＣ１〜Ｃ４へ与えられる。これによ
り、ＮＯＲゲートＣ１〜Ｃ４がインバータバッファとし
て機能する。インバータＡ２とＮＯＲゲートＣ１〜Ｃ４
のゲート遅延はほぼ等しくされている。したがって、内
部ノードＩＮＢ１〜ＩＮＢ５は、入力信号ＩＮ２が変化
したとき１段のゲート遅延が経過した後、すべて同じタ
イミングでＨレベルからＬレベルと低下する。これによ
り、ＭＯＳトランジスタＮ１〜Ｎ５がすべて同じタイミ
ングで非導通状態とされる。これにより、貫通電流の発
生は完全に抑制することができ、消費電流を低減するこ
とができる。

【００７７】［変更例２］図６は、この発明の第２の実
施例の第２の変更例を示す図である。この図６（Ａ）に
示す半導体回路は図４および図５に示す半導体回路の組
合せと等価である。すなわち図６（Ａ）に示す半導体回
路は、出力信号線５と電源ノード１との間に互いに並列
に接続するｐチャネルＭＯＳトランジスタＰ１〜Ｐ５
と、これらのＭＯＳトランジスタＰ１〜Ｐ５のゲート電
極の間に接続されかつ互いに縦続接続される論理ゲート
ＬＧ１〜ＬＧ４と、入力ノード３（３ａ）の入力信号Ｉ
Ｎを反転して内部ノードＩＮＡ１へ伝達するインバータ
Ａ１と、接地ノード２と出力信号線５の間に互いに並列
に接続されるｎチャネルＭＯＳトランジスタＮ１〜Ｎ５
と、これらのＭＯＳトランジスタＮ１〜Ｎ５のゲート電
極の間に接続されかつ縦列接続される論理ゲートＬＧ５
〜ＬＧ８と、入力ノード３へ与えられた入力信号ＩＮを
反転して内部ノードＩＮＢ１に伝達するインバータＡ２
を含む。この図６（Ａ）において、図４（Ａ）および図
５（Ａ）に示す回路と対応する部分には同じ参照番号を
付している。論理ゲートＬＧ１〜ＬＧ４に含まれるＮＡ
ＮＤゲートＢ１〜Ｂ４の一方入力に、信号線１０を介し
て入力信号ＩＮが与えられる。同様に、論理ゲートＬＧ
５〜ＬＧ８に含まれるＮＯＲゲートＣ１〜Ｃ４の一方入
力に、信号線１０を介して入力信号Ｉが与えられる。次
に図６（Ａ）に示す半導体回路の動作をその動作波形図
である図６（Ｂ）を参照して説明する。

【００７８】入力信号ＩＮはＨレベルのときには、内部
ノードＩＮＡ１〜ＩＮＡ５およびＩＮＢ１〜ＩＮＢ５は
すべてＬレベルであり、出力信号線５はＭＯＳトランジ
スタＰ１〜Ｐ５を介して充電されＨレベルにある。入力
信号ＩＮがＨレベルからＬレベルへ低下すると、この信
号変化は信号線９を介して論理ゲートＬＧ１〜ＬＧ４に
含まれるＮＡＮＤゲートＢ１〜Ｂ４の一方入力へ与えら
れる。これにより、内部ノードＩＮＡ１〜ＩＮＡ５は同
じタイミング（１段のゲート遅延）でＬレベルからＨレ
ベルへと立上がり、ＭＯＳトランジスタＰ１〜Ｐ５がす
べて同じタイミングで非導通状態とされる。

【００７９】一方ＮＯＲゲートＣ１〜Ｃ４は信号線１０
を介してこのＬレベルの信号が与えられ、インバータと
して機能する。これにより論理ゲートＬＧが２段のイン
バータで構成される遅延素子として機能する。したがっ
て、入力ノードＩＮＢ１〜ＩＮＢ５の電位が、入力ノー
ドＩＮＢ１の電位が上昇した後に２段のゲート遅延をも
って順次上昇する。すなわち、ＭＯＳトランジスタＮ１
〜Ｎ５が順次導通状態とされ、出力信号線５を接地電位
レベルへと放電する。出力信号ＤＯＵＴは順次増加する
電流で放電される。このとき電流変化率は小さいため、
出力信号ＤＯＵＴにおけるアンダーシュートは生じな
い。また、ＭＯＳトランジスタＮ１〜Ｎ５の導通時にお
いて、ＭＯＳトランジスタＰ１〜Ｐ５はすべて非導通状
態とされており、貫通電流も生じない。

【００８０】入力信号ＩＮがＬレベルからＨレベルへ立
上がると、信号線１０を介して論理ゲートＬＧ５〜ＬＧ
８に含まれるＮＯＲゲートＣ１〜Ｃ４の一方入力へＨレ
ベルの信号が与えられる。応じて、ＮＯＲゲートＣ１〜
Ｃ４の出力信号がＬレベルへと低下する。これにより内
部ノードＩＮＢ１〜ＩＮＢ５の電位は、入力ノード３に
与えられた入力信号ＩＮに対して１段のゲート遅延をも
ってすべてＨレベルからＬレベルへと低下し、ＭＯＳト
ランジスタＮ１〜Ｎ５はすべて同じタイミングで非導通
状態とされる。

【００８１】一方、論理ゲートＬＧ１〜ＬＧ４におてい
は、信号線９を介してＨレベルの信号がＮＡＮＤゲート
Ｂ１〜Ｂ４に与えられ、ＮＡＮＤゲートＢ１〜Ｂ４がイ
ンバータバッファとして機能する。すなわち論理ゲート
ＬＧ１〜ＬＧ４が２段のインバータで構成される遅延素
子として動作し、入力ノードＩＮＡ１へ与えられた信号
をそれぞれ次段のゲート遅延をもって順次伝達する。Ｍ
ＯＳトランジスタＰ１〜Ｐ５が順次導通状態とされ、出
力信号線５に電流を供給する。出力信号線５の電流変化
率は小さく、この出力信号ＤＯＵＴのオーバーシュート
は生じず、安定な出力信号ＤＯＵＴが得られる。また、
このとき、ＭＯＳトランジスタＰ１〜Ｐ５が順次導通状
態とされることにより、ＭＯＳトランジスタＮ１〜Ｎ５
はすべて非導通状態とされており、貫通電流が生じる可
能性は小さく、消費電流が低減される。

【００８２】この図４ないし図６に示す第２の実施例に
おいて、ＭＯＳトランジスタに代えてバイポーラトラン
ジスタを利用することもできる。

【００８３】［実施例３］図７は、この発明の第３の実
施例である半導体回路の構成および動作を示す図であ
る。図７（Ａ）において、半導体回路は、電源ノード１
と出力信号線５の間に互いに並列に接続される５つのｐ
チャネルＭＯＳトランジスタＰ１〜Ｐ５を含む。ＭＯＳ
トランジスタＰ１〜Ｐ５のゲート電極はそれぞれ内部ノ
ードＩＮＡ１〜ＩＮＡ５に接続される。

【００８４】ＭＯＳトランジスタＰ１〜Ｐ５のゲート電
極の間すなわち内部ノードＩＮＡ１〜ＩＮＡ５の間に、
論理ゲートＬＧ１〜ＬＧ４がそれぞれ設けられる。内部
ノードＩＮＡ１には、内部入力ノード３ａへ与えられた
入力信号ＩＮ１が２段のインバータＡ１１およびＡ１を
介して伝達される。

【００８５】論理ゲートＬＧ１は、内部ノードＩＮＡ１
上の信号と信号線９上の信号を受ける２入力ＮＯＲゲー
トＣ１１と、ＮＯＲゲートＣ１１の出力信号を受けるイ
ンバータＡ３を含む。インバータＡ３の出力信号が内部
ノードＩＮＡ２へ伝達される。論理ゲートＬ２は、内部
ノードＩＮＡ２上の信号と信号線９上の信号を受ける２
入力ＮＯＲゲートＣ１２と、ＮＯＲゲートＣ１２の出力
信号を受けるインバータＡ４を含む。インバータＡ４の
出力信号が内部ノードＩＮＡ３へ与えられる。

【００８６】論理ゲートＬＧ３は、内部ノードＩＮＡ３
上の信号と信号線９上の信号とを受ける２入力ＮＯＲゲ
ートＣ１３と、ＮＯＲゲートＣ１３の出力信号を受ける
インバータＡ５を含む。インバータＡ５の出力信号が内
部ノードＩＮＡ４へ伝達される。論理ゲートＬＧ４は、
内部ノードＩＮＡ４上の信号と信号線９上の信号とを受
ける２入力ＮＯＲゲートＣ１４と、ＮＯＲゲートＣ１４
の出力信号を受けるインバータＡ６を含む。インバータ
Ａ６の出力信号が内部ノードＩＮＡ５へ伝達される。

【００８７】ＮＯＲゲートＣ１１〜Ｃ１４の有する遅延
時間がインバータＡ１１の有する遅延時間と等しく、ま
たインバータＡ３〜Ａ６の有する遅延時間がインバータ
Ａ１の有する遅延時間と等しい場合、論理ゲートＬＧ１
〜ＬＧ４は、インバータＡ１１およびＡ１からなる遅延
素子と同じ２段のゲート遅延を与える。次ぎに、図７
（Ｂ）に示す動作波形を参照してこの図７（Ａ）に示す
半導体回路の動作について説明する。

【００８８】入力信号ＩＮ１がＨレベルのとき、インバ
ータＡ１１およびＡ１からなる遅延素子が、内部ノード
ＩＮＡ１にＨレベルの信号を出力している。信号線９上
の信号もＨレベルにある。信号線９上の信号がＨレベル
のときにはＮＯＲゲートＣ１１〜Ｃ１４の出力信号はす
べてＬレベルになり、同時にインバータＡ３〜Ａ６の出
力信号もＨレベルとなる。すなわち、内部ノードＩＮＡ
１〜ＩＮＡ５はすべてＨレベルにあり、ＭＯＳトランジ
スタＰ１〜Ｐ５はすべて非導通状態にある。

【００８９】入力信号ＩＮ１がＨレベルからＬレベルへ
立下がると、内部ノードＩＮＡ１は、インバータＡ１１
およびＡ１が有する２段のゲート遅延に応じて少し遅れ
てＨレベルからＬレベルへとその電位が低下する。一
方、信号線９上の信号はこの入力ノード３ａに与えられ
た入力信号ＩＮ１とほぼ同じタイミングでＨレベルから
Ｌレベルへ低下する。ＮＯＲゲートＣ１１〜Ｃ１４はイ
ンバータとして機能し、論理ゲートＬＧ１〜ＬＧ４は２
段のインバータで構成される遅延回路として機能する。
これにより、内部ノードＩＮＡ１へ与えられた信号が論
理ゲートＬＧ１〜ＬＧ４により所定時間（２段のゲート
遅延）遅延されて順次内部ノードＩＮＡ２〜ＩＮＡ５へ
伝達される。ＭＯＳトランジスタＰ１〜Ｐ５が順次導通
状態とされ、出力信号線５および出力ノード４を電源電
圧Ｖｃｃレベルへと充電する。出力信号線５の電流変化
率ｄｉ／ｄｔは小さく、出力ノード４から出力される出
力信号ＤＯＵＴのオーバーシュートの発生が抑制され
る。

【００９０】入力信号ＩＮ１がＬレベルからＨレベルへ
立上がると、信号線９上の信号も同様にＬレベルからＨ
レベルへ立上がる。論理ゲートＬＧ１〜ＬＧ４に含まれ
るＮＯＲゲートＣ１１〜Ｃ１４がすべてＬレベルの信号
を出力する。内部ノードＩＮＡ１へは、２段のインバー
タＡ１１およびＡ１を介して入力信号ＩＮ１が伝達され
る。すなわち、入力ノード３ａへ与えられた入力信号Ｉ
Ｎ１がＬレベルからＨレベルへ立上がるとき、内部ノー
ドＩＮＡ１〜ＩＮＡ５は、すべて同じタイミング（イン
バータ２段のゲート遅延をもって）ＬレベルからＨレベ
ルへと立上がり、ＭＯＳトランジスタＰ１〜Ｐ５がすべ
て同じタイミングで非導通状態とされる。非導通時にＭ
ＯＳトランジスタＰ１〜Ｐ５がすべで同じタイミングで
非導通状態とされるため消費電流（貫通電流）が抑制さ
れる。

【００９１】［変更例１］図８は、この発明の第３の実
施例の第１の変更例の構成および動作を示す図である。
図８においても、出力信号線５および出力ノード４を駆
動するために、５つのｎチャネルＭＯＳトランジスタＮ
１〜Ｎ５が互いに並列に出力信号線５と接地ノード２の
間に設けられる。ＭＯＳトランジスタＮ１〜Ｎ５のそれ
ぞれのゲート電極は、内部ノードＩＮＢ１〜ＩＮＢ５に
接続される。

【００９２】内部ノードＩＮＢ１へは、入力ノード３ｂ
に与えられた入力信号ＩＮ２が２段のインバータＡ１２
およびＡ２を介して伝達される。内部ノードＩＮＢ１〜
ＩＮＢ５の間に、論理ゲートＬＧ５〜ＬＧ８が縦列接続
される。論理ゲートＬＧ５は、内部ノードＩＮＢ１の信
号と信号線１０の信号を受ける２入力ＮＡＮＤゲートＢ
１と、ＮＡＮＤゲートＢ１の出力信号を受けるインバー
タＡ２を含む。インバータＡ２の出力信号が内部ノード
ＩＮＢ２へ与えられる。論理ゲートＬＧ６は、内部ノー
ドＩＮＢ２の信号と信号線１０上の信号とを受けるＮＡ
ＮＤゲートＢ２と、ＮＡＮＤゲートＢ２の出力信号を受
けるインバータＡ８を含む。インバータＡ８の出力信号
は内部ノードＩＮＢ３へ与えられる。論理ゲートＬＧ７
は、内部ノードＩＮＢ３の信号と信号線１０上の信号と
を受けるＮＡＮＤゲートＢ３と、ＮＡＮＤゲートＢ３の
出力信号を受けるインバータＡ９を含む。インバータＡ
９の出力信号は内部ノードＩＮＢ４へ与えられる。

【００９３】論理ゲートＬＧ８は、内部ノードＩＮＢ４
の信号と信号線１０上の信号とを受けるＮＡＮＤゲート
Ｂ４と、ＮＡＮＤゲートＢ４の出力信号を受けるインバ
ータＡ１０を含む。インバータＡ１０の出力信号は内部
ノードＩＮＢ５へ与えられる。ＮＡＮＤゲートＢ１〜Ｂ
４各々が有する遅延時間はインバータＡ１２またはＡ２
の有する遅延時間と等しくされる。インバータＡ２とイ
ンバータＡ７〜Ａ１０の各々とが同じ遅延時間を有す
る。それによって、信号線１０上にＨレベルの信号が与
えられたとき、インバータＡ１２およびＡ２に含まれる
遅延素子と、論理ゲートＬＧ５〜ＬＧ８の有する遅延時
間とが等しくなる（２段のゲート遅延）。次に、図８
（Ａ）に示す半導体回路の動作を示す動作波形図である
図８（Ｂ）を参照して説明する。

【００９４】入力信号ＩＮ２がＨレベルのとき、内部ノ
ードＩＮＢ１〜ＩＮＢ５はすべてＨレベルにあり、ＭＯ
ＳトランジスタＮ１〜Ｎ５はすべて導通状態にある。入
力信号ＩＮ２がＨレベルからＬレベルへ立下がると、応
じて信号線１０上の信号がＨレベルからＬレベルへ立下
がる。これにより、論理ゲートＬＧ５〜ＬＧ８に含まれ
るＮＡＮＤゲートＢ１〜Ｂ４の出力信号がＨレベルへ立
上がり、応じてインバータＡ７〜Ａ１０の出力信号がＬ
レベルへ立下がる。入力信号ＩＮ２が２段のインバータ
Ａ１２およびＡ２を介して内部ノードＩＮＢ１へ伝達さ
れる。論理ゲートＬＧ５〜ＬＧ８は、信号線１０上の信
号を２段のゲート遅延（ＮＡＮＤゲートおよびインバー
タ）をもって対応の内部ノードＩＮＢ２〜ＩＮＢ５の電
位をＨレベルからＬレベルへ低下させる。すなわち、内
部ノードＩＮＢ２〜ＩＮＢ５は同じ時刻にＬレベルとな
り、ＭＯＳトランジスタＮ１〜Ｎ５が非導通状態とされ
る。

【００９５】入力信号ＩＮ２がＬレベルからＨレベルへ
立上がると、内部ノードＩＮＢ１は、インバータＡ１２
およびＡ２が有する遅延時間経過後、その電位がＬレベ
ルからＨレベルへ立上がる。信号線１０上の信号はこの
入力信号ＩＮ２に従ってＨレベルとなり、ＮＡＮＤゲー
トＢ１〜Ｂ４はインバータとして機能する。したがって
この状態においては、論理ゲートＬＧ５〜ＬＧ８は２段
のインバータで構成される遅延素子と等価となる。内部
ノードＩＮＢ１へ与えられた信号が順次２段のゲート遅
延の遅れをもって内部ノードＩＮＢ２〜ＩＮＢ５へ伝達
され、ＭＯＳトランジスタＮ１〜Ｎ５が順次導通状態と
される。出力信号線５の放電電流の変化率は小さくさ
れ、したがって出力ノード４からの出力信号ＤＯＵＴの
アンダーシュートの発生が抑制される。

【００９６】またＭＯＳトランジスタＮ１〜Ｎ５の非導
通時にはすべて同じタイミングで非導通状態とされるた
め、消費電流（貫通電流）が低減される。

【００９７】［変更例２］図９は、この発明の第３の実
施例の第２の変更例の構成および動作を示す図である。
図９（Ａ）において、半導体回路は、出力信号線５と電
源ノード１の間に互いに並列に接続されるｐチャネルＭ
ＯＳトランジスタＰ１〜Ｐ５と、接地ノード２と出力信
号線５の間に互いに並列に接続されるｎチャネルＭＯＳ
トランジスタＮ１〜Ｎ５と、ＭＯＳトランジスタＰ１〜
Ｐ５のゲート電極の間に接続されかつ互いに縦続接続さ
れる論理ゲートＬＧ１〜ＬＧ４と、ＭＯＳトランジスタ
Ｎ１〜Ｎ５のゲート電極の間に接続されかつ互いに縦続
接続される論理ゲートＬＧ５〜ＬＧ８と、入力ノード３
へ与えられた入力信号ＩＮを内部ノードＩＮＡ１へ伝達
する２段のインバータＡ１１およびＡ１と、入力ノード
３へ与えられる入力信号を入力ノードＩＮＢ１へ伝達す
る次段のインバータＡ１２およびＡ２を含む。論理ゲー
トＬＧ１〜ＬＧ４にはまた信号線９を介して入力信号Ｉ
Ｎが伝達され、論理ゲートＬＧ５〜ＬＧ８にはまた信号
線１０を介して入力信号ＩＮが伝達される。この図９
（Ａ）に示す半導体回路の構成は、図７（Ａ）および図
８（Ａ）に示す回路を組み合わせたものと等価であり、
対応する部分に同一の参照番号を付す。

【００９８】論理ゲートＬＧ１〜ＬＧ４の各々は、信号
線９上の信号を一方入力に受け、他方入力に対応のＭＯ
Ｓトランジスタのゲート電極（内部ノード）の信号を受
ける２入力ＮＯＲゲートＣ１〜Ｃ４と、対応のＮＯＲゲ
ートの出力信号を受けて２段のトランジスタのゲート電
極（次段ノード）へ与えるインバータ（Ａ３〜Ａ６）を
含む。論理ゲートＬＧ５〜ＬＧ８の各々は、信号線１０
上の信号と前段のトランジスタのゲート電極（内部ノー
ド）の信号とを受けるＮＡＮＤゲート（Ｂ１〜Ｂ４）
と、対応のＮＡＮＤゲートの出力信号を反転して次段の
トランジスタのゲート電極（内部ノード）へ与えるイン
バータ（Ａ７〜Ａ１０）を含む。次に、図９（Ａ）に示
す半導体回路の動作をその動作波形図である図９（Ｂ）
を参照して説明する。

【００９９】入力信号ＩＮがＨレベルのとき、内部ノー
ドＩＮＡ１〜ＩＮＡ５およびＩＮＢ１〜ＩＮＢ５はＨレ
ベルにされて、ＭＯＳトランジスタＰ１〜Ｐ５は非導通
状態、ＭＯＳトランジスタＮ１〜Ｎ５は導通状態にあ
り、出力信号ＤＯＵＴは接地電位レベルの低レベルにあ
る。入力信号ＩＮがＨレベルからＬレベルへ立下がる
と、内部ノードＩＮＢ１〜ＩＮＢ５は２段のゲート遅延
をもって同じタイミングでＬレベルへ立下がり、ＭＯＳ
トランジスタＮ１〜Ｎ５はすべて同じタイミングで非導
通状態とされる。一方、内部ノードＩＮＡ１〜ＩＮＡ５
は論理ゲートＬＧ１〜ＬＧ４の有する遅延時間により順
次Ｌレベルへ立下がり、ＭＯＳトランジスタＰ１〜Ｐ５
が順次導通状態とされる。このとき、ＭＯＳトランジス
タＰ１〜Ｐ５の導通時にはすでにＭＯＳトランジスタＮ
１〜Ｎ５は非導通状態にされており、電源ノード１から
接地ノード２より流れる貫通電流は生じない。出力信号
線５すなわち出力信号ＤＯＵＴはＭＯＳトランジスタＰ
１〜Ｐ５により電源電圧Ｖｃｃレベルへと駆動される。
ＭＯＳトランジスタＰ１〜Ｐ５は順次導通状態とされる
ため、出力信号線５における電流変化率は小さく、出力
信号ＤＯＵＴにおけるオーバーシュートは生じない。

【０１００】入力信号ＩＮがＬレベルからＨレベルへ立
上がるときには、論理ゲートＬＧ１〜ＬＧ４が、出力線
９上の信号により、それぞれ２段のゲート遅延をもって
内部ノードＩＮＡ２〜ＩＮＡ５の電位をＨレベルへと上
昇させる。内部ノードＩＮＡ１はインバータＡ１１およ
びＡ１によりその電位がＬレベルからＨレベルへと立上
がる。すなわち、内部ノードＩＮＡ１〜ＩＮＡ５がすべ
て同じタイミングでその電位がＬレベルからＨレベルへ
と上昇し、ＭＯＳトランジスタＰ１〜Ｐ５がすべて同一
タイミングで非導通状態とされる。一方、論理ゲートＬ
Ｇ５〜ＬＧ８は、ＮＡＮＤゲートＢ１〜Ｂ４が信号線１
０の信号によりインバータとして機能するため、遅延回
路として作用する。これにより、内部ノードＩＮＢ１〜
ＩＮＢ５の電位が順次ＬレベルからＨレベルへと立上が
り、ＭＯＳトランジスタＮ１〜Ｎ５が順次導通状態とさ
れる。出力信号線５の放電は、ＭＯＳトランジスタＮ１
〜Ｎ５により行なわれ、そのとき、電流変化率は小さ
く、出力信号ＤＯＵＴにアンダーシュートは生じない。

【０１０１】ＭＯＳトランジスタＮ１〜Ｎ５の導通時に
おいて、ＭＯＳトランジスタＰ１〜Ｐ５はすべて同じタ
イミングで既に非導通状態とされており、電源ノード１
から接地ノード２への貫通電流は生じない。

【０１０２】上述のように、出力信号線５の充電時また
は放電時において、充電電流または放電電流を順次増加
させ、出力信号ＤＯＵＴにおいてリンギングが発生しな
いレベルとなるときに、その充電または放電電流を増加
させて、出力信号の応答の遅れを生じさせることなくか
つリンギングの発生を生じさせることなく出力信号ＤＯ
ＵＴを発生することができる。また、ｐチャネルＭＯＳ
トランジスタＰ１〜Ｐ５とｎチャネルＭＯＳトランジス
タＮ１〜Ｎ５がともに導通状態となる期間は極めて少な
く、貫通電流の発生を十分に抑制することができ、低消
費電流の回路を実現することができる。

【０１０３】［実施例４］図１０は、この発明の第４の
実施例の構成を示す図である。この図１０に示す構成は
図１ないし図３に示す第１の実施例と併せて用いると最
も効果的である。図１０は、出力信号ＤＯＵＴを電源電
圧Ｖｃｃレベルへ駆動動するための回路部分の構成を示
す。出力信号ＤＯＵＴを接地電位ＧＮＤレベルへ駆動す
る回路部分に対しても同様の構成が用いられる。図１０
（Ａ）に平面パターンレイアウトを示し、図１０（Ｂ）
に素子の接続を簡略化して示し、図１０（Ｃ）に電気的
等価回路を示す。

【０１０４】図１０（Ａ）において、フィールド活性領
域Ｆにおいて互いに分離して活性領域（高濃度不純物領
域）が形成される。図１０（Ａ）において、ソース領域
を形成する高濃度不純物領域Ｓとドレイン領域を形成す
る高濃度不純物領域Ｄが交互に配置される。隣接する２
つの不純物領域ＳおよびＤの間の領域（チャネル領域）
にゲート電極配線Ｇａ１〜Ｇａ５が設けられる。これら
のゲート電極配線Ｇａ１〜Ｇａ５は、ＭＯＳトランジス
タＰ１〜Ｐ５のゲート電極を構成する。不純物領域Ｄお
よびＳは、隣接する２つのトランジスタにより共有され
る。これにより素子占有面積を低減する。ゲート電極配
線Ｇａ１〜Ｇａ５は、それより抵抗値の高いたとえばポ
リシリコンで形成される配線層Ｇｂ１〜Ｇｂ４により相
互接続される。配線層Ｇｂ１〜Ｇｂ４は、ゲート電極配
線Ｇａ１〜Ｇａ５の隣接する一方端同士および他方端同
士を交互に接続する。すなわち、配線層Ｇｂ１〜Ｇｂ４
は、フィールド活性領域Ｆの一方側とこの一方側と対向
する他方側に交互に配置される。ゲート電極配線Ｇａ１
〜Ｇａ５は、コンタクト孔ＣＨｇを介して配線層Ｇｂ１
〜Ｇｂ４に接続される。

【０１０５】これらのゲート電極配線Ｇａ１〜Ｇａ５お
よび配線層Ｇｂ１〜Ｇｂ４の上層に、たとえばアルミニ
ウムで形成される低抵抗導電層２０および２２が形成さ
れる。導電層２０には電源電圧Ｖｃｃが与えられ、導電
層２２は、出力信号ＤＯＵＴを伝達する。この導電層２
０は、導電層２２の上層に形成される。導電層２０はコ
ンタクト孔ＣＨｓを介してソース領域を形成する不純物
層Ｓに接続され、導電層２２は、コンタクト孔ＣＨｄを
介してドレイン領域を形成する不純物領域Ｄに接続され
る。入力信号ＩＮ１が、ゲート電極配線Ｇａ１へ与えら
れる。

【０１０６】図１０（Ｂ）において、ｐチャネルＭＯＳ
トランジスタＰ１がソース不純物領域Ｓ１、ゲート電極
配線Ｇ１およびドレイン不純物領域Ｄ１により構成され
る。ＭＯＳトランジスタＰ２は、ドレイン不純物領域Ｄ
１、ゲート電極配線Ｇ２およびソース不純物領域Ｓ２に
より構成される。ＭＯＳトランジスタＰ３は、ソース不
純物領域Ｓ２、ゲート電極配線Ｇ３およびドレイン不純
物領域Ｄ２により構成される。ＭＯＳトランジスタＰ４
は、ドレイン不純物領域Ｄ２、ゲート電極配線Ｇ４、お
よびソース不純物領域Ｓ３により構成される。ＭＯＳト
ランジスタＰ５は、ソース不純物領域Ｓ３、ゲート電極
配線Ｇ５およびドレイン不純物領域Ｄ３により構成され
る。ソース不純物領域Ｓ１〜Ｓ３へは導電層２０を介し
て電源電圧Ｖｃｃが印加される。ドレイン不純物領域Ｄ
１〜Ｄ３は導電層２２に接続される。ゲート電極配線Ｇ
１〜Ｇ５の各々は、抵抗値ＲＲ１を有する。ゲート電極
配線Ｇ１およびＧ２が抵抗値ＲＲ２を有する配線層Ｇｂ
１により相互接続される。ゲート電極配線Ｇ２およびＧ
３が抵抗値ＲＲ２を有する配線層Ｇｂ２により接続され
る。ゲート電極配線Ｇ３およびＧ４が抵抗値ＲＲ２を有
する配線層Ｇｂ３により接続され、ゲート電極配線Ｇ４
およびＧ５が抵抗値ＲＲ２を有する配線層Ｇｂ４により
接続される。

【０１０７】ゲート電極Ｇ１〜Ｇ５が有する抵抗値ＲＲ
１と配線層Ｇｂ１〜Ｇｂ４が有する抵抗値ＲＲ２とを異
ならせることは、たとえば配線材料であるポリシリコン
へ注入される不純物量を調節することにより実現され
る。

【０１０８】図１０（Ｃ）において、ＭＯＳトランジス
タＰ１はそのゲート電極Ｇ１に入力信号ＩＮ１を受け
る。ＭＯＳトランジスタＰ１およびＰ２のゲート電極Ｇ
１およびＧ２の間には、抵抗値ＲＲ１およびＲＲ２を有
する抵抗が直列に接続される。２つのＭＯＳトランジス
タのゲート電極の間に抵抗値ＲＲ１およびＲＲ２を有す
る抵抗が直列に接続される。これらの抵抗値ＲＲ２の値
を適切に調整することにより、ＭＯＳトランジスタＰ２
〜Ｐ５へ与えられる信号の遅延時間を所望の値に設定す
ることができる。このとき、ゲート電極層Ｇａ１〜Ｇａ
５が高速動作のために低抵抗化されたとしても、配線層
Ｇｂ１〜Ｇｂ４が有する抵抗値ＲＲ２を十分大きくする
ことによりレイアウト面積の増大をもたらすことなくこ
のゲート電極層の低抵抗化に対処することができ、所望
の遅延時間をもってＭＯＳトランジスタＰ１〜Ｐ５を導
通状態とすることができる。また、ゲート電極層Ｇａ１
〜Ｇａ５が低抵抗化されない場合においても、ＭＯＳト
ランジスタＰ１〜Ｐ５が導通状態とされる時間のずれを
大きくしてノイズ（リンギング）を抑制する場合に対し
ても、この配線層Ｇｂ１〜Ｇｂ４の有する抵抗値ＲＲ２
を適切に大きくすることにより所望の遅延時間を面積増
加を伴うことなく容易に実現することができる。

【０１０９】またＭＯＳトランジスタＰ１〜Ｐ５のそれ
ぞれに対してその抵抗値が変更可能な配線層Ｇｂ１〜Ｇ
ｂ４が接続されるため、効率的に各ＭＯＳトランジスタ
Ｐ２〜Ｐ５に対する信号の伝播遅延時間を適切に設定す
ることができる。

【０１１０】なお、この図１０に示すゲート電極配線の
構成は、図１１に示す従来の出力回路に対し適用されて
もよい。

【０１１１】以上のように、この第４の実施例に従え
ば、ゲート電極層を、このゲート電極層よりも高い抵抗
値を有する配線層で相互接続するように構成しているた
め、面積増加をもたらすことなく所望の信号伝播遅延時
間を各ＭＯＳトランジスタに対して設定することができ
る。

【０１１２】

【発明の効果】請求項１に発明に従えば、複数の互いに
並列に接続されるトランジスタの制御電極を、有意の抵
抗値を有する制御電極線と相互接続しかつさらにその制
御電極線と基準電位ノードとの間に複数のトランジスタ
素子の制御電極へ印加される信号と相補な信号を制御電
極に受けるトランジスタを設けたため、複数のトランジ
スタが非導通状態とされたときに、第２のトランジスタ
が制御電極線へ基準電位を伝達し、それら複数のトラン
ジスタが同時に非導通状態とされかつ複数のトランジス
タが導通状態とされるときには、制御電極線が有意の抵
抗値により順次導通されるため、低消費電力でノイズが
十分抑制された出力信号を生成することができる。

【０１１３】請求項２に係る発明に従えば、第１の基準
ノードと出力信号線の間に互いに並列に接続されかつそ
れぞれの制御電極が有意の抵抗値を有する第１の制御電
極線で相互接続される複数の第１のトランジスタと、第
１の基準電極ノードと第１の制御電極線との間に設けら
れかつ第１のトランジスタの制御電極へ印加される信号
と相補な信号が制御電極に与えられる第２のトランジス
タと、第２の基準電位とノード出力信号線の間に互いに
並列に接続されかつそれぞれの制御電極が有意の抵抗値
を有する第２の制御電極線で相互接続される複数の第３
のトランジスタと、この第２の制御電極線と第２の基準
電位ノードとの間に接続され、第３のトランジスタの制
御電極に印加される信号と相補な信号が制御電極へ与え
られる第４のトランジスタとで半導体回路を構成したた
め、第１のトランジスタの導通時には第３のトランジス
タ素子がすべて同時に非導通状態とされかつ第１のトラ
ンジスタは順次導通状態にされ、一方、第１のトランジ
スタの非導通時においては、この複数の第１のトランジ
スタが同時に非導通状態とされかつ第３のトランジスタ
は順次導通状態とされるため、貫通電流が生じることな
く、かつノイズの抑制された出力信号を生成することが
できる。

【０１１４】請求項３に係る発明に従えば、互いに並列
に接続されるトランジスタの制御電極の間に縦続接続さ
れる論理ゲートを配置し、複数のトランジスタの導通時
には複数の論理ゲートを遅延素子列として機能させかつ
複数のトランジスタの非導通時にはこれら複数の論理ゲ
ートの各々の出力信号を同じタイミングで変化させるよ
うに構成したため、複数のトランジスタの非導通時には
すべて同じタイミングでこれら複数のトランジスタを非
導通状態とすることができ、消費電流を低減することが
でき、また複数のトランジスタの導通時にこれらの複数
のトランジスタが順次導通状態とされるため、ノイズの
抑制された出力信号を生成することができる。

【０１１５】請求項４に係る発明に従えば、入力信号を
反転する第１の遅延素子を設け、かつ論理ゲートの各々
を、前段のゲートの出力信号を受ける第２の入力に与え
られた信号を反転する第２のインバータと、第１のイン
バータと同じゲート遅延を有し、この第２のインバータ
の出力信号と入力ノードへ与えられた入力信号を受け、
入力信号が第１の論理レベルのときに第２の論理レベル
の信号を出力するゲート素子とで構成したため、論理ゲ
ートおよび遅延素子が同じゲート遅延をもってすべての
複数のトランジスタ素子を同じタイミングで非導通状態
とすることができる。

【０１１６】請求項５に係る発明に従えば、遅延素子を
バッファ遅延素子で構成しかつ論理ゲートの各々を、第
２の入力に前段のゲートの出力信号を受けかつ、第１の
入力に入力信号を受け、入力信号が第２の論理レベルの
ときに第１の論理レベルの信号出力するゲート素子と、
このゲート素子の出力信号を反転するインバータとで構
成したため、バッファ遅延素子と論理ゲートのゲート遅
延とを等しくすることができ、複数のＭＯＳトランジス
タを非導通状態とするときにすべての複数のトランジス
タを同じタイミングで非導通状態とすることができる。

【０１１７】請求項６に係る発明に従えば、複数の互い
に並列に接続されるトランジスタの制御電極を、この制
御電極を構成する電極層よりも抵抗値の高い配線層で相
互接続するように構成したため、小占有面積で所望の信
号伝播遅延を有する制御電極線を形成することができ
る。

【図面の簡単な説明】

【図１】 この発明の第１の実施例である半導体回路の
構成および動作を示す図である。

【図２】 この発明の第１の実施例の第１の変更例の構
成および動作を示す図である。

【図３】 この発明の第１の実施例の第２の変更例の構
成および動作を示す図である。

【図４】 この発明の第２の実施例である半導体回路の
構成および動作波形を示す図である。

【図５】 この発明の第２の実施例の第１の変更例の構
成および動作波形を示す図である。

【図６】 この発明の第２の実施例の第２の変更例の構
成および動作波形を示す図である。

【図７】 この発明の第３の実施例である半導体回路の
構成および動作波形を示す図である。

【図８】 この発明の第３の実施例の第１の変更例の構
成および動作波形を示す図である。

【図９】 この発明の第３の実施例の第２の変更例の構
成および動作波形を示す図である。

【図１０】 この発明の第３の実施例である半導体回路
の配線および抵抗のレイアウトおよび構成を示す図であ
る。

【図１１】 従来の出力回路の構成を示す図である。

【図１２】 図１１に示す出力回路の動作を示す信号波
形図である。

【図１３】 従来の出力回路の問題点を説明するための
図である。

【図１４】 図１３に示す出力回路の動作を示す波形図
である。

【図１５】 従来の半導体回路のゲート電極配線のレイ
アウトおよびその接続態様を示す図である。

【符号の説明】

１ 電源ノード、２ 接地ノード、３，３ａ，３ｂ 入
力ノード、４ 出力ノード、５ 出力信号線、７ 信号
配線、８ 信号配線、９ 信号配線、１０ 信号配線、
Ｐ１〜Ｐ６ ｐチャネルＭＯＳトランジスタ、Ｎ１〜Ｎ
６ ｎチャネルＭＯＳトランジスタ、Ａ１，Ａ２，Ａ１
１，Ａ１２ インバータ、Ｒ１〜Ｒ４抵抗、ＬＧ１〜Ｌ
Ｇ８ 論理ゲート、Ｂ１〜Ｂ４ ＮＡＮＤゲート、Ｃ１
〜Ｃ４、Ｃ１１〜Ｃ１４ ＮＯＲゲート、Ａ３〜Ａ１０
インバータ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０３Ｋ 17/687

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力信号に従って、出力ノードを前記入
   力信号に対応する論理レベルへと駆動する半導体回路で
   あって、 第１の基準電位を供給する基準ノードと前記出力ノード
   に結合される出力信号線との間に互いに並列に接続さ
   れ、各々が第１の論理レベルの信号がその制御電極に与
   えられたとき導通する複数の第１のトランジスタと、 有意の抵抗を有し、前記複数の第１のトランジスタの各
   制御電極を相互接続する制御電極線と、 前記基準ノードと前記制御電極線との間に設けられ、前
   記第１の論理レベルの信号が制御電極に与えられると導
   通する少なくとも１個の第２のトランジスタと、 前記入力信号から互いに相補な信号の対を生成し、これ
   ら相補な信号対の一方および他方の信号を前記複数の第
   １のトランジスタおよび前記第２のトランジスタの制御
   電極にそれぞれ印加する手段とを備える、半導体回路。
2. 【請求項２】 第１の電位を供給する第１の基準ノード
   と出力ノードに結合される出力信号線の間に互いに並列
   に接続され、各制御電極に第１の論理レベルの信号が与
   えられると導通する複数の第１のトランジスタと、 有意の抵抗を有し、前記複数の第１のトランジスタの制
   御電極を相互接続する第１の制御電極線と、 前記第１の基準ノードと前記第１の制御電極線との間に
   接続され、その制御電極に前記第１の論理レベルの信号
   が与えられると導通する少なくとも１個の第２のトラン
   ジスタと、 前記第１の電位と相補な論理の第２の電位を受ける第２
   の基準ノードと前記出力信号線との間に互いに並列に接
   続され、各制御電極に第２の論理レベルの信号が印加さ
   れると導通する複数の第３のトランジスタと、 前記複数の第３のトランジスタの制御電極を相補接続す
   る、有意の抵抗値を有する第２の制御電極線と、 前記第２の基準ノードと前記第２の制御電極線との間に
   接続され、その制御電極に前記第２の論理レベルの信号
   が印加されると導通する少なくとも１個の第４のトラン
   ジスタと、 入力信号に応答して、互いに相補な論理の信号の対を生
   成して、前記第１および第２の制御電極線へ前記相補な
   論理の信号の対のうちの一方の信号を与えかつ前記第２
   および第４のトランジスタの制御電極へ前記相補な論理
   の信号の対の他方の信号を与える制御回路を備える、半
   導体回路。
3. 【請求項３】 入力ノードの信号を所定時間遅延させて
   内部入力ノードに出力する遅延素子と、 出力ノードに接続される出力信号線と、 基準電圧を受ける基準ノードと前記出力信号線との間に
   互いに並列に接続され、その制御電極に第１の論理レベ
   ルの信号が印加されると導通する複数のトランジスタ
   と、 前記複数のトランジスタの制御電極の間にそれぞれ接続
   される複数の論理ゲートとを備え、前記複数の論理ゲー
   トの各々は、前記入力ノードに接続される第１の入力と
   前段のトランジスタの制御電極に接続される第２の入力
   と次段のトランジスタの制御電極および次段の論理ゲー
   トの第２の入力に接続される出力とを有し、かつ前記内
   部入力ノードの電位が前記第１の論理レベルのとき前記
   論理ゲートの各々は前記内部入力ノードの電位をそれぞ
   れ所定の時間遅延させて順次伝達し、かつ前記内部入力
   ノードの信号が第２の論理レベルのとき前記論理ゲート
   の各々は、前記遅延素子が与える遅延時間と実質的に同
   じ遅延時間をもって前記入力ノードの信号を対応のトラ
   ンジスタの制御電極へ伝達する、半導体回路。
4. 【請求項４】 前記遅延素子は、前記入力ノードへ与え
   られた信号を反転しかつ遅延する否定遅延素子であり、 前記複数の論理ゲートの各々は、前記第２の入力の信号
   を反転する第２の指定遅延素子と、前記第１の指定遅延
   素子と同じゲート遅延を有し、かつ前記第２の否定遅延
   素子の出力信号と前記入力ノードの信号とを受け、前記
   第２の入力の信号が前記第１の論理レベルのとき前記第
   １の入力の信号の論理に関わらずその出力に第２の論理
   レベルの信号を出力するゲート素子とを備える、請求項
   ３記載の半導体回路。
5. 【請求項５】 前記遅延素子は、前記入力ノードへ与え
   られた入力信号を所定時間遅延するバッファ遅延素子を
   備え、 前記複数の論理ゲートの各々は、前記第１の入力へ与え
   られた前記入力ノードの信号が第２の論理レベルのとき
   該第２の入力に与えられる信号の論理レベルに関わらず
   第１の論理レベルの信号を出力するゲート素子と、 前記ゲート素子の出力信号を反転しかつ遅延する否定遅
   延素子とを含み、前記ゲート素子と前記指定遅延素子と
   が有するゲート遅延の和は前記バッファ遅延素子が有す
   るゲート遅延と実質的に同じである、請求項３記載の半
   導体回路。
6. 【請求項６】 基準電位を供給する基準ノードと出力ノ
   ードに接続する出力信号線との間に互いに並列に接続さ
   れる複数のトランジスタを備え、前記複数のトランジス
   タの各々は前記基準ノードに接続される一方導通ノード
   と前記出力信号線に接続される他方導通ノードと、一方
   端と他方端との間に第１の抵抗値を有する配線層を構成
   する制御電極とを有し、さらに、前記複数のトランジス
   タの前記制御電極は互いに平行に配列され、 前記複数のトランジスタの制御電極の隣接する一方端お
   よび隣接する他方端を交互に相互接続する、前記第１の
   抵抗値よりも大きな第２の抵抗値を有する相互接続配線
   とを備え、前記相互接続配線上に入力信号に対応する信
   号が伝達される、半導体回路。