JPH0897299A - 多セルメモリ - Google Patents

Abstract

(57)【要約】 【目的】 低減化された回路容量の付加的な補助リセッ
ト制御回路よってメモリを効果的にリセットする。 【構成】 ランダムアクセスメモリアレイのリセット機
構は、補助リセット回路を含んでおり、該補助リセット
回路はメモリ自体の内容の変更を必要としない。Ｎビッ
トのＭワードを格納できるランダムアクセスメモリに対
しては、補助機構はメモリのＭワードにそれぞれ関連す
る複数のＭ個のリセット状態回路を含んでいる。このリ
セット状態回路は、好ましくはメモリの各ワードに対す
る付加的な「リセット可能な」メモリセルで構成され、
メモリ自体の構造内に集積化される。メモリの１つ以上
のワードをリセットするために、関連するリセット状態
回路がリセット状態を表す状態に置かれる。各リセット
状態回路の状態は、ワードが読み出される毎に、メモリ
の関連するワードの内容を制御的に（例えば論理的にＡ
ＮＤ演算を行って）マスクするために使用される。リセ
ットメモリセルがクリアされると、メモリの関連するワ
ードの内容に係わらず、マスクはアドレスされたメモリ
のワードを全て零として出力させるようにする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、一般的には半導体メモ
リ回路に関し、特に低減化された回路容量の補助リセッ
ト制御回路アレイの合体化によってランダムアクセスメ
モリを効果的にリセットする機構に関し、該補助リセッ
ト制御回路アレイの構成要素はランダムアクセスメモリ
の各ワードから分離されているが各ワードに関連してい
る。

【０００２】

【従来の技術】ランダムアクセスメモリのリセットは、
メモリの全ての格納位置或いはセルの内容を、リセット
制御信号の発生に応答して典型的に各格納位置をアドレ
ッシングし各セルへ「０」を書き込むことによって、ク
リアリング或いは「零化」することを慣例的に意味して
いる。全てのメモリアレイをクリアするのに必要とされ
る過渡ピーク電流は極めて大きく、またメモリアクセス
クロックの数クロックサイクル尾を引くと思われるた
め、このような機構は好ましからず遅く、付随する電流
ドライバを形成するための十分な半導体の実際の領域が
必要である。

【０００３】

【発明が解決しようとする課題】この問題を解決するた
めの一手段は、米国特許出願第4,789,967 号の明細書に
開示されており、メモリの副部分或いはブロックへリセ
ット過程を分け、（選択された部分或いは関心のあるメ
モリの部分のみをリセットすることによって）両方のリ
セット電流の要求に関しては僅かな低減を提供し、また
リセット速度に関してはある程度の向上を提供しようと
している。残念なことに、Ｌｉｏｕ等の特許に開示され
たリセット機構は、リセット電流をメモリ自体に直接供
給する必要がさらにあり、従ってたとえ全メモリより少
ないメモリが選択的にアクセスされても、リセット動作
はリセットされるべきメモリの各ブロックにおいて複数
のメモリセルの内容を変更することをまだ意味してい
る。

【０００４】

【課題を解決するための手段】本発明に依ると、メモリ
の全リセット或いは部分的なリセットのためにメモリの
一つ以上のセグメント或いはブロックの各格納位置の内
容を変更或いはクリアするよりも、メモリ自体から分離
されかつメモリ自体の内容の変更を必要としない補助リ
セット機構が使用される。一般的に、本発明が実施され
るメモリは、ＮＭＯＳ、ＰＭＯＳ、ＣＭＯＳ、バイポー
ラ、ＧａＡｓ、及び磁気回路のような任意の読み出し／
書き込み技術を含んでいる。

【０００５】ＮビットのＭワードを格納できるランダム
アクセスメモリでは、本発明の補助機構は好ましくはメ
モリのＭワードにそれぞれ関連する複数のＭ個のリセッ
ト状態回路より成っている。このリセット状態回路は、
メモリの各ワードに対して付加的な「リセット可能な」
メモリセルを含んでおり、メモリ自体の物理的構造内に
集積化され或いは分離したマルチセルユニットで形成さ
れ、メモリへの書き込み或いは読み出しに関して使用さ
れる。この付加的なマルチリセット回路ユニットはメモ
リセルで厳密に形成される必要はなく、複数のリセット
論理回路で形成できる。好ましい実施例では、本発明の
リセット可能メモリは、「９個のトランジスタ（９
Ｔ）」のデュアルポートＣＭＯＳで構成されたメモリセ
ルとして実施されている。

【０００６】メモリの１つ以上のワードをリセットする
ために、関連するリセット状態回路がリセット状態を表
す状態に置かれている。ここで、このマルチリセット状
態ユニットはリセット可能メモリセルで形成されてお
り、このリセット状態回路の初期化はこのようなリセッ
ト可能メモリセルのリセットを意味している。各リセッ
ト状態回路の内容或いは状態は、ワードが読み出される
ごとに、メモリの関連するワードの内容を制御的にマス
クするために使用される。このマスク機構は、ＡＮＤ、
ＮＡＮＤ、ＮＯＲ、及びＯＲ関数のような適当な論理演
算を含んでいる。

【０００７】

【作用】リセットメモリセルがクリアされると、メモリ
のそれに関連するワードの内容に関わりなく、マスクは
アドレスされたメモリワードを全て零として出力させ
る。新たなワードの値がメモリに書かれるときはいつで
も、それに関連するリセット状態回路は同時にアクセス
され、「１」なる表示の有効な或いはリセットされない
ビットがリセット状態回路に格納される。続いて、この
ワードがメモリから読み出されるとき、その関連するリ
セットセルに格納されたマスクビットの値（「１」）
が、ワードの内容をそのまま出力させる。

【０００８】メモリがＪビットのＫワードを格納するた
めにＣＭＯＳで構成されたデュアルポートのメモリセル
のＪ列×Ｋ行アレイとして実施されているところでは、
リセット機構は、ＡＮＤ、ＮＡＮＤ、ＮＯＲ、及びＯＲ
の単一ビットのような付加的な或いはＫの（Ｊ＋１）列
目の論理演算のＪビットのＫワードにそれぞれ関連した
リセット可能なＭＯＳＦＥＴで構成されたメモリセルと
して、ＭＯＳＦＥＴで構成されたメモリアレイと共に集
積化できる。この付加的な列のＭＯＳＦＥＴで構成され
た各メモリセルは好ましくは、メモリ本体のそれぞれの
セルと同じ構成を本質的に有し、またセルのリセットＭ
ＯＳＦＥＴの列に沿って配置された絶縁ポリシリコンの
付加的な長さ或いはストリップで形成された「リセッ
ト」ＭＯＳＦＥＴを含んでいる。複数のゲートタブが、
それぞれのメモリセルの隣接のＭＯＳＦＥＴのドレイン
及びソース間で酸化ゲートの薄層上に拡張されている。
「リセット」ＭＯＳＦＥＴのドレイン及びソースは、隣
接のＭＯＳＦＥＴのドレイン領域及びソース領域と共通
であり、従ってデュアルポートＣＭＯＳメモリセルパタ
ーンのＭＯＳＦＥＴの領域の再編成は必要ではない。

【０００９】ポリシリコンの付加的な長さは、リセット
制御信号を受信するために結合されている。リセット信
号がポリシリコンリセットリンクへ供給されたとき、該
リセット信号はリンクに沿って伝達或いは「リップル」
し、従ってリセットＭＯＳＦＥＴは逐次的にスイッチオ
ンされ、それによって全てのリセット可能なメモリセル
が順次的にリセットされる。リセットメモリセルの列の
セルをリセットするために必要な時間は、ポリシリコン
線の全有効ＲＣ時定数に依存する。全有効ＲＣ時定数
は、ポリシリコン線の相互接続容量抵抗及びリセットＭ
ＯＳＦＥＴの寄生ゲート容量によって支配される。リセ
ットＭＯＳＦＥＴがリセットされる速度を増加させるた
めに、ポリシリコンリンクの幾何学的構造及び相互接続
的構造がリンクに沿った多数分配及びループバック結合
によってセル間で延長されたストリップかららせん形の
経路へ変更され、それによってリセットトランジスタの
多数グループは並列の様相で「リップル−リセット」と
なる。メモリがリセットメモリセルの多数列を使用する
場合、一つのリセット線はリセットメモリセルの隣接の
列間にリセット線のどちらかの側に拡張するタブと共に
位置される。

【００１０】一度メモリがリセットされると、データワ
ードがメモリに書かれる毎に、「１」がＫ×１のそれに
関連したリセット可能なメモリセルに書き込まれ、それ
によって関連したリセット可能なメモリセルをリセット
しない状態に置く。

【００１１】

【実施例】本発明を添付した図面を参照して例を挙げて
説明する。本発明に係わる特定的な向上したメモリリセ
ット機構について詳細に説明する前に、本発明は主に従
来の信号処理回路及び構成部品の新たな構造的組み合わ
せに属し、それらの特定的に詳細化された構造に属する
ものではないことに注意すべきである。従って、これら
従来の回路及び構成部品の構造、制御及び編成が、本発
明に対応したこれらの特定的な詳細部のみを示し容易に
理解できるブロック図によって図面に描かれており、こ
こにおける説明で得られる知識を有する当業者にも容易
に明らかとなる構造的詳細を伴う開示を隠すことのない
ようにしている。従って、各図のブロック図面は、典型
的なシステムの機構の構造的な編成を必ずしも表さない
が、このシステムの主な構造的構成部品を便利な機能的
なグループによって主に示され、それによって本発明は
より容易に理解できる。

【００１２】前述したように、メモリアレイで１つ以上
のワードをリセットする慣例的な機構は、メモリアレイ
の実際の格納位置をリセット或いはクリア（「０」を書
き込む）することであった。従って、従来はメモリアレ
イ全体をリセットするためには、各格納位置への書き込
みのアクセスを必要とし、それは時間を浪費しそれと共
に大きな電流を要求する動作に繋がる。本発明に依る
と、Ｌｉｏｕ等の１９６７年の特許に詳細化された図解
によって提案されているように全メモリの各格納位置の
内容を変更或いはクリアするよりも、メモリのブロック
において各格納位置のリセットがメモリアレイ本体の内
容を除いて行われる。

【００１３】図１は、本発明に係わる第１の実施例を図
解的に示しており、ランダムアクセスメモリ１５に結合
されたリセット状態回路１１とマスク回路１３より成
る。ランダムアクセスメモリ１５は、Ｍ×Ｎのメモリワ
ードを格納できるＪ列×Ｋ行のメモリセルアレイのよう
な従来のメモリアレイ構成で構成できる。表示した例の
目的のために、メモリ１５は（Ｊ＝２４列）×（Ｋ＝１
０２４行）のメモリセルアレイで構成され、Ｍ＝１０２
４ワードを格納し、各ワードはＮ＝２４ビットである。
即ち、アレイの各行は２４ビットのワードを格納し、一
方各列はそれぞれのビットに関連する。

【００１４】リセット状態回路１１はメモリアレイ１５
の各ワードに対してリセット状態情報を格納するための
補助的格納ユニットとして動作し、回路１１へのアクセ
スはアレイの１つ以上のワードをリセットするためにメ
モリアレイ自体までもアクセスする必要はない。Ｎ＝２
４ビットのＭ＝１０２４ワードを格納するための１０２
４×２４セルアレイの表示した例では、補助的なリセッ
ト状態格納回路１１はメモリ１５の２４ビットのＭ＝１
０２４ワードにそれぞれ関連した対応する複数のＭ＝１
０２４のリセット状態回路で構成できる。この目的のた
めに、リセット状態回路１１は、メモリ１５から分離さ
れた付加的な１ビット長（１０２４×１）アレイのリセ
ット可能メモリセルで構成できる。メモリ１５に対する
それぞれアドレス線もまたリセットセルアレイ１１に並
列に結合されており、従ってメモリ１５のワードの１つ
（本例では１０２４行のうち１つ）がアクセスされたと
きはいつでも１ビットのアレイ１１のその関連したリセ
ット状態セルもアドレスされる。

【００１５】メモリの１つ以上のワードをリセットする
ために、アレイ１１のそれに関連する単数或いは複数の
リセット状態回路がリセット状態を表す状態（リセット
或いは「０」で書かれる）に置かれる。マルチリセット
状態ユニットが、（以下に説明する図７、図８、及び図
９で示されるリセット可能メモリセルを用いることによ
ってもたらされるように）セルに「０」を書き込ませる
ことなしに直接リセット可能であるリセット可能メモリ
セルで形成されている場合、リセット状態回路をリセッ
ト状態に置くことはリセットリンク２１へリセット信号
を結合することを意味し、従って該リセット信号はアレ
イを通して伝達され効果的にアレイ内の各セルをリセッ
トできる。代替案として、１つ以上のリセットリンクは
選択された回路構成に依存してリセットセルの個々のも
の或いはグループをリセットするために使用される。外
部のアレイは、そのアレイの各セルに関連したリセット
線を分離したり、或いは全ワードが並列的にリセット状
態に書かれるように構成できる。

【００１６】本開示の目的のために、リセットリンク２
１はアレイ１１のリセット可能なセルの各々と内部的に
結合されており、従って単一のリセット制御信号が効果
的にアレイ１１の全セルのリセットを引き起こす。先に
指摘したように、アレイ１１内の各リセット状態回路
（或いはリセット状態メモリセル）の内容或いは状態
は、メモリアレイ１５の関連するワードの内容を、該ワ
ードが読み出されるごとに制御的にマスクするために使
用される。リセットメモリセルがクリアされた場合、そ
のときメモリの関連するワードのビットの状態に関係な
く、マスクによってアドレスされたメモリワードが全て
零として出力させられる。このマスク動作は、メモリ１
５の各ワードの読み出しの内容とリセット状態アレイ１
１に格納されている関連するリセット状態マスクビット
とのＡＮＤを論理的に行うことによって、容易に達成で
きる。従って、本例では、メモリ１５の２４列の線２３
は２４個の２入力ＡＮＤゲート２７−１、・・・２７−
２４のそれぞれの第１の入力２５−１、・・・２５−２
４に結合されている。各ＡＮＤゲート２７のマスク入力
２８は、リセット状態メモリアレイ１５から単一の列の
リンク３１へ共通に結合されている。ＡＮＤゲート２７
−１、・・・２７−２４は、Ｎ＝２４ビットの出力リン
ク３３を供給し、そこからはメモリ１５からアクセスさ
れたワードが抽出される。

【００１７】上記で指摘したように、メモリ１５の１０
２４行のうち１つが読み出される毎に、１ビット長のア
レイ１１においてそれに関連したリセット状態セルもま
たアドレスされる。アレイ１１の各セルがリセットされ
ると、そのときそのマスク出力リンク３１は読み出され
るどのアドレスに対しても「０」となり、従ってＡＮＤ
ゲート２７の出力は全て零になる。その後、新しいワー
ド値がメモリ１５に書かれる毎に、アレイ１１内のそれ
に関連したリセット状態回路が対応してアクセスされ、
「１」で表される有効な或いはリセットしないビットが
そのリセット状態回路内に格納される。続いて、メモリ
１５からそのワードが読みだされるとき、それに関連す
るリセットセルに格納されたマスクビットの（「１」
の）値がリンク２３の内容とＡＮＤされ、ワードの内容
がリンク３３に出力される。

【００１８】図１に示された実施例のリセットマスクア
レイ１１がマルチセルの１ビット長のメモリアレイで形
成されているとして説明してきたが、メモリセルで厳密
に形成される必要はなく、一般的には複数の標準論理回
路１１とアレイ１５用の行のアドレス線と並列に結合さ
れる各アドレス線３５とで形成することができ、これは
図２に図解的に示されている。

【００１９】図３に図解的に示された本発明の好ましい
実施例によると、補助的な１ビット長のリセットマスク
アレイが、付加的な或いはＭの（Ｎ＋１）番目の列１１
Ａの単一ビットのリセット可能なメモリセルとして、メ
モリアレイ４１と共に集積化されており、該単一ビット
のリセット可能なメモリセルは、メモリの１０２４×２
４ビット長の部分のワードの格納部ＡのＮ＝２４ビット
のＭ＝１０２４ワードとそれぞれ関連している。メモリ
アレイ４１のワード格納部Ａのセルの好ましい実施によ
ると、各セルは一組のＭＯＳＦＥＴで構成された交差結
合型反転回路で形成され、図４には電気回路図が示さ
れ、該交差結合型反転回路５１、５３は図５及び図６に
示される半導体ウェハパターンを有し、さらに図５及び
図６では全アレイ内で４つのメモリセル１５−１、１５
−２、１５−３、及び１５−４のグループに対するメモ
リパターンレイアウトが示されている。（図４で示され
る回路及び図５、図６のパターンレイアウトでは、ソー
ス、ドレイン、及びゲートの電極はそれぞれ記号Ｓ、
Ｄ、及びＧで記され、それぞれＭＯＳＦＥＴの記号Ｐ
０、Ｐ１、及びＮ０−Ｎ５と関連している。） 交差結合型反転回路５１、５３（それぞれＮ及びＰチャ
ネルのＭＯＳＦＥＴの組Ｎ０／Ｐ０及びＮ１／Ｐ１で構
成される）は、それぞれ相補的な出力リンク６１、６３
を有しており、該出力リンクはＮチャネルアクセスのＭ
ＯＳＦＥＴ Ｎ２、Ｎ４及びＮ３、Ｎ５の共通接続され
た組を介してビット線７１Ａ、７１Ｂ及び７１ＡＢＡ
Ｒ、７１ＢＢＡＲの組にそれぞれ結合される。メモリセ
ルはアドレスポート８１Ａ、８１Ｂによってアドレスさ
れ、それらのポートはそれぞれアクセスＮチャネルＭＯ
ＳＦＥＴ Ｎ２、Ｎ４及びＮ３、Ｎ５のゲート電極
（Ｇ）に結合されている。

【００２０】本発明は、図４及び図５に示された特定的
な８個のトランジスタのメモリセル構造への使用に限定
されず、他のメモリセル構造がここで説明した補助的な
リセットマスク構成の機能及び使用から逸脱することな
く使用できる。例えば、デュアルポートメモリセルより
も、単一ポートメモリセルを使用できる。後者の場合、
アクセスＭＯＳＦＥＴＳの組のうちの１つやそれらに関
連するビット及びアクセス線は使用されない、従って図
４及び図５に示される回路では、単一ポートバージョン
は、８個でなく６個のＭＯＳＦＥＴＳを含む。図４及び
図５のデュアルポートバージョンは、メモリの１つのセ
ルへの書き込み動作を他のメモリセルの読み出し動作と
同時に行える利点がある。また、同じセルの同時のデュ
アル読み出しが、Ａ及びＢの両方のアクセスポートを介
して達成できる。

【００２１】本発明によると、図４、図５、及び図６の
デュアルポートＣＭＯＳメモリセル構成は、図７、図
８、及び図９で示される態様のようにリセット制御トラ
ンジスタ（ＭＯＳＦＥＴ）Ｎ６を含めることで大きくす
ることができる。有益的に、リセットＭＯＳＦＥＴ Ｎ
６は、絶縁ポリシリコン９１の付加的な長さを重ね合わ
せることによって図５及び図６のパターンレイアウトに
容易に合体させることができ、図８及び図９のパターン
レイアウトに示すように、該絶縁ポリシリコンはメモリ
セルの長さ方向に沿って走っておりかつ複数のゲートタ
ブ９３を含んでおり、該ゲートタブはそれぞれのメモリ
セルのドレイン／ソース、Ｎ４Ｄ／Ｓとグランドとの間
の酸化ゲートの薄層上に拡張している。リセットＭＯＳ
ＦＥＴ Ｎ６のドレインＮ６Ｄ及びソースＮ６Ｓは、隣
接のＭＯＳＦＥＴ Ｎ４及びグランドのドレイン／ソー
ス領域、Ｎ４Ｄ／Ｓ及びグランドとそれぞれ共通であ
り、従って図５及び図６のデュアルポートＣＭＯＳＲＡ
ＭセルパターンのＭＯＳＦＥＴの領域の再編成の必要は
ない。ＭＯＳＦＥＴ Ｎ４のドレイン／ソース領域及び
グランドの共通な領域の僅かな増加の様子が図８及び図
９に示されている。しかし、この増加はリセットトラン
ジスタＮ６の導入を伴うためにメモリ全体が占める領域
を増加することは意味しない。メモリアレイが図３の集
積化構造を形成するためにリセットメモリセルの付加的
な列を含む場合、メモリのサイズは、１つの付加的なビ
ットがポリシリコン線９１の専有領域を提供するため
に、標準の列の幅に比べて僅かに（ワード線の方向に）
増加する。メモリのパラメータがリセットメモリセルの
多数列の使用を指示する場合、リセットセルの隣接の列
は同じリセット線９１を共有できる。

【００２２】付加的な長さのポリシリコン９１はリセッ
トポート９５に結合され、リセット制御入力（図３の２
１Ａ）がそれに結合されている。リセットトランジスタ
Ｎ６のゲート電極Ｎ６Ｇへタブ９３の間のポリシリコン
リセットリンク９１の順次的な部分によって負わされた
抵抗は、抵抗Ｒ０及びＲ１で記されている。例えば、メ
モリの「瞬時の」クリアをもたらすために、リセット信
号がポリシリコンリセットリンク９１に供給されたと
き、リセット信号はリンクに沿って伝達或いは「流
れ」、リセット線９１が接続される各セルのそれぞれの
ＭＯＳＦＥＴ Ｎ６が逐次的にスイッチオンされ、それ
によって全てのリセット可能なメモリセルが順次リセッ
トされる。（Ｎ＋１）番目の列のＭ（例えば１０２４）
のセルをリセットするために必要な時間は、ポリシリコ
ン線９１の全有効ＲＣ時定数に依存する。全有効ＲＣ時
定数は、ポリシリコン線９１の相互接続容量抵抗及びリ
セットＭＯＳＦＥＴ Ｎ６の寄生ゲート容量によって支
配される。ＭＯＳＦＥＴ Ｎ６がリセットされる速度を
増加させるために、リンク９１の幾何学的構造及び相互
接続的構造がリンクに沿った多数分配及びループバック
結合によってセル間で延長されたストリップかららせん
形の経路へ変更され、それによってリセットトランジス
タの多数グループは並列の様相で「リップルリセット」
となる。らせん形の抵抗経路は、全抵抗及び長さを増加
させ、より遅くなる。並列な経路の結合は、抵抗を減ら
し、それによって速度を増加させる。先に述べたように
メモリがリセットメモリセルの多数列を使用する場合、
一つのリセット線はリセットメモリセルの隣接の列間に
リセット線のどちらかの側に拡張するタブと共に位置さ
れる。従って、選択された構造は速度とピーク電力との
トレードオフとなる。

【００２３】前述の説明から理解されるように、メモリ
の全てのリセット或いは部分的なリセットのために、メ
モリの１つ以上の部分或いはブロックの各格納位置の内
容を変更或いはクリアするよりも、本発明では補助的な
リセット機構を提供し、該リセット機構はリセットセル
から分離されており、データがビット及びビットＢＡＴ
Ｒの入力／出力線を介して格納されるメモリの内容を変
更する必要がない。ＮビットのＭワードを格納できるラ
ンダムアクセスメモリのために、本発明の補助的な機構
は好ましくはメモリのＭワードにそれぞれ関連する複数
のＭ個のリセット状態回路を含んでいる。ポリシリコン
の層の付加に本質的に及ぶものを伴って８個のトランジ
スタのデュアルポートのＣＭＯＳ ＲＡＭセルを比較的
マイナーに変更することによって、メモリセルの列をリ
セットセルの列へ変換することが可能である。メモリを
リセットすることは、付加したポリシリコン線へリセッ
ト信号を単に供給することを意味しており、従ってポリ
線に沿ってリセット信号が「流れ」、逐次的に各リセッ
トセルをリセットする。各リセットセルの状態は読み出
しにおいてメモリの関連するワードの内容を制御的にマ
スクするために使用されるので、メモリワードセルへの
直接のアクセスは必要ではない。結果的に、リセット電
流の要求値及びメモリをリセットするための時間の長さ
が低減される。

【００２４】ランダムアクセスメモリアレイのリセット
機構は、補助リセット回路を含んでおり、該補助リセッ
ト回路はメモリ自体の内容の変更を必要としない。Ｎビ
ットのＭワードを格納できるランダムアクセスメモリに
対しては、補助機構はメモリのＭワードにそれぞれ関連
する複数のＭ個のリセット状態回路を含んでいる。この
リセット状態回路は、好ましくはメモリの各ワードに対
する付加的な「リセット可能な」メモリセルで構成さ
れ、メモリ自体の構造内に集積化される。メモリの１つ
以上のワードをリセットするために、関連するリセット
状態回路がリセット状態を表す状態に置かれる。各リセ
ット状態回路の状態は、ワードが読み出される毎に、メ
モリの関連するワードの内容を制御的に（例えば論理的
にＡＮＤ演算を行って）マスクするために使用される。
リセットメモリセルがクリアされると、メモリの関連す
るワードの内容に係わらず、マスクはアドレスされたメ
モリのワードを全て零として出力させるようにする。

【図面の簡単な説明】

【図１】本発明に係わるＪ×Ｋのメモリアレイ及び関連
するＫ×１のリセット状態回路アレイの実施例を示す図
である。

【図２】図１の実施例を変更したものを示す図であり、
リセット状態回路が複数の標準論理回路で形成され、そ
れぞれのアドレス線はアレイの行のアドレス線と並列に
結合されている。

【図３】Ｍ個の単一ビットのリセット可能メモリセルの
付加的な列としてメモリアレイと共に集積化された補助
的な１ビット長のリセットマスクアレイを示す図であ
る。

【図４】デュアルポートＣＭＯＳで構成された図３のメ
モリアレイのワード格納部で使用されるメモリセルの電
気回路図である。

【図５】図４で示されるメモリセルの複数部分のアレイ
を実施するための半導体ウェハパターンを示す図であ
る。

【図６】図４で示されるメモリセルの複数部分のアレイ
を実施するための半導体ウェハパターンを示す図であ
る。

【図７】リセットＭＯＳＦＥＴを提供するために図４の
デュアルポートＭＯＳＦＥＴで構成されたメモリセルを
増大したものの電気回路図である。

【図８】図７のリセットメモリセルの複数部分のアレイ
を実施するための半導体ウェハパターンを示す図であ
る。

【図９】図７のリセットメモリセルの複数部分のアレイ
を実施するための半導体ウェハパターンを示す図であ
る。

【符号の説明】

１１、１１Ａ リセット状態回路 １３ マスク回路 １５、１５Ａ ランダムアクセスメモリ ２１、２１Ａ リセットリンク ２３、２３Ａ ２４列の線 ２５−１〜２５−２４ ２入力ＡＮＤゲートの第１の入
力 ２７−１〜２７−２４ ２入力ＡＮＤゲート ２８−１〜２８−２４ ２入力ＡＮＤゲートの第２の入
力 ３１、３１Ａ 単一の列のリンク ３３ 出力リンク ４１ メモリアレイ ５１、５３ 交差結合型反転回路 ６１、６３ 出力リンク ７１Ａ、７１Ｂ ビット線 ７１ＡＢＡＲ、７１ＢＢＡＲ 相補ビット線 ８１Ａ、８１Ｂ アドレスポート １５−１、１５−２、１５−３、１５−４ メモリセル ９１ 絶縁ポリシリコンリセットリンク ９３ タブ ９５ リセットポート

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｇ１１Ｃ 11/401 Ｇ１１Ｃ 11/34 ３７１ Ｅ (72)発明者 チャールズ ダブリュー ロングウェイ アメリカ合衆国 フロリダ 32907 パー ム・ベイ エヌダブリュー ギラルダ・サ ークル 1214

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ＭＯＳＦＥＴで構成されたメモリセルの
   アレイで形成された多セルメモリであって、 該ＭＯＳＦＥＴ構成メモリセルの各々は、正規及び相補
   のビット線のポートが、ワード線が結合されている選択
   ポートによって制御されるＭＯＳＦＥＴスイッチ回路に
   よって結合されている交差結合型ＭＯＳＦＥＴインバー
   タ回路よりなり、 前記ＭＯＳＦＥＴ構成メモリセルのうち選択されたもの
   の各々は、ＭＯＳＦＥＴで構成されたリセットメモリセ
   ルに対応し、 前記リセットメモリセルの交差結合型ＭＯＳＦＥＴイン
   バータ回路に結合されたリセットＭＯＳＦＥＴと、 各リセットＭＯＳＦＥＴに結合されたリセットリンクと
   よりなり、 前記リセットリンクは、前記リセットメモリセルが順次
   リセットされるよう、各リセットＭＯＳＦＥＴへ供給さ
   れるリセット信号を順次伝達する能力を有し、 さらに前記各リセットメモリセル内では、 前記リセットＭＯＳＦＥＴは、 前記各リセットメモリセルの前記交差結合型ＭＯＳＦＥ
   Ｔインバータ回路及び前記ＭＯＳＦＥＴスイッチ回路の
   ＭＯＳＦＥＴのうちの１つのソース／ドレイン領域に対
   応するそれぞれのソース／ドレイン領域と、 前記各リセットメモリセルの前記交差結合型ＭＯＳＦＥ
   Ｔインバータ回路及び前記ＭＯＳＦＥＴスイッチ回路の
   ＭＯＳＦＥＴのうちの前記１つの前記ソース／ドレイン
   領域と基準電位ノードとの間に前記ＭＯＳＦＥＴで構成
   された各リセットメモリセルの一部の上にある絶縁ゲー
   ト導電層とを有し、 前記絶縁ゲート導電層は前記リセットリンクに接続され
   ていることを特徴とする多セルメモリ。
2. 【請求項２】 前記リセットリンクは、抵抗性の材料、
   或いはポリシリコン材料よりなることを特徴とする請求
   項１記載の多セルメモリ。
3. 【請求項３】 前記メモリは、デュアルポートのＣＭＯ
   Ｓで構成されたメモリセルで形成されたランダムアクセ
   スメモリであることを特徴とする請求項１又は２記載の
   多セルメモリ。
4. 【請求項４】 前記リセットＭＯＳＦＥＴの前記各ソー
   ス／ドレイン領域は、前記各リセットメモリセルの前記
   ＭＯＳＦＥＴスイッチ回路のＭＯＳＦＥＴのうちの１つ
   のソース／ドレイン領域に対応し、 前記絶縁ゲート導電層は、前記各リセットメモリセルの
   前記ＭＯＳＦＥＴスイッチ回路のＭＯＳＦＥＴのうちの
   前記１つの前記ソース／ドレイン領域と前記基準電位ノ
   ードとの間で前記各リセットメモリセルの一部の上にあ
   ることを特徴とする請求項１乃至３のうちいずれか１項
   記載の多セルメモリ。
5. 【請求項５】 前記メモリは、ＭＯＳＦＥＴ構成メモリ
   セルの行と列のマトリックスで形成されたランダムアク
   セスメモリであり、リセットメモリセルは該マトリック
   スの選択された列に位置されており、 前記リセットリンクは、前記マトリックスの前記選択さ
   れ列のメモリセルのリセットＭＯＳＦＥＴに結合されて
   いることを特徴とする請求項１記載の多セルメモリ。
6. 【請求項６】 前記マトリックスは、Ｍ、Ｎビットのメ
   モリセルのアレイを形成するために、Ｍ行×Ｎ列のメモ
   リセルを有し、 各行のＮ個のメモリセルはＮビット出力リンクに結合さ
   れてメモリセルの各行はメモリセルの前記各行の内容の
   読み出しに応答してＮビットの出力ワードを提供し、 前記メモリは、 それぞれが前記マトリックスのメモリセルのＭ行のそれ
   ぞれに関連するＭ個の前記リセットメモリセルと、 前記マトリックスのメモリセル及び前記リセットメモリ
   セルに結合され、前記マトリックスの各Ｍ行のうちの１
   つに関連したリセットメモリセルの状態に従って、前記
   マトリックスの各Ｍ行の前記１つからアクセスされたＮ
   ビットの出力ワードを制御可能なように出力するよう動
   作するマスク回路とを含む請求項６記載の多セルメモ
   リ。
7. 【請求項７】 ＭＯＳＦＥＴで構成されたデュアルポー
   トメモリセルのアレイを含み、 該ＭＯＳＦＥＴ構成デュアルポートメモリセルの各々
   は、第１の正規及び相補のビット線のポートが、第１の
   ワード線が結合されている第１の選択ポートによって制
   御される第１の組のＭＯＳＦＥＴスイッチ回路によって
   結合され、かつ第２の正規及び相補のビット線のポート
   が、第２のワード線が結合されている第２の選択ポート
   によって制御される第２の組のＭＯＳＦＥＴスイッチ回
   路によって結合されている１組の交差結合型ＭＯＳＦＥ
   Ｔインバータ回路よりなり、 前記ＭＯＳＦＥＴ構成デュアルポートメモリセルのうち
   選択されたものの各々は、デュアルポートのリセットメ
   モリセルに対応し、 前記デュアルポートのリセットメモリセルの１組の交差
   結合型ＭＯＳＦＥＴインバータ回路に結合されたリセッ
   トＭＯＳＦＥＴと、 各リセットＭＯＳＦＥＴに結合されたリセットリンクと
   よりなり、 前記リセットリンクは、前記デュアルポートのリセット
   メモリセルが順次リセットさせられるよう、各リセット
   ＭＯＳＦＥＴへ供給されるリセット信号を順次伝達する
   能力を有し、 さらに前記各デュアルポートのリセットメモリセル内で
   は、 前記リセットＭＯＳＦＥＴは、 前記各デュアルポートのリセットメモリセルの前記１組
   の交差結合型ＭＯＳＦＥＴインバータ回路及び前記第１
   及び第２の組のＭＯＳＦＥＴスイッチ回路のＭＯＳＦＥ
   Ｔのうちの１つのソース／ドレイン領域に対応するそれ
   ぞれのソース／ドレイン領域と、 前記各デュアルポートのリセットメモリセルの前記１組
   の交差結合型ＭＯＳＦＥＴインバータ回路及び前記第１
   及び第２の組のＭＯＳＦＥＴスイッチ回路のＭＯＳＦＥ
   Ｔのうちの前記１つの前記ソース／ドレイン領域と基準
   電位ノードとの間に前記各デュアルポートリセットＭＯ
   ＳＦＥＴで構成されたメモリセルの一部の上にある絶縁
   ゲート導電層とを有し、 前記絶縁ゲート導電層は前記リセットリンクに接続され
   ていることを特徴とする請求項１乃至６のうちいずれか
   １項記載の多セルメモリ。
8. 【請求項８】 前記リセットＭＯＳＦＥＴの前記各ソー
   ス／ドレイン領域は、前記各デュアルポートのリセット
   メモリセルの前記第１及び第２の組のＭＯＳＦＥＴスイ
   ッチ回路のＭＯＳＦＥＴのうちの１つのソース／ドレイ
   ン領域に対応し、 前記絶縁ゲート導電層は、前記各デュアルポートのリセ
   ットメモリセルの前記第１及び第２の組のＭＯＳＦＥＴ
   スイッチ回路のＭＯＳＦＥＴのうちの前記１つの前記ソ
   ース／ドレイン領域と前記基準電位ノードとの間で前記
   各デュアルポートのリセットメモリセルの上にあること
   を特徴とする請求項７記載の多セルメモリ。
9. 【請求項９】 前記メモリは、ＭＯＳＦＥＴ構成デュア
   ルポートのメモリセルの行と列のマトリックスで形成さ
   れたランダムアクセスメモリであり、デュアルポートの
   リセットメモリセルは該マトリックスの選択された列に
   位置されており、 前記リセットリンクは、前記マトリックスの前記選択さ
   れ列のデュアルポートのメモリセルのリセットＭＯＳＦ
   ＥＴに結合されていることを特徴とする請求項７又は８
   記載の多セルメモリ。
10. 【請求項１０】 前記マトリックスは、Ｍ、Ｎビットの
    デュアルポートのメモリセルのアレイを形成するため
    に、Ｍ行×Ｎ列のデュアルポートのメモリセルを有し、 各行のＮ個のデュアルポートのメモリセルはＮビット出
    力リンクに結合されてデュアルポートのメモリセルの各
    行はデュアルポートのメモリセルの前記各行の内容の読
    み出しに応答してＮビットの出力ワードを提供し、 前記メモリは、 それぞれが前記マトリックスのデュアルポートのメモリ
    セルのＭ行のそれぞれに関連するＭ個の前記デュアルポ
    ートのリセットメモリセルと、 前記マトリックスのデュアルポートのメモリセル及び前
    記デュアルポートのリセットメモリセルに結合され、前
    記マトリックスの各Ｍ行のうちの１つに関連したデュア
    ルポートのリセットメモリセルの状態に従って、前記マ
    トリックスの各Ｍ行の前記１つからアクセスされたＮビ
    ットの出力ワードを制御可能なように出力するよう動作
    するマスク回路とを含む請求項９記載の多セルメモリ。