JPH09146119A

JPH09146119A - 液晶表示装置

Info

Publication number: JPH09146119A
Application number: JP30764495A
Authority: JP
Inventors: Masashi Jinno; 優志神野
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1995-11-27
Filing date: 1995-11-27
Publication date: 1997-06-06

Abstract

(57)【要約】【課題】ｐ−ＳｉＴＦＴを用いた駆動回路一体型液晶
表示装置において、画素部と駆動回路部でｐ−ＳｉＴＦ
Ｔの閾値特性を変え、表示品位を向上する。【解決手段】画素部のチャンネル領域１１ｎｄをノン
ドープとし、シフトレジスタ部のチャンネル領域１１ｐ
ｃとする。画素部では、非選択期間中のゲート・ドレイ
ン間電圧が負となるため、ＯＦＦ電流が遮断されるとと
もに、高移動度のためＯＮ電流も増加し、高精細、大画
面化にも対応できる。シフトレジスタ部では閾値が上が
るため、ＯＦＦ電流が無くされ、誤動作が防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、薄膜トランジスタ
(ＴＦＴ：thin film transistor）を搭載した液晶表示
装置（ＬＣＤ：Liquid Crystal Display）に関し、特
に、チャンネル層を多結晶シリコン、即ち、ｐｏｌｙ−
Ｓｉにより形成し、これを用いて駆動回路部を基板上に
一体的に形成した駆動回路一体型を実現するｐｏｌｙ−
ＳｉＴＦＴに関する。

【０００２】

【従来の技術】ＬＣＤは小型、薄型、低消費電力などの
利点があり、ＯＡ機器、ＡＶ機器などの分野で実用化が
進んでいる。特に、スイッチング素子として、薄膜トラ
ンジスタ、即ち、ＴＦＴを用いたアクティブマトリクス
型は、原理的にデュ−ティ比１００％のスタティック駆
動をマルチプレクス的に行うことができ、大画面、高精
細な動画ディスプレイに使用されている。

【０００３】アクティブマトリスクＬＣＤは、マトリク
ス状に配置された表示電極にＴＦＴを接続形成した基板
（ＴＦＴ基板）と共通電極を有する基板（対向基板）
が、液晶を挟んで貼り合わされて構成されている。表示
電極と共通電極の対向部分は液晶を誘電層とした画素容
量となっており、ＴＦＴにより選択された電圧が印加さ
れる。液晶は電気光学的に異方性を有しており、画素容
量により形成された電界の強度に対応して光を変調す
る。

【０００４】近年、ＴＦＴのチャンネル層として多結晶
シリコン（ｐ−Ｓｉ）を用いることによって、マトリク
ス画素部と周辺駆動回路部を同一基板上に形成した駆動
回路一体型のＬＣＤが開発されている。一般に、ｐ−Ｓ
ｉは非結晶シリコン（ａ−Ｓｉ）に比べて移動度が高
く、また、ゲートセルフアライン構造による微細化、寄
生容量の縮小による高速化が達成され、ｎ−ｃｈＴＦＴ
とｐ−ｃｈＴＦＴの相補構造を形成することにより、高
速駆動回路を構成することができる。このように、駆動
回路部をマトリクス画素部と一体形成することにより、
製造コストの削減、ＬＣＤモジュールの小型化が実現さ
れる。

【０００５】図１６にこのようなＬＣＤの構成を示す。
中央部の点線で囲まれた部分はマトリスク画素部であ
り、ＴＦＴのＯＮ／ＯＦＦを制御するゲートライン（Ｇ
１〜Ｇｍ）と画素信号用のドレインライン（Ｄ１〜Ｄ
ｎ）が交差して配置されている。各交点にはスイッチン
グ素子であるＴＦＴとこれに接続する表示電極（いずれ
も不図示）が形成されている。表示部の左右にはゲ−ト
ライン（Ｇ１〜Ｇｍ）を選択するゲートドライバー（Ｇ
Ｄ）が配置され、画素部の上下には、映像信号をサンプ
リングしてホールドし、ゲートドライバ（ＧＤ）の走査
に同期して各ドレインライン（Ｄ１〜Ｄｎ）に画素信号
電圧を印加するドレインドライバ−（ＤＤ）が配置され
ている。ドレインドライバー（ＤＤ）は、主としてシフ
トレジスタ回路、サンプリング回路及びホールド用キャ
パシターからなり、ゲートドライバー（ＧＤ）は主にシ
フトレジスタからなる。

【０００６】図１７、図１８及び図１９に、このような
ｐ−ＳｉＴＦＴを用いた液晶表示装置の構造を示す。図
１７は単位画素部の平面図、図１８はそのＢ−Ｂ線に沿
った断面図、図１９は、駆動回路部のｎ型のｐ−ＳｉＴ
ＦＴの断面図である。ガラスなどの基板（１００）上
に、島状にパタ−ニングされたｐ−Ｓｉ（１０１）、及
び、画素部では、ｐ−Ｓｉ（１０１）の島層と一体で電
荷保持用の補助容量を形成する第１の補助容量電極（１
０１Ｃ）が形成されている。ｐ−Ｓｉ（１０１）及び第
１の補助容量電極（１０１Ｃ）を覆う全面には、ＳｉＯ
2などのゲート絶縁膜（１０２）が被覆されている。ゲ
ート絶縁膜（１０２）上には、ド−プドｐｏｌｙ−Ｓｉ
とシリサイドのポリサイド層からなるゲ−ト電極（１０
３Ｇ）と、これに一体のゲ−トライン（１０３Ｌ）が形
成されている。ゲート電極とそのライン（１０３）上に
は、製造工程において、ｎ型の不純物の注入を防ぐため
のストッパー（１０４）が形成されている。また、これ
らゲート電極及びライン（１０３）の側壁には、絶縁物
からなる側壁スペーサ（１０５）が形成されている。ま
た画素部では、図１８より、ｐ−Ｓｉ（１０１）の島層
中には、ゲート電極（１０３Ｇ）とスペーサ（１０５）
を使ったセルフアラインにより、チャンネル領域（１０
１Ｐ）とその両側にｎ型に低濃度にドーピングされてな
る低濃度のＬＤ領域（１０１Ｌ）が形成され、更にその
外側にはｎ型に高濃度にドーピングされたソース領域
（１０１Ｓ）及びドレイン領域（１０１Ｄ）が形成され
ている。また、チャンネル領域（１０１Ｐ）はエンハン
スメント形の特性を得るために、ｐ型にドーピングされ
ている。一方、図１９に示されているように、駆動回路
部では、ＬＤ領域は設けられず、ゲート電極（１０３
Ｇ）を使ったセルフアライン構造により、ｐ型のチャン
ネル領域（１０１Ｐ）の両側に、ソース及びドレイン領
域（１０１Ｓ，１０１Ｄ）が形成されている。

【０００７】図１８に示されているように、ソース及び
ドレイン領域（１０１Ｓ，１０１Ｄ）とチャンネル領域
（１０１Ｐ）の間に低濃度のＬＤ：lightly doped）領
域（１０１Ｌ）が介在された構造はＬＤＤ（lightly do
ped drain）と呼ばれ、画素部にあってリーク電流が抑
制され、電圧保持率を高める働きをしている。前記第１
の補助容量電極（１０１Ｃ）に対応するゲ−ト絶縁膜
（１０２）上にはゲ−ト電極及びライン（１０３）と同
一層からなる第２の補助容量電極（１０３Ｃ）が形成さ
れ、補助容量を形成している。また、これらゲート電極
（１０３Ｇ）とそのライン（１０３Ｌ）及び第２の補助
容量電極（１０３Ｃ）を覆う全面にはＳｉＮXなどの第
１の層間絶縁膜（１０６）が被覆され、第１の層間絶縁
膜（１０６）上には、Ａ１などからなるドレイン電極
（１０８）及びソース電極（１０７）が設けられ、ゲー
ト絶縁膜（１０２）及び第１の層間絶縁膜（１０６）中
に開口された第１及び第２のコンタクトホール（ＣＴ
４，ＣＴ５）を介して各々ドレイン・ソース領域（１０
１Ｄ，１０１Ｓ）に接続されている。これらドレイン電
極（１０８）及びソ−ス電極（１０７）を覆う全面に
は、第２の層間絶縁膜（１０９）が形成されている。図
１８に示されているように、画素部では更にソース電極
（１０７）上の第２の層間絶縁膜（１０９）中に第３の
コンタクトホ−ル（ＣＴ６）が開口され、第２の層間絶
縁膜（１０９）上にはＩＴＯからなる表示電極（１１
０）が形成され、第３のコンタクトホ−ル（ＣＴ６）を
介してソース電極（１０７）へ接続されている。

【０００８】

【発明が解決しようとする課題】従来は、図１７及び図
１８に示されているように、画素部においても、図１９
に示した駆動部と同様、チャンネル領域（１０１Ｐ）
が、ｐ型にドーピングされていた。これは、駆動回路部
においては、相補動作のために、閾値を上げる必要があ
るため、画素部においてもこれと同じ構造が採用された
ものである。しかし、このような、チャンネルドープ型
ＴＦＴでは、チャンネル層が、ｐ型のドーピング層であ
るため、ｎ−ｃｈＴＦＴにあっては、実効的な移動度を
低下させてしまう。

【０００９】一方、画素部では、駆動部のように、閾値
をあげる必要はない。また、素子の小型化、高精細化が
進むと、充電特性の向上が望まれる。即ち、素子が小型
化すると、ＴＦＴのチャンネル幅が小さくなり、相互コ
ンダクタンスが低下するが、その上、移動度が小さくて
は、相互コンダクタンスが更に小さくなってしまう。ま
た、高精細化が進み画素数が増大すると、１ライン分の
選択期間が短くなるため、充電特性を良くする必要があ
る。

【００１０】また、駆動回路部と画素部のいずれにも、
イントリンシック層からなるチャンネル領域、即ち、ノ
ンドープあるいはｎ型不純物とｐ型不純物が等量ドーピ
ングされて結果的にノンドープ層と同じフェルミレベル
を有するバンド構造を示す層により形成した場合次のよ
うな問題が起こる。即ち、図２０に示すように、伝達特
性が、閾値を０Ｖ付近に有する正常な特性曲線（ＩＩ
Ｉ）から、ポリシリコン膜中の不純物などにより、特性
曲線（ＩＶ）で示すように、閾値が下がる方向にシフト
する場合がある。この時、シフトレジスタ部において、
スタンバイ時に、例えばゲート・ドレイン間電圧が０Ｖ
で、ソース電圧がハイレベルにあるような場合、サブシ
ュレッシュホールド電流（Ｉａ）を生じてしまう。測定
によれば、サブシュレッシュホールド特性を表すスイン
グ、即ち、ソース・ドレイン電流を１桁上げるのに要さ
れるゲート電圧は、０．２〜０．３Ｖ／ｄｅｃ程度あ
る。従って、図２０に示すように電圧−電流特性がシフ
トしていると、ゲート電圧が僅かに変動して（Ｖａ）に
なった場合でも、サブシュレッシュホールド電流（Ｉ
ｂ）の激増を招き、スタンバイ時のリーク電流となっ
て、誤動作の原因にもなっていた。

【００１１】

【課題を解決するための手段】本発明はこの課題を解決
するために成されたもので、まず、基板上に、表示画素
がマトリクス状に配置されてなる画素部と、シフトレジ
スタ回路及びサンプリング回路からなり、前記表示画素
を駆動する駆動回路部とが形成され、前記表示画素及び
駆動回路部は、チャンネル層として多結晶シリコンを用
いた薄膜トランジスタにより構成された液晶表示装置に
おいて、前記シフトレジスタ回路を構成する前記薄膜ト
ランジスタは、島状に形成され第１導電型不純物を含有
するチャンネル領域と、このチャンネル領域の両側に第
２の導電型不純物を含有するソース領域及びドレイン領
域とを含む多結晶シリコン層と、絶縁膜を挟んで前記チ
ャンネル領域に対向配置されたゲート電極とからなり、
前記画素部及び前記サンプリング回路を構成する前記薄
膜トランジスタは、島状に形成され不純物をイントリン
シック層からなるチャンネル領域と、このチャンネル領
域の両側に第２の導電型不純物を高濃度に含有するソー
ス領域及びドレイン領域とを含む多結晶シリコン層と、
絶縁膜を挟んで前記チャンネル領域に対向配置されたゲ
ート電極とからなる構成である。

【００１２】画素部及びサンプリング回路を構成する薄
膜トランジスタのチャンネル層をイントリンシックな特
性を有する層、即ち、ノンドープ層と同じフェルミレベ
ルを有する層により形成することで、ゲート・ドレイン
間の閾値が０Ｖ付近になり、低い電圧により動作が制御
されるので、消費電力が低減する。また、チャンネル領
域の移動度が下がらないため、トランジスタの小型化や
高精細化により、トランジスタのＯＮ期間が短縮して
も、表示用電圧の充電率が下がることが無くなる。一
方、シフトレジスタ回路では、薄膜トランジスタのチャ
ンネルドーピングにより、閾値が上げられているので、
スタンバイ時においてもサブシュレッシュホールド電流
が流れることが無く、正確な相補動作が行われる。

【００１３】また特に、前記画素部を構成する薄膜トラ
ンジスタは、チャンネル領域と、ソース領域及びドレイ
ン領域の間に、前記第２の導電型不純物を低濃度に含有
するＬＤ領域を介在した構成である。これにより、前記
チャンネル領域に不純物が含有されない薄膜トランジス
タにおいて、ＯＦＦ電流が増えるという問題が防がれ、
電圧保持率が向上し、コントラスト比が向上する。

【００１４】

【発明の実施の形態】図１は本発明の第１の実施形態に
かかる液晶表示装を構成するＴＦＴ基板の各部の断面図
である。図１の（ａ）は、画素部の断面図であり、図２
の（ｂ）は、シフトレジスタ部の断面図で、いずれもｎ
−ｃｈＴＦＴを示している。また、図１の（ｃ）はｐ−
ｃｈＴＦＴの断面図である。なお、サンプリング部は、
図１の（ａ）と同様の構造のＴＦＴによりなっている。
また、図２は単位画素部の平面図であり、図１の（ａ）
は図２のＡ−Ａ線に沿った断面図である。

【００１５】ガラスなどの基板（１０）上に、ｐ−Ｓｉ
（１１）が島状に形成され、これを覆う全面には、Ｓｉ
Ｏ2のゲート絶縁膜（１２）が形成されている。ゲート
絶縁膜（１２）上には、ドープドｐｏｌｙ−Ｓｉとタン
グステンなどのシリサイドとの積層体からなるポリサイ
ドにより、ゲートライン（１３Ｌ）及びゲート電極（１
３Ｇ）が形成され、ゲート電極（１３Ｇ）はｐ−Ｓｉ
（１１）島層の上方に配置されている。画素部（サンプ
リング部）（ａ）では、ｐ−Ｓｉ（１１）中のゲート電
極（１３Ｇ）直下は、ノンドープ層とされており、シフ
トレジスタ部（ｂ）では、ｐ型に低濃度にドーピングさ
れ、各々チャンネル領域（１１ｎｄ，１１ｐｃ）となっ
ている。また、ｐーｃｈ部（ｃ）では、ノンドープのチ
ャンネル領域（１１ｎｄ）となっている。更に、画素部
（ａ）では、ゲート電極（１３Ｇ）に対し、セルフアラ
イン関係をもって、チャンネル領域（１１ｎｄ）の両側
にｎ型に低濃度にドーピングされたＬＤ（lightly dope
d）領域（１１Ｌ）及びこのＬＤ領域（１１Ｌ）の外側
には、ｎ型に高濃度にドーピングされたソース及びドレ
イン領域（１１Ｓ，１１Ｄ）が形成され、ＬＤＤ（ligh
tly doped drain)構造となっている。シフトレジスタ部
（ｂ）及びｐ−ｃｈ部（ｃ）では、それぞれゲート電極
（１３Ｇ）に対しセルフアライン関係をもってチャンネ
ル領域（１１ｐｃ，１１ｎｄ）の両側にｎ型及びｐ型に
高濃度にドーピングされたソース及びドレイン領域（１
１Ｓ，１１Ｄ）が形成されている。また、画素部（ａ）
では、ソース領域（１１Ｓ）と一体のｐ−Ｓｉ層により
第１の補助容量電極（１１Ｃ）が形成され、ゲート絶縁
膜（１２）に覆われている。ゲート絶縁膜（１２）を挟
んだ第１の補助容量電極（１１Ｃ）上には、ゲート電極
（１３Ｇ）と同一材料のポリサイドからなる第２の補助
容量電極（１３Ｃ）が形成され、電荷保持用の補助容量
を形成している。これら、ゲート電極（１３Ｇ）及び第
１の補助容量電極（１３Ｃ）上には、後に述べるように
製造上の要請からＳｉＯ2などの注入ストッパー（１
４）が、同じパターンで形成されている。これらゲート
ライン及び電極と補助容量電極（１３）と注入ストッパ
ー（１４）の側壁にはＳｉＯ2などのスペーサ（１５）
が形成されている。これらを覆う全面には、ＳｉＯ2な
どからなる第１の層間絶縁膜（１６）が形成され、第１
の層間絶縁膜（１６）上には、Ａｌなどからなるドレイ
ン電極（１８）及びソース電極（１７）が形成され、各
々ゲート絶縁膜（１２）及び第１の層間絶縁膜（１６）
中に形成されたコンタクトホール（ＣＴ１，ＣＴ２）を
介して、ドレイン領域（１１Ｄ）及びソース領域（１１
Ｓ）に接続されている。これらドレイン電極（１８）及
びソース電極（１７）を覆う全面には、ＳＯＧ膜などの
平坦化膜からなる第２の層間絶縁膜（１９）が形成され
ている。更に画素部（ａ）では、第２の層間絶縁膜（１
９）上にＩＴＯ（indium tin oxide）からなる表示電極
（２０）が形成され、第２の層間絶縁膜（１８）中に形
成されたコンタクトホール（ＣＴ３）を介してソース電
極（１７）に接続されている。

【００１６】これらＴＦＴの伝達特性を図３に示す。図
３は、閾値電圧付近でのゲート電圧Ｖｇとドレイン・ソ
ース間電流Ｉｓとの関係を示している。図１の（ａ）に
示す画素部のＴＦＴでは、チャンネル領域（１１ｎｄ）
は、ノンドープのｐｏｌｙ−Ｓｉ層により形成してい
る。従って、その伝達特性は図３において、グラフ
（Ｉ）に示す如く、Ｖｇ＝０近傍において閾値がある特
徴を示している。また、図１の（ｂ）に示すシフトレジ
スタ部のＴＦＴでは、チャンネル領域（１１ｐｃ）は、
ｐ型に低濃度にドーピングしたｐｏｌｙ−Ｓｉにより形
成しており、反転層の形成に要する電圧分のため、図３
のグラフ（ＩＩ）に示す如く、グラフ（Ｉ）よりも右へ
シフトした形で、閾値はグラフ（Ｉ）の場合よりも高く
なる。

【００１７】一方、図４の（ａ）及び（ｂ）には、それ
ぞれ、図１の（ａ）に示す画素部ＴＦＴの各電極電圧
と、図１の（ｂ）に示すシフトレジスタ部のＴＦＴの各
電極電圧を示した。Ｖｇはゲート電圧、Ｖｄはドレイン
電圧である。図４の（ａ）より分かるように、図１の
（ａ）に示す画素部ＴＦＴの電極へ印加される電圧のう
ち、ドレイン電圧Ｖｄは正負反転しており、かつ、１水
平期間毎に、表示階調に対応してレベルが変わるアナロ
グ信号電圧である。非選択期間中、即ち、ＴＦＴがＯＦ
Ｆの期間ではゲート電圧Ｖｇは負で、ゲート・ドレイン
間の電圧Ｖｇｄは負に設定されている。通常の駆動にお
いて、ゲート・ドレイン間電圧Ｖｇｄは最低でも−２Ｖ
程度あり、ドレイン電圧Ｖｄが正の時は−１５Ｖにもな
る。また、映像信号よりドレイン電圧をサンプリングす
るサンプリング部においても、ＴＦＴの動作は、これと
同様の電極電圧により駆動される。従って、図１の
（ａ）に示す画素部のＴＦＴ及びサンプリング部のＴＦ
Ｔは、図３のグラフ（Ｉ）で示す如く、Ｖｇ＝０Ｖで閾
値がある特性が好ましい。即ち、チャンネル領域（１１
ｎｄ）がノンドープ層であるため、ゲート・ドレイン間
電圧Ｖｇｄが負に大きくなっても、ｐ型キャリアにより
ＯＦＦ電流が増大することが無くなり、また、チャンネ
ル領域（１１ｎｄ）がノンドープであるため、移動度が
高く、充電能力が向上するため、トランジスタサイズの
小型化、高精細化、及び画素数の増加によって１水平走
査期間が短縮しても、良好な表示がなされる。また、ゲ
ート・ドレイン間電圧Ｖｇｄの閾値が小さくなったこと
により、駆動電圧レベルを全体に下げることができ、消
費電力が減少する。更に、画素部のＴＦＴのチャンネル
幅は、２μｍであるのに対して、サンプリング部のＴＦ
Ｔのチャンネル幅は、６００μｍ程度あり、チャンネル
ドープにより、閾値は大幅に上がる。即ち、画素部とサ
ンプリング部において、閾値がばらついてしまう。従っ
て、サンプリング部において、チャンネルドープを行わ
ないことにより、閾値制御が容易となるため、設計コス
トが下がり、歩留まりが向上する。

【００１８】また、図４の（ｂ）に示す如く、図１の
（ｂ）のシフトレジスタ部のＴＦＴは、ゲート電圧Ｖｇ
とドレイン電圧Ｖｄは、ハイレベルとローレベルが同じ
電圧となるデジタル動作である。従って、ＯＦＦ中にゲ
ート・ドレイン間電圧Ｖｇｄが０Ｖとなるので、ＯＦＦ
電流を遮断するためには、閾値が０Ｖよりも高くなって
いることが好ましい。即ち、ゲート電圧Ｖｇがローレベ
ルのスタンバイ時、ゲート・ドレイン電圧Ｖｇｄが若干
のマージンをもって閾値以下となる設定により、サブシ
ュレッシュホールド電流が防がれ、リーク電流が抑えら
れるので、誤動作が防止される。

【００１９】即ち、本発明では、画素部及びサンプリン
グ部では、ドレイン電圧がアナログ信号電圧であり、ゲ
ート・ドレイン間電圧を負とすることにより、導通を遮
断することに着目し、チャンネルドープにより閾値を上
げることをせず、かつ、これにより、ゲート・ドレイン
間電圧が負に大きくなっても、ｐ型電導が無くなり、Ｏ
ＦＦ電流が抑制される。また、ＯＮ時の移動度が向上す
るため、高精細化、大画面化にも対応することができる
ものである。更に、ｐｎ接合障壁によるＯＦＦ電流の遮
断が不能となる点は、ＬＤＤ構造によりＯＦＦ電流を抑
えることで補償している。同時に、デジタル動作を行う
シフトレジスタ部では、チャンネルドープを行い、閾値
を上げることで信号電圧レベルのシフトに対するマージ
ンを高め、誤動作を防ぎ、信頼性を向上するものであ
る。

【００２０】続いて、図１に示す液晶表示装置の製造方
法を説明する。図５から図１５は、製造方法を示す工程
断面図である。各図の（ａ）は図１の（ａ）に対応する
画素部のＴＦＴであり、（ｂ）は図２の（ｂ）に対応す
るシフトレジスタ部のｎ−ｃｈＴＦＴであり、（ｃ）は
図１の（ｃ）に対応するｐ−ｃｈＴＦＴである。サンプ
リング部のＴＦＴは、（ａ）と同様の方法で製造され
る。

【００２１】まず図５において、ガラスからなる基板
（１０）上に、シランＳｉＨ4を材料ガスとしたＣＶＤ
によりアモルファスシリコン（ａ−Ｓｉ）を積層する。
このａ−Ｓｉを４００℃のエキシマレーザーアニールに
より多結晶化し、ポリシリコン（ｐ−Ｓｉ）（１１）と
する。これを、反応性イオンエッチ、即ち、ＲＩＥ（re
active ion etch）によりエッチングしてＴＦＴ部の島
層及び第１の補助容量電極（１１Ｃ）を形成する。

【００２２】次に、図６において、画素部（ａ）及びｐ
−ｃｈ部（ｃ）をレジスト（Ｒ）で覆った後、ｐ型不純
物であるボロン（Ｂ）のイオン打ち込みを行うことによ
り、シフトレジスタ部（ｂ）のｐ−Ｓｉ（１１）層をｐ
型に低濃度にドーピングする。レジスト剥離後、図７に
示す如く、これらの上に、４４０℃の減圧ＣＶＤによ
り、ＳｉＯ2を１０００Åの厚さに積層し、ゲート絶縁
膜（１２）を形成する。そして全ＴＦＴ部上にレジスト
（Ｒ）を被覆して、燐（Ｐ）などのｎ型不純物のイオン
打ち込みを行い、第１の補助容量電極（１１Ｃ）を低抵
抗化する。

【００２３】次に図８に示す如く、この上に、ＳｉＨ4
を材料ガスとした５８０℃の高温ＣＶＤによりｐｏｌｙ
−Ｓｉを積層して、燐のイオン注入を行って低抵抗化し
た後、タングステンシリサイド（ＷＳｉ）をスパッタリ
ングする。引き続き、４１０℃の常圧ＣＶＤにより、注
入ストッパー（１４）となるＳｉＯ2を積層する。そし
て、これらＳｉＯ2、及びｐｏｌｙ−ＳｉとＷＳｉのポ
リサイド層をＲＩＥにより同一パターンでエッチングし
て、ゲート電極（１３Ｇ）と画素部においてこれを行に
ついて互いに接続するゲートライン（１３Ｌ）、第２の
補助容量電極（１３Ｃ）、及び、これらゲート電極（１
３Ｇ）とそのライン及び第２の補助容量電極（１３Ｃ）
上に被覆された注入ストッパー（１４）を形成する。

【００２４】図９に示す如く、再び、４１０℃の常圧Ｃ
ＶＤにより、ＳｉＯ2を積層し、これをＲＩＥによりエ
ッチングすることにより、ゲート電極（１３Ｇ）とその
上の注入ストッパー（１４）に側壁スペーサ（１５）を
形成する。次に、図１０に示す如く、ｐ−ｃｈＴＦＴ
（ｃ）を覆うレジスト（Ｒ）を形成した後、燐（Ｐ）な
どのｎ型不純物の第１回のイオン打ち込みを低ドーズ量
（３〜５×１０↑13／ｃｍ↑2）で行い、ゲート電極
（１３Ｇ）をマスクにソース及びドレイン領域（１１
Ｓ，１１Ｄ）とＬＤ領域（１１Ｌ）となる領域を低濃度
（ｎ-）にドーピングする。この時、画素部（ａ）では
ゲート電極（１３Ｇ）の直下はノンドープのチャンネル
領域（１１ｎｄ）に、シフトレジスタ部（ｂ）のｎ−ｃ
ｈＴＦＴではｐ型にドーピングされたチャンネル領域
（１１ｐｃ）として残っている。なお、スペーサ（１
５）は、この工程において、燐イオン注入後のアニール
による横方向の拡散に対するマージンを設けるためと、
チャンネル領域端の不純物濃度を低下してドレイン電界
を緩和し、耐圧を向上する働きを有している。

【００２５】引き続き図１１に示す如く、画素部（ａ）
にゲート電極（１３Ｇ）よりもサイズの大きなレジスト
（Ｒ１）を被覆してこれをマスクに燐（Ｐ）の第２回の
イオン打ち込みを高ドーズ量（３×１０↑15／ｃｍ↑
2）で行う。これにより、画素部（ａ）のレジスト（Ｒ
１）直下が、低濃度のドーピング領域（ｎ-）に保たれ
てＬＤ領域（１１Ｌ）が形成されるとともに、このＬＤ
領域（１１Ｌ）の外側には、高濃度にドーピングされた
ｎ+層からなるソース領域（１１Ｓ）及びドレイン領域
（１１Ｄ）が形成される。シフトレジスタ部（ｂ）で
は、ＬＤ領域が無く、チャンネル領域（１１ｐｃ）の両
側に高濃度にドーピングされたｎ+層からなるソース領
域（１１Ｓ）及びドレイン領域（１１Ｄ）が形成され
る。

【００２６】レジストを剥離し後、図１２に示す如く、
画素部（ａ）及びシフトレジスタ部（ｂ）のｎ−ｃｈＴ
ＦＴを覆うレジスト（Ｒ）を形成し、ｐ型不純物である
ボロン（Ｂ）のイオン打ち込みを行い、ｐ型の高濃度層
（ｐ+）によりｐ−ｃｈＴＦＴ（ｃ）のソース領域（１
１Ｓ）及びドレイン領域（１１Ｄ）を形成する。この
時、ゲート電極（１３Ｇ）直下では、ノンドープに保た
れてチャンネル領域（１１ｎｄ）が形成される。また、
注入ストッパー（１４）は、ｎ型にドーピングされて低
抵抗化されたゲート電極とそのラインへボロンがカウン
タードープされて、抵抗を上げてしまうことを防いでい
る。

【００２７】ランプアニールまたはエキシマレーザーア
ニールにより、ｐ−Ｓｉのドープド領域（１１ｃｐ，１
１Ｌ，１１Ｓ，１１Ｄ）を活性化した後、図１３に示す
如く、４１０℃の常圧ＣＶＤによりＳｉＯ2を２０００
Å形成し、６００℃でアニールした後、更に、３００℃
のプラズマＣＶＤによりＳｉＯ2を３０００Åの厚さに
成膜して、第１の層間絶縁膜（１６）を形成する。その
後、シリコン中の未結合手終端の目的で、４５０℃のＨ
2アニールを行った後、ＲＩＥによりドレイン及びソー
ス領域（１１Ｄ，１１Ｓ）上のゲート絶縁膜（１２）及
び第１の層間絶縁膜（１６）中にコンタクトホール（Ｃ
Ｔ１，ＣＴ２）を形成する。

【００２８】そして、図１４に示す如く、Ｔｉ／ＡｌＳ
ｉをスパッタリングにより、７０００Åの厚さに積層
し、これをＲＩＥにより、パターニングしてドレイン電
極（１７）及びソース電極（１８）を形成し、各々、コ
ンタクトホール（ＣＴ１，ＣＴ２）を介してドレイン及
びソース領域（１１Ｄ，１１Ｓ）に接続される。再び、
シリコン中の未結合手終端のために、３９０℃のＨプラ
ズマ処理を行った後、図１５に示す如く、４１０℃のＣ
ＶＤにより、ＳｉＯ2を２０００Åの厚さに積層した
後、ＳＯＧ膜、即ち、スピン塗布及び焼成により形成す
るＳｉＯ2膜を被覆して、平坦化した後、更に、４１０
℃のＣＶＤにより、ＳｉＯ2を１０００Åの厚さに積層
して第２の層間絶縁膜（１９）を完成する。そして、Ｒ
ＩＥにより画素部（ａ）のソース電極（１８）上の第２
の層間絶縁膜（１９）中にコンタクトホール（ＣＴ３）
を形成する。

【００２９】最後に、ＩＴＯをスパッタリングにより成
膜し、これをＲＩＥによりパターニングして表示電極
（２０）を形成し、ソース電極（１８）に接続され、図
１に示すＴＦＴ基板が完成される。

【００３０】

【発明の効果】以上の説明から明らかな如く、本発明
は、多結晶シリコン薄膜トランジスタにより、画素部と
同様に駆動回路部を基板上に一体形成した液晶表示装置
において、駆動回路部のシフトレジスタ部にチャンネル
ドープを行うとともに、画素部及び駆動回路部のサンプ
リング部にはチャンネルドープを行わない構成である。
これにより、シフトレジスタ部において、閾値が上が
り、相補動作の導通・不導通制御マージンが得られ、誤
動作が防がれ、信頼性が高まるとともに、画素部及びサ
ンプリング部においては、ｐ型導電によるＯＦＦ電流が
防がれ、コントラスト比が向上され、かつ、ＯＮ抵抗が
低下して充電効率が良くなるため、高精細、大画面にも
最適な表示装置が得られる。また、閾値が低いため低電
圧駆動が可能となり、消費電力が低減される。

【図面の簡単な説明】

【図１】本発明の実施形態に係る液晶表示装置の各部の
ＴＦＴの断面図である。

【図２】本発明の実施形態に係る液晶表示装置の単位画
素部の平面図である。

【図３】本発明の実施形態に係る液晶表示装置の各部の
ＴＦＴの伝達特性特性である。

【図４】本発明の実施形態に係る液晶表示装置の各部の
ＴＦＴの電圧波形図である。

【図５】本発明の実施形態に係る液晶表示装置の製造方
法を示す工程断面図である。

【図６】本発明の実施形態に係る液晶表示装置の製造方
法を示す工程断面図である。

【図７】本発明の実施形態に係る液晶表示装置の製造方
法を示す工程断面図である。

【図８】本発明の実施形態に係る液晶表示装置の製造方
法を示す工程断面図である。

【図９】本発明の実施形態に係る液晶表示装置の製造方
法を示す工程断面図である。

【図１０】本発明の実施形態に係る液晶表示装置の製造
方法を示す工程断面図である。

【図１１】本発明の実施形態に係る液晶表示装置の製造
方法を示す工程断面図である。

【図１２】本発明の実施形態に係る液晶表示装置の製造
方法を示す工程断面図である。

【図１３】本発明の実施形態に係る液晶表示装置の製造
方法を示す工程断面図である。

【図１４】本発明の実施形態に係る液晶表示装置の製造
方法を示す工程断面図である。

【図１５】本発明の実施形態に係る液晶表示装置の製造
方法を示す工程断面図である。

【図１６】液晶表示装置の構成図である。

【図１７】液晶表示装置の単位画素部の平面図である。

【図１８】図１７のＢ−Ｂ線に沿った断面図である。

【図１９】駆動回路部の断面図である。

【図２０】従来の液晶表示装置の問題点を説明するＴＦ
Ｔの伝達特性である。

【符号の説明】

１０基板１１ｐ−Ｓｉ１２ゲート絶縁膜１３ゲート電極配線１４注入ストッパー１５スペーサ１６第１の層間絶縁膜１７ドレイン電極１８ソース電極１９第２の層間絶縁膜２０表示電極ＣＴ１，ＣＴ２，ＣＴ３コンタクトホールＲレジスト

Claims

【特許請求の範囲】

【請求項１】基板上に、表示画素がマトリクス状に配
置されてなる画素部と、シフトレジスタ回路及びサンプ
リング回路からなり、前記表示画素を駆動する駆動回路
部とが形成され、前記画素部及び駆動回路部は、チャン
ネル層として多結晶シリコンを用いた薄膜トランジスタ
により構成された液晶表示装置において、前記シフトレジスタ回路を構成する前記薄膜トランジス
タは、島状に形成され第１導電型不純物を含有するチャ
ンネル領域と、このチャンネル領域の両側に第２の導電
型不純物を含有するソース領域及びドレイン領域とを含
む多結晶シリコン層と、絶縁膜を挟んで前記チャンネル
領域に対向配置されたゲート電極とからなり、前記画素部及び前記サンプリング回路を構成する前記薄
膜トランジスタは、島状に形成され不純物をイントリン
シック層からなるチャンネル領域と、このチャンネル領
域の両側に第２の導電型不純物を高濃度に含有するソー
ス領域及びドレイン領域とを含む多結晶シリコン層と、
絶縁膜を挟んで前記チャンネル領域に対向配置されたゲ
ート電極とからなることを特徴とする液晶表示装置。
【請求項２】前記画素部を構成する薄膜トランジスタ
は、チャンネル領域と、ソース領域及びドレイン領域の
間に、前記第２の導電型不純物を低濃度に含有するＬＤ
領域を介在したことを特徴とする請求項１記載の液晶表
示装置。