JPH09199720A - Ｍｏｓ型半導体装置とその製造方法 - Google Patents
Ｍｏｓ型半導体装置とその製造方法Info
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- JPH09199720A JPH09199720A JP816096A JP816096A JPH09199720A JP H09199720 A JPH09199720 A JP H09199720A JP 816096 A JP816096 A JP 816096A JP 816096 A JP816096 A JP 816096A JP H09199720 A JPH09199720 A JP H09199720A
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Landscapes
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- Drying Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【課題】 高融点金属シリサイド膜とソース／ドレイン
領域中のシリコンとの界面において、十分なオーミック
接触を確保したい。 【解決手段】 シリコン基板１上にゲートパターン５が
形成され、ゲートパターン５の両側に側壁膜７が形成さ
れ、ゲートパターン５の両側にソース／ドレイン領域２
２が形成され、ソース／ドレイン領域２２における側壁
膜７の側方に、高融点金属シリサイド膜３３が形成され
ている。ソース／ドレイン領域２２は、不純物が低濃度
に拡散された不純物低濃度領域２０と、これより高い濃
度に拡散された不純物高濃度領域２１とからなる。不純
物高濃度領域２１のゲートパターン５側の側端は、不純
物低濃度領域２０の側端よりゲートパターン５から離れ
て配置されている。高融点金属シリサイド膜２３のゲー
トパターン５側の側端は、不純物高濃度領域３１の側端
よりゲートパターン５から離れて配置されている。
領域中のシリコンとの界面において、十分なオーミック
接触を確保したい。 【解決手段】 シリコン基板１上にゲートパターン５が
形成され、ゲートパターン５の両側に側壁膜７が形成さ
れ、ゲートパターン５の両側にソース／ドレイン領域２
２が形成され、ソース／ドレイン領域２２における側壁
膜７の側方に、高融点金属シリサイド膜３３が形成され
ている。ソース／ドレイン領域２２は、不純物が低濃度
に拡散された不純物低濃度領域２０と、これより高い濃
度に拡散された不純物高濃度領域２１とからなる。不純
物高濃度領域２１のゲートパターン５側の側端は、不純
物低濃度領域２０の側端よりゲートパターン５から離れ
て配置されている。高融点金属シリサイド膜２３のゲー
トパターン５側の側端は、不純物高濃度領域３１の側端
よりゲートパターン５から離れて配置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳ（Metal Ox
ide Semiconductor ）型集積回路などとして用いられる
ＭＯＳ型半導体装置の構造、およびその製造方法に関す
る。
ide Semiconductor ）型集積回路などとして用いられる
ＭＯＳ型半導体装置の構造、およびその製造方法に関す
る。
【０００２】
【従来の技術】ＭＯＳ型半導体装置においては、ソース
／ドレイン・ゲート電極上に高融点金属シリサイド膜を
自己整合的に形成するサリサイド法が、その高速化への
要求に応える技術の一つとして重要なものとされてい
る。このようなサリサイド法を用いたＭＯＳ型半導体装
置の製造方法としては、従来、例えば図４（ａ）〜
（ｆ）に示す方法が知られている。図４（ａ）〜（ｆ）
に示す方法は、ＭＯＳ型半導体装置としてＮＭＯＳ Ｆ
ＥＴ（ＮＭＯＳトランジスタ）の製造例を示すものであ
る。
／ドレイン・ゲート電極上に高融点金属シリサイド膜を
自己整合的に形成するサリサイド法が、その高速化への
要求に応える技術の一つとして重要なものとされてい
る。このようなサリサイド法を用いたＭＯＳ型半導体装
置の製造方法としては、従来、例えば図４（ａ）〜
（ｆ）に示す方法が知られている。図４（ａ）〜（ｆ）
に示す方法は、ＭＯＳ型半導体装置としてＮＭＯＳ Ｆ
ＥＴ（ＮＭＯＳトランジスタ）の製造例を示すものであ
る。
【０００３】この製造方法では、まず、図４（ａ）に示
すようにＰ型シリコン基板１にＰウェル（図示略）を形
成し、さらにＬＯＣＯＳ法によってフィールド酸化膜２
を形成する。次いで、公知の成膜技術、パターニング技
術によってゲート酸化膜３、ポリシリコン電極４からな
るゲートパターン５を形成し、さらにこのゲートパター
ン５、前記フィールド酸化膜２をマスクにしてＰ型シリ
コン基板１表層部にＮ型不純物を低濃度でイオン注入す
る。次に、図４（ｂ）に示すようにゲートパターン５を
覆ってＰ型シリコン基板１上に、ＣＶＤ法によってＳｉ
Ｏ2 からなる酸化膜（絶縁膜）６を堆積形成し、さらに
図４（ｃ）に示すように反応性イオンエッチングによる
異方性エッチングによってゲートパターン５の両側に側
壁膜（サイドウォール）７を形成する。
すようにＰ型シリコン基板１にＰウェル（図示略）を形
成し、さらにＬＯＣＯＳ法によってフィールド酸化膜２
を形成する。次いで、公知の成膜技術、パターニング技
術によってゲート酸化膜３、ポリシリコン電極４からな
るゲートパターン５を形成し、さらにこのゲートパター
ン５、前記フィールド酸化膜２をマスクにしてＰ型シリ
コン基板１表層部にＮ型不純物を低濃度でイオン注入す
る。次に、図４（ｂ）に示すようにゲートパターン５を
覆ってＰ型シリコン基板１上に、ＣＶＤ法によってＳｉ
Ｏ2 からなる酸化膜（絶縁膜）６を堆積形成し、さらに
図４（ｃ）に示すように反応性イオンエッチングによる
異方性エッチングによってゲートパターン５の両側に側
壁膜（サイドウォール）７を形成する。
【０００４】次いで、図４（ｄ）に示すようにゲートパ
ターン５および側壁膜７、前記フィールド酸化膜２をマ
スクにしてＰ型シリコン基板１表層部にＮ型不純物を高
濃度でイオン注入する。続いて、Ｐ型シリコン基板１を
熱処理することにより、先にイオン注入した低濃度のＮ
型イオンからなる不純物と高濃度のＮ型イオンからなる
不純物とを活性化させ、拡散させる。そして、これによ
り図４（ｅ）に示すように不純物低濃度領域８と不純物
高濃度領域９とからなるソース／ドレイン領域１０を形
成する。なお、ここで形成される不純物低濃度領域８
は、低濃度のイオン注入がなされ、かつその後高濃度の
イオン注入がなされていない箇所、すなわち側壁膜７の
略直下に位置せしめられたものとなる。
ターン５および側壁膜７、前記フィールド酸化膜２をマ
スクにしてＰ型シリコン基板１表層部にＮ型不純物を高
濃度でイオン注入する。続いて、Ｐ型シリコン基板１を
熱処理することにより、先にイオン注入した低濃度のＮ
型イオンからなる不純物と高濃度のＮ型イオンからなる
不純物とを活性化させ、拡散させる。そして、これによ
り図４（ｅ）に示すように不純物低濃度領域８と不純物
高濃度領域９とからなるソース／ドレイン領域１０を形
成する。なお、ここで形成される不純物低濃度領域８
は、低濃度のイオン注入がなされ、かつその後高濃度の
イオン注入がなされていない箇所、すなわち側壁膜７の
略直下に位置せしめられたものとなる。
【０００５】次いで、Ｔｉ等の高融点金属膜（図示略）
を堆積形成し、さらに２段階短時間アニール法によって
ソース／ドレイン領域１０上、およびゲートパターン５
のポリシリコン電極４上に高融点金属シリサイド膜を形
成する。その際、未反応の高融点金属を、高融点金属シ
リサイド膜との間で選択比のとれる酸によってエッチン
グすることにより、Ｐ型シリコン基板１上からこれを除
去し、図４（ｆ）に示すようにソース／ドレイン領域１
０上、およびゲートパターン５のポリシリコン電極４上
にのみ高融点金属シリサイド膜１１を残した状態で該シ
リサイド膜１１を形成し、ＮＭＯＳ ＦＥＴ１４を得
る。
を堆積形成し、さらに２段階短時間アニール法によって
ソース／ドレイン領域１０上、およびゲートパターン５
のポリシリコン電極４上に高融点金属シリサイド膜を形
成する。その際、未反応の高融点金属を、高融点金属シ
リサイド膜との間で選択比のとれる酸によってエッチン
グすることにより、Ｐ型シリコン基板１上からこれを除
去し、図４（ｆ）に示すようにソース／ドレイン領域１
０上、およびゲートパターン５のポリシリコン電極４上
にのみ高融点金属シリサイド膜１１を残した状態で該シ
リサイド膜１１を形成し、ＮＭＯＳ ＦＥＴ１４を得
る。
【０００６】
【発明が解決しようとする課題】しかしながら、図４
（ａ）〜（ｆ）に示した方法では、不純物を高濃度でイ
オン注入する際にマスクとして利用する側壁膜７と、シ
リサイド形成後に分離膜として機能させる側壁膜７とが
同一であるため、高融点金属シリサイド膜１１とソース
／ドレイン領域１０におけるシリコンとの横方向での界
面、すなわち高融点金属シリサイド膜１１のゲートパタ
ーン５側での、該シリサイド膜１１と前記ソース／ドレ
イン領域１０中のシリコンとの界面においてその不純物
濃度が低くなり、これに起因して十分なオーミック接触
がとれなくなり、これによってゲート端で接合リーク
や、ＦＥＴＩDS−ＶDS特性の線形領域の立ち上がり不良
が引き起こされるおそれがある。すなわち、高融点金属
シリサイド膜１１とソース／ドレイン領域１０中のシリ
コンとの界面は、不純物低濃度領域８と不純物高濃度領
域９とのほぼ境界部に位置していることから、この界面
が不純物低濃度領域８側にあるときにこのような現象が
引き起こされてしまうのである。そして、このような不
都合は、高融点金属膜を堆積形成するに先立ち、希フッ
酸による洗浄がなされることによって側壁膜７が後退し
た場合に、より起こる確率が高くなってしまう。
（ａ）〜（ｆ）に示した方法では、不純物を高濃度でイ
オン注入する際にマスクとして利用する側壁膜７と、シ
リサイド形成後に分離膜として機能させる側壁膜７とが
同一であるため、高融点金属シリサイド膜１１とソース
／ドレイン領域１０におけるシリコンとの横方向での界
面、すなわち高融点金属シリサイド膜１１のゲートパタ
ーン５側での、該シリサイド膜１１と前記ソース／ドレ
イン領域１０中のシリコンとの界面においてその不純物
濃度が低くなり、これに起因して十分なオーミック接触
がとれなくなり、これによってゲート端で接合リーク
や、ＦＥＴＩDS−ＶDS特性の線形領域の立ち上がり不良
が引き起こされるおそれがある。すなわち、高融点金属
シリサイド膜１１とソース／ドレイン領域１０中のシリ
コンとの界面は、不純物低濃度領域８と不純物高濃度領
域９とのほぼ境界部に位置していることから、この界面
が不純物低濃度領域８側にあるときにこのような現象が
引き起こされてしまうのである。そして、このような不
都合は、高融点金属膜を堆積形成するに先立ち、希フッ
酸による洗浄がなされることによって側壁膜７が後退し
た場合に、より起こる確率が高くなってしまう。
【０００７】本発明は前記事情に鑑みてなされたもの
で、その目的とするところは、高融点金属シリサイド膜
とソース／ドレイン領域中のシリコンとの界面におい
て、十分なオーミック接触が確保されたＭＯＳ型半導体
装置と、これを得ることのできる製造方法とを提供する
ことにある。
で、その目的とするところは、高融点金属シリサイド膜
とソース／ドレイン領域中のシリコンとの界面におい
て、十分なオーミック接触が確保されたＭＯＳ型半導体
装置と、これを得ることのできる製造方法とを提供する
ことにある。
【０００８】
【課題を解決するための手段】本発明のＭＯＳ型半導体
装置では、高融点金属シリサイド膜のゲートパターン側
の側端が、不純物高濃度領域のゲートパターン側の側端
より該ゲートパターンから離れて配置されてなることを
前記課題の解決手段とした。このＭＯＳ型半導体装置に
よれば、高融点金属シリサイド膜のゲートパターン側の
側端が、不純物高濃度領域のゲートパターン側の側端よ
り該ゲートパターンから離れて配置され、すなわち従来
のごとく不純物低濃度領域と不純物高濃度領域との境界
部でなく不純物高濃度領域中に高融点金属シリサイド膜
のゲートパターン側の側端が位置せしめられているの
で、該側端で高融点シリサイドに接触するシリコンの不
純物濃度が、オーミック接触を十分確保し得る高い濃度
となる。
装置では、高融点金属シリサイド膜のゲートパターン側
の側端が、不純物高濃度領域のゲートパターン側の側端
より該ゲートパターンから離れて配置されてなることを
前記課題の解決手段とした。このＭＯＳ型半導体装置に
よれば、高融点金属シリサイド膜のゲートパターン側の
側端が、不純物高濃度領域のゲートパターン側の側端よ
り該ゲートパターンから離れて配置され、すなわち従来
のごとく不純物低濃度領域と不純物高濃度領域との境界
部でなく不純物高濃度領域中に高融点金属シリサイド膜
のゲートパターン側の側端が位置せしめられているの
で、該側端で高融点シリサイドに接触するシリコンの不
純物濃度が、オーミック接触を十分確保し得る高い濃度
となる。
【０００９】本発明における請求項２記載のＭＯＳ型半
導体装置の製造方法では、ゲートパターンおよび側壁膜
をマスクにしてシリコン基板の表層部に、先に行ったイ
オン注入のときより高濃度で第２導電型の不純物をイオ
ン注入するにあたって、このイオン注入を、シリコン基
板表面に対してイオンを斜めに打ち込むことによって行
うようにしたことを前記課題の解決手段とした。この製
造方法によれば、ゲートパターンとその両側の側壁膜を
マスクとしてイオン注入を行うものの、このイオン注入
を斜め打ち込みで行うことから、後の熱処理による活性
化により、マスクとした側壁膜の直下外側部にまで不純
物高濃度領域が形成される。したがって、側壁膜をマス
クとしてその外側に形成された高融点金属シリサイド膜
のゲートパターン側の側端が、確実に不純物高濃度領域
中に位置せしめられることになる。
導体装置の製造方法では、ゲートパターンおよび側壁膜
をマスクにしてシリコン基板の表層部に、先に行ったイ
オン注入のときより高濃度で第２導電型の不純物をイオ
ン注入するにあたって、このイオン注入を、シリコン基
板表面に対してイオンを斜めに打ち込むことによって行
うようにしたことを前記課題の解決手段とした。この製
造方法によれば、ゲートパターンとその両側の側壁膜を
マスクとしてイオン注入を行うものの、このイオン注入
を斜め打ち込みで行うことから、後の熱処理による活性
化により、マスクとした側壁膜の直下外側部にまで不純
物高濃度領域が形成される。したがって、側壁膜をマス
クとしてその外側に形成された高融点金属シリサイド膜
のゲートパターン側の側端が、確実に不純物高濃度領域
中に位置せしめられることになる。
【００１０】本発明における請求項３記載のＭＯＳ型半
導体装置の製造方法では、高濃度でイオン注入する工程
と高融点金属膜を形成する工程との間に、ゲートパター
ンおよび側壁膜を覆ってシリコン基板上に第２の絶縁膜
を堆積形成する工程と、前記第２の絶縁膜を異方性エッ
チングすることにより、前記ゲートパターンの両側にあ
る側壁膜の側部に該第２の絶縁膜からなる第２の側壁膜
を形成する工程とを備えたことを前記課題の解決手段と
した。この製造方法によれば、高濃度でイオン注入する
際のマスクとしてゲートパターンの両側の側壁膜を用
い、シリサイド形成後に分離膜となる側壁膜として前記
ゲートパターンの両側の側壁膜とさらにこれの側部の第
２の側壁膜とを用いているので、形成される高融点金属
シリサイド膜が第２の側壁膜の長さ分ゲートパターンよ
り離れ、これにより該高融点金属シリサイド膜のゲート
パターン側の側端が、確実に不純物高濃度領域中に位置
せしめられるようになる。
導体装置の製造方法では、高濃度でイオン注入する工程
と高融点金属膜を形成する工程との間に、ゲートパター
ンおよび側壁膜を覆ってシリコン基板上に第２の絶縁膜
を堆積形成する工程と、前記第２の絶縁膜を異方性エッ
チングすることにより、前記ゲートパターンの両側にあ
る側壁膜の側部に該第２の絶縁膜からなる第２の側壁膜
を形成する工程とを備えたことを前記課題の解決手段と
した。この製造方法によれば、高濃度でイオン注入する
際のマスクとしてゲートパターンの両側の側壁膜を用
い、シリサイド形成後に分離膜となる側壁膜として前記
ゲートパターンの両側の側壁膜とさらにこれの側部の第
２の側壁膜とを用いているので、形成される高融点金属
シリサイド膜が第２の側壁膜の長さ分ゲートパターンよ
り離れ、これにより該高融点金属シリサイド膜のゲート
パターン側の側端が、確実に不純物高濃度領域中に位置
せしめられるようになる。
【００１１】本発明における請求項４記載のＭＯＳ型半
導体装置の製造方法では、ゲートパターンを覆ってシリ
コン基板上に第１の絶縁膜を堆積形成し、その後該第１
の絶縁膜上よりシリコン基板の表層部に、先に行ったイ
オン注入のときより高濃度で第２導電型の不純物をイオ
ン注入する。次に、第１の絶縁膜を覆って第２の絶縁膜
を堆積形成し、次いで熱処理を行ってソース／ドレイン
領域を形成し、さらに第１の絶縁膜および第２の絶縁膜
を異方性エッチングすることにより、第１の絶縁膜およ
び第２の絶縁膜からなる側壁膜を形成する。その後、高
融点金属膜を形成しシリサイド化を行うことにより、ソ
ース／ドレイン領域に高融点金属シリサイド膜を形成す
ることを前記課題の解決手段とした。
導体装置の製造方法では、ゲートパターンを覆ってシリ
コン基板上に第１の絶縁膜を堆積形成し、その後該第１
の絶縁膜上よりシリコン基板の表層部に、先に行ったイ
オン注入のときより高濃度で第２導電型の不純物をイオ
ン注入する。次に、第１の絶縁膜を覆って第２の絶縁膜
を堆積形成し、次いで熱処理を行ってソース／ドレイン
領域を形成し、さらに第１の絶縁膜および第２の絶縁膜
を異方性エッチングすることにより、第１の絶縁膜およ
び第２の絶縁膜からなる側壁膜を形成する。その後、高
融点金属膜を形成しシリサイド化を行うことにより、ソ
ース／ドレイン領域に高融点金属シリサイド膜を形成す
ることを前記課題の解決手段とした。
【００１２】この製造方法によれば、第１の絶縁膜上よ
り不純物を高濃度でイオン注入するので、この高濃度の
不純物はゲートパターンとその両側壁に形成された膜厚
の厚い部分を避けた状態でシリコン基板の表層部に打ち
込まれる。そして、第１の絶縁膜および第２の絶縁膜か
らなる側壁膜を形成し、該側壁膜を避けた状態で高融点
金属シリサイド膜を形成するので、該側壁膜が、高濃度
の不純物を打ち込んだ際にマスクとして機能したゲート
パターンの両側壁の膜厚の厚い部分より横方向の長さ
（ゲート長方向の長さ）が長くなることにより、得られ
る高融点金属シリサイド膜のゲートパターン側の側端
が、確実に不純物高濃度領域中に位置せしめられること
になる。また、第１の絶縁膜上よりイオン注入を行い、
すなわち第１の絶縁膜を通してイオン注入を行うので、
ソース／ドレイン形成予定領域に対してのダメージが軽
減され、これによりソース／ドレイン領域への均一で熱
的に安定な高融点金属シリサイド膜の形成が可能にな
る。同様に、ゲート電極部へのダメージも軽減されるた
め、ゲート酸化膜の信頼性が向上する。
り不純物を高濃度でイオン注入するので、この高濃度の
不純物はゲートパターンとその両側壁に形成された膜厚
の厚い部分を避けた状態でシリコン基板の表層部に打ち
込まれる。そして、第１の絶縁膜および第２の絶縁膜か
らなる側壁膜を形成し、該側壁膜を避けた状態で高融点
金属シリサイド膜を形成するので、該側壁膜が、高濃度
の不純物を打ち込んだ際にマスクとして機能したゲート
パターンの両側壁の膜厚の厚い部分より横方向の長さ
（ゲート長方向の長さ）が長くなることにより、得られ
る高融点金属シリサイド膜のゲートパターン側の側端
が、確実に不純物高濃度領域中に位置せしめられること
になる。また、第１の絶縁膜上よりイオン注入を行い、
すなわち第１の絶縁膜を通してイオン注入を行うので、
ソース／ドレイン形成予定領域に対してのダメージが軽
減され、これによりソース／ドレイン領域への均一で熱
的に安定な高融点金属シリサイド膜の形成が可能にな
る。同様に、ゲート電極部へのダメージも軽減されるた
め、ゲート酸化膜の信頼性が向上する。
【００１３】
【発明の実施の形態】以下、本発明をその実施の形態に
より詳しく説明する。図１（ａ）〜（ｄ）は本発明にお
ける請求項２記載の製造方法を、図４（ａ）〜（ｆ）に
示した従来例と同様にＮＭＯＳ ＦＥＴの製造に適用し
た場合の一実施形態例を説明するための図である。この
例において図４に示した従来の製造方法と異なるところ
は、Ｐ型（第１導電型）シリコン基板１の表層部に、先
に行ったイオン注入のときより高濃度でＮ型（第２導電
型）の不純物をイオン注入するにあたって、このイオン
注入を、シリコン基板表面に対してイオンを斜めに打ち
込むことによって行うようにした点である。
より詳しく説明する。図１（ａ）〜（ｄ）は本発明にお
ける請求項２記載の製造方法を、図４（ａ）〜（ｆ）に
示した従来例と同様にＮＭＯＳ ＦＥＴの製造に適用し
た場合の一実施形態例を説明するための図である。この
例において図４に示した従来の製造方法と異なるところ
は、Ｐ型（第１導電型）シリコン基板１の表層部に、先
に行ったイオン注入のときより高濃度でＮ型（第２導電
型）の不純物をイオン注入するにあたって、このイオン
注入を、シリコン基板表面に対してイオンを斜めに打ち
込むことによって行うようにした点である。
【００１４】すなわちこの例では、まず、図４（ａ）に
示したごとく従来と同様にして、Ｐ型シリコン基板１に
Ｐウェル（図示略）、フィールド酸化膜２を形成し、次
いでゲート酸化膜３、ポリシリコン電極４からなるゲー
トパターン５を形成し、さらにこのゲートパターン５、
前記フィールド酸化膜２をマスクにしてＰ型シリコン基
板１表層部にＮ型不純物を低濃度でイオン注入する。次
に、図４（ｂ）に示すようにゲートパターン５を覆って
Ｐ型シリコン基板１上に、ＣＶＤ法によってＳｉＯ2 か
らなる酸化膜６を堆積形成し、さらに図１（ａ）に示す
ように反応性イオンエッチングによる異方性エッチング
によってゲートパターン５の両側に、図１（ａ）中ｗで
示す長さが０．１５μｍ程度の側壁膜（サイドウォー
ル）７を形成する。
示したごとく従来と同様にして、Ｐ型シリコン基板１に
Ｐウェル（図示略）、フィールド酸化膜２を形成し、次
いでゲート酸化膜３、ポリシリコン電極４からなるゲー
トパターン５を形成し、さらにこのゲートパターン５、
前記フィールド酸化膜２をマスクにしてＰ型シリコン基
板１表層部にＮ型不純物を低濃度でイオン注入する。次
に、図４（ｂ）に示すようにゲートパターン５を覆って
Ｐ型シリコン基板１上に、ＣＶＤ法によってＳｉＯ2 か
らなる酸化膜６を堆積形成し、さらに図１（ａ）に示す
ように反応性イオンエッチングによる異方性エッチング
によってゲートパターン５の両側に、図１（ａ）中ｗで
示す長さが０．１５μｍ程度の側壁膜（サイドウォー
ル）７を形成する。
【００１５】次いで、図１（ｂ）にて矢印で示すように
ゲートパターン５および側壁膜７、前記フィールド酸化
膜２をマスクにしてＰ型シリコン基板１表層部にＮ型不
純物を高濃度でイオン注入する。このイオン注入法とし
ては、前述したように従来のごとくＰ型シリコン基板１
に対して直交する方向でなく、斜めに打ち込むことによ
って行う。具体的には、Ｎ型不純物としてＡｓ+ を用
い、加速エネルギーを５０ｋｅＶ、ドーズ量を２×１０
15ｃｍ-2とし、さらにイオンの入射角度を７０°として
この条件でイオン注入を行い、その後Ｐ型シリコン基板
１を水平方向に１８０°回転させて同一のイオン注入を
再度行う。このようにして斜めにイオン注入を行うと、
従来と同様に側壁膜７をマスクにしているにもかかわら
ず、不純物イオンは側壁膜７の直下外側部にまで到達す
る。
ゲートパターン５および側壁膜７、前記フィールド酸化
膜２をマスクにしてＰ型シリコン基板１表層部にＮ型不
純物を高濃度でイオン注入する。このイオン注入法とし
ては、前述したように従来のごとくＰ型シリコン基板１
に対して直交する方向でなく、斜めに打ち込むことによ
って行う。具体的には、Ｎ型不純物としてＡｓ+ を用
い、加速エネルギーを５０ｋｅＶ、ドーズ量を２×１０
15ｃｍ-2とし、さらにイオンの入射角度を７０°として
この条件でイオン注入を行い、その後Ｐ型シリコン基板
１を水平方向に１８０°回転させて同一のイオン注入を
再度行う。このようにして斜めにイオン注入を行うと、
従来と同様に側壁膜７をマスクにしているにもかかわら
ず、不純物イオンは側壁膜７の直下外側部にまで到達す
る。
【００１６】続いて、Ｐ型シリコン基板１をＮ2 雰囲気
にて８５０℃で２０分間程度熱処理し、先にイオン注入
した低濃度のＮ型イオンからなる不純物と高濃度のＮ型
イオンからなる不純物とを活性化させ、拡散させる。そ
して、これにより図１（ｃ）に示すように不純物低濃度
領域２０と不純物高濃度領域２１とからなるソース／ド
レイン領域２２を形成する。ここで、形成された不純物
高濃度領域２１は、高濃度の不純物イオン注入を斜め打
ち込みで行っており、これによって不純物イオンが側壁
膜７の直下外側部にまで到達していることから、当然そ
のゲートパターン５側の側端が側壁膜７の直下外側部に
位置するものとなっている。
にて８５０℃で２０分間程度熱処理し、先にイオン注入
した低濃度のＮ型イオンからなる不純物と高濃度のＮ型
イオンからなる不純物とを活性化させ、拡散させる。そ
して、これにより図１（ｃ）に示すように不純物低濃度
領域２０と不純物高濃度領域２１とからなるソース／ド
レイン領域２２を形成する。ここで、形成された不純物
高濃度領域２１は、高濃度の不純物イオン注入を斜め打
ち込みで行っており、これによって不純物イオンが側壁
膜７の直下外側部にまで到達していることから、当然そ
のゲートパターン５側の側端が側壁膜７の直下外側部に
位置するものとなっている。
【００１７】次いで、１％程度の濃度のフッ化水素酸で
２０秒間程度の洗浄を行い、続いて従来と同様にＴｉ等
の高融点金属からなる膜（図示略）を堆積形成し、さら
に２段階短時間アニール法によってソース／ドレイン領
域２２上、およびポリシリコン電極４上に高融点金属シ
リサイド膜を形成する。その際、未反応の高融点金属
を、高融点金属シリサイド膜との間で選択比のとれる酸
によってエッチングすることにより、Ｐ型シリコン基板
１上からこれを除去し、図１（ｄ）に示すように側壁膜
７の形成位置を除くソース／ドレイン領域２２上、およ
びゲートパターン５のポリシリコン電極４上にのみ高融
点金属シリサイド膜２３を残した状態で該シリサイド膜
２３を形成し、本発明における請求項１記載のＭＯＳ型
半導体装置の一例となるＮＭＯＳ ＦＥＴ１５を得る。
２０秒間程度の洗浄を行い、続いて従来と同様にＴｉ等
の高融点金属からなる膜（図示略）を堆積形成し、さら
に２段階短時間アニール法によってソース／ドレイン領
域２２上、およびポリシリコン電極４上に高融点金属シ
リサイド膜を形成する。その際、未反応の高融点金属
を、高融点金属シリサイド膜との間で選択比のとれる酸
によってエッチングすることにより、Ｐ型シリコン基板
１上からこれを除去し、図１（ｄ）に示すように側壁膜
７の形成位置を除くソース／ドレイン領域２２上、およ
びゲートパターン５のポリシリコン電極４上にのみ高融
点金属シリサイド膜２３を残した状態で該シリサイド膜
２３を形成し、本発明における請求項１記載のＭＯＳ型
半導体装置の一例となるＮＭＯＳ ＦＥＴ１５を得る。
【００１８】このようにして得られたＮＭＯＳ ＦＥＴ
１５にあっては、ソース／ドレイン領域２２上の高融点
金属シリサイド膜２３のゲートパターン側の側端が、不
純物高濃度領域２１のゲートパターン側の側端より該ゲ
ートパターンから離れて配置され、すなわち従来のごと
く不純物低濃度領域８と不純物高濃度領域９との境界部
でなく不純物高濃度領域２１中に高融点金属シリサイド
膜２３のゲートパターン側の側端が位置せしめられてい
るので、該側端で高融点シリサイドに接触するシリコン
の不純物濃度が、オーミック接触を十分確保し得る高濃
度となり、これによりゲート端での接合リークや、ＦＥ
ＴＩDS−ＶDS特性の線形領域の立ち上がり不良を抑制す
ることができる。
１５にあっては、ソース／ドレイン領域２２上の高融点
金属シリサイド膜２３のゲートパターン側の側端が、不
純物高濃度領域２１のゲートパターン側の側端より該ゲ
ートパターンから離れて配置され、すなわち従来のごと
く不純物低濃度領域８と不純物高濃度領域９との境界部
でなく不純物高濃度領域２１中に高融点金属シリサイド
膜２３のゲートパターン側の側端が位置せしめられてい
るので、該側端で高融点シリサイドに接触するシリコン
の不純物濃度が、オーミック接触を十分確保し得る高濃
度となり、これによりゲート端での接合リークや、ＦＥ
ＴＩDS−ＶDS特性の線形領域の立ち上がり不良を抑制す
ることができる。
【００１９】また、このような製造方法にあっては、イ
オン注入を斜め打ち込みで行うことにより、マスクとし
た側壁膜７の直下外側部にまで不純物高濃度領域２１を
形成することができ、したがって、側壁膜７をマスクと
してその外側に形成された高融点金属シリサイド膜１１
のゲートパターン側の側端を、不純物高濃度領域２３中
に確実に位置させることができる。さらに、側壁膜７の
長さ、高濃度でのイオン注入の際のイオン種、注入角
度、加速エネルギー、ドーズ量を適宜に選ぶことによ
り、サブミクロンＦＥＴで問題となる短チャンネル効果
を抑制しつつ、高駆動を実現することもできる。同時
に、高融点金属膜形成前の洗浄により、側壁膜７が若干
後退しても、ゲート端での接合リーク、ＦＥＴＩDS−Ｖ
DS特性の線形領域の立ち上がり不良に対するマージンを
確保することもできる。
オン注入を斜め打ち込みで行うことにより、マスクとし
た側壁膜７の直下外側部にまで不純物高濃度領域２１を
形成することができ、したがって、側壁膜７をマスクと
してその外側に形成された高融点金属シリサイド膜１１
のゲートパターン側の側端を、不純物高濃度領域２３中
に確実に位置させることができる。さらに、側壁膜７の
長さ、高濃度でのイオン注入の際のイオン種、注入角
度、加速エネルギー、ドーズ量を適宜に選ぶことによ
り、サブミクロンＦＥＴで問題となる短チャンネル効果
を抑制しつつ、高駆動を実現することもできる。同時
に、高融点金属膜形成前の洗浄により、側壁膜７が若干
後退しても、ゲート端での接合リーク、ＦＥＴＩDS−Ｖ
DS特性の線形領域の立ち上がり不良に対するマージンを
確保することもできる。
【００２０】図２（ａ）〜（ｅ）は本発明における請求
項３記載の製造方法を、図４（ａ）〜（ｆ）に示した従
来例と同様にＮＭＯＳ ＦＥＴの製造に適用した場合の
一実施形態例を説明するための図である。この例におい
て図４（ａ）〜（ｆ）に示した従来の製造方法と異なる
ところは、高濃度でイオン注入する工程と高融点金属膜
を形成する工程との間に、ゲートパターンおよび側壁膜
を覆ってシリコン基板上に第２の絶縁膜を堆積形成する
工程と、前記第２の絶縁膜を異方性エッチングすること
により、前記ゲートパターンの両側にある側壁膜の側部
に該第２の絶縁膜からなる第２の側壁膜を形成する工程
とを備えた点である。
項３記載の製造方法を、図４（ａ）〜（ｆ）に示した従
来例と同様にＮＭＯＳ ＦＥＴの製造に適用した場合の
一実施形態例を説明するための図である。この例におい
て図４（ａ）〜（ｆ）に示した従来の製造方法と異なる
ところは、高濃度でイオン注入する工程と高融点金属膜
を形成する工程との間に、ゲートパターンおよび側壁膜
を覆ってシリコン基板上に第２の絶縁膜を堆積形成する
工程と、前記第２の絶縁膜を異方性エッチングすること
により、前記ゲートパターンの両側にある側壁膜の側部
に該第２の絶縁膜からなる第２の側壁膜を形成する工程
とを備えた点である。
【００２１】すなわちこの例では、まず、図４（ａ）に
示したごとく従来と同様にして、Ｐ型シリコン基板１に
Ｐウェル（図示略）、フィールド酸化膜２を形成し、次
いでゲート酸化膜３、ポリシリコン電極４からなるゲー
トパターン５を形成し、さらにこのゲートパターン５、
前記フィールド酸化膜２をマスクにしてＰ型シリコン基
板１表層部にＮ型不純物を低濃度でイオン注入する。次
に、図４（ｂ）に示すようにゲートパターン５を覆って
Ｐ型シリコン基板１上に、ＣＶＤ法によってＳｉＯ2 か
らなる酸化膜６を堆積形成し、さらに図４（ｃ）に示す
ように反応性イオンエッチングによる異方性エッチング
によってゲートパターン５の両側に長さが０．１５μｍ
程度の側壁膜７を形成する。
示したごとく従来と同様にして、Ｐ型シリコン基板１に
Ｐウェル（図示略）、フィールド酸化膜２を形成し、次
いでゲート酸化膜３、ポリシリコン電極４からなるゲー
トパターン５を形成し、さらにこのゲートパターン５、
前記フィールド酸化膜２をマスクにしてＰ型シリコン基
板１表層部にＮ型不純物を低濃度でイオン注入する。次
に、図４（ｂ）に示すようにゲートパターン５を覆って
Ｐ型シリコン基板１上に、ＣＶＤ法によってＳｉＯ2 か
らなる酸化膜６を堆積形成し、さらに図４（ｃ）に示す
ように反応性イオンエッチングによる異方性エッチング
によってゲートパターン５の両側に長さが０．１５μｍ
程度の側壁膜７を形成する。
【００２２】次いで、図２（ａ）に示すようにゲートパ
ターン５および側壁膜７、前記フィールド酸化膜２をマ
スクにしてＰ型シリコン基板１表層部にＮ型不純物を高
濃度でイオン注入する。なお、ここでのイオン注入法に
ついては、図１に示した例と異なり斜め打ち込みでな
く、従来と同様にＰ型シリコン基板１に対して直交する
方向に行う。また、イオン注入条件としては、例えばＮ
型不純物としてＡｓ+ を用い、加速エネルギーを５０ｋ
ｅＶ、ドーズ量を４×１０15ｃｍ-2とする。
ターン５および側壁膜７、前記フィールド酸化膜２をマ
スクにしてＰ型シリコン基板１表層部にＮ型不純物を高
濃度でイオン注入する。なお、ここでのイオン注入法に
ついては、図１に示した例と異なり斜め打ち込みでな
く、従来と同様にＰ型シリコン基板１に対して直交する
方向に行う。また、イオン注入条件としては、例えばＮ
型不純物としてＡｓ+ を用い、加速エネルギーを５０ｋ
ｅＶ、ドーズ量を４×１０15ｃｍ-2とする。
【００２３】次いで、図２（ｂ）に示すように、ゲート
パターン５および側壁膜７を覆ってＰ型シリコン基板１
上に、ＣＶＤ法によってＳｉＯ2 からなる第２の酸化膜
（第２の絶縁膜）２５を厚さ６０ｎｍ程度に堆積形成す
る。続いて、Ｐ型シリコン基板１をＮ2 雰囲気にて８５
０℃で２０分間程度熱処理し、先にイオン注入した低濃
度のＮ型イオンからなる不純物と高濃度のＮ型イオンか
らなる不純物とを活性化させ、拡散させる。そして、こ
れにより図２（ｃ）に示すように不純物低濃度領域３０
と不純物高濃度領域３１とからなるソース／ドレイン領
域３２を形成する。
パターン５および側壁膜７を覆ってＰ型シリコン基板１
上に、ＣＶＤ法によってＳｉＯ2 からなる第２の酸化膜
（第２の絶縁膜）２５を厚さ６０ｎｍ程度に堆積形成す
る。続いて、Ｐ型シリコン基板１をＮ2 雰囲気にて８５
０℃で２０分間程度熱処理し、先にイオン注入した低濃
度のＮ型イオンからなる不純物と高濃度のＮ型イオンか
らなる不純物とを活性化させ、拡散させる。そして、こ
れにより図２（ｃ）に示すように不純物低濃度領域３０
と不純物高濃度領域３１とからなるソース／ドレイン領
域３２を形成する。
【００２４】次いで、前記第２の酸化膜２５を反応性イ
オンエッチングによる異方性エッチングにより、図２
（ｄ）に示すようにゲートパターン５の両側にある側壁
膜７の側部に第２の酸化膜２５からなる第２の側壁膜２
６を形成する。そして、１％程度の濃度のフッ化水素酸
で２０秒間程度の洗浄を行い、続いて従来と同様にＴｉ
等の高融点金属からなる膜（図示略）を堆積形成し、さ
らに２段階短時間アニール法によってソース／ドレイン
領域３２上、およびポリシリコン電極４上に高融点金属
シリサイド膜を形成する。その際、未反応の高融点金属
を、高融点金属シリサイド膜との間で選択比のとれる酸
によってエッチングすることにより、Ｐ型シリコン基板
１上からこれを除去し、図２（ｅ）に示すように側壁膜
７、第２の側壁膜２６の形成位置を除くソース／ドレイ
ン領域３２上、およびゲートパターン５のポリシリコン
電極４上にのみ高融点金属シリサイド膜３３を残した状
態で該シリサイド膜３３を形成し、本発明における請求
項１記載のＭＯＳ型半導体装置の一例となるＮＭＯＳ
ＦＥＴ１６を得る。
オンエッチングによる異方性エッチングにより、図２
（ｄ）に示すようにゲートパターン５の両側にある側壁
膜７の側部に第２の酸化膜２５からなる第２の側壁膜２
６を形成する。そして、１％程度の濃度のフッ化水素酸
で２０秒間程度の洗浄を行い、続いて従来と同様にＴｉ
等の高融点金属からなる膜（図示略）を堆積形成し、さ
らに２段階短時間アニール法によってソース／ドレイン
領域３２上、およびポリシリコン電極４上に高融点金属
シリサイド膜を形成する。その際、未反応の高融点金属
を、高融点金属シリサイド膜との間で選択比のとれる酸
によってエッチングすることにより、Ｐ型シリコン基板
１上からこれを除去し、図２（ｅ）に示すように側壁膜
７、第２の側壁膜２６の形成位置を除くソース／ドレイ
ン領域３２上、およびゲートパターン５のポリシリコン
電極４上にのみ高融点金属シリサイド膜３３を残した状
態で該シリサイド膜３３を形成し、本発明における請求
項１記載のＭＯＳ型半導体装置の一例となるＮＭＯＳ
ＦＥＴ１６を得る。
【００２５】このようにして得られたＮＭＯＳ ＦＥＴ
１６にあっても、ソース／ドレイン領域３２上の高融点
金属シリサイド膜３３のゲートパターン側の側端が、従
来のごとく不純物低濃度領域８と不純物高濃度領域９と
の境界部でなく、不純物高濃度領域３１中に高融点金属
シリサイド膜３３のゲートパターン側の側端が位置せし
められているので、該側端で高融点シリサイドに接触す
るシリコンの不純物濃度が、オーミック接触を十分確保
し得る高濃度となり、これによりゲート端での接合リー
クや、ＦＥＴＩDS−ＶDS特性の線形領域の立ち上がり不
良を抑制することができる。
１６にあっても、ソース／ドレイン領域３２上の高融点
金属シリサイド膜３３のゲートパターン側の側端が、従
来のごとく不純物低濃度領域８と不純物高濃度領域９と
の境界部でなく、不純物高濃度領域３１中に高融点金属
シリサイド膜３３のゲートパターン側の側端が位置せし
められているので、該側端で高融点シリサイドに接触す
るシリコンの不純物濃度が、オーミック接触を十分確保
し得る高濃度となり、これによりゲート端での接合リー
クや、ＦＥＴＩDS−ＶDS特性の線形領域の立ち上がり不
良を抑制することができる。
【００２６】また、このような製造方法にあっては、高
濃度でイオン注入する際にマスクとしてゲートパターン
５の両側の側壁膜７を用い、シリサイド形成後に分離膜
となる側壁膜として前記側壁膜７とさらにこれの側部の
第２の側壁膜２６とを用いているので、形成される高融
点金属シリサイド膜３３を第２の側壁膜の長さ分ゲート
パターン５より離すことができ、これにより該高融点金
属シリサイド膜３３のゲートパターン側の側端を、不純
物高濃度３１領域中に確実に位置させることができる。
濃度でイオン注入する際にマスクとしてゲートパターン
５の両側の側壁膜７を用い、シリサイド形成後に分離膜
となる側壁膜として前記側壁膜７とさらにこれの側部の
第２の側壁膜２６とを用いているので、形成される高融
点金属シリサイド膜３３を第２の側壁膜の長さ分ゲート
パターン５より離すことができ、これにより該高融点金
属シリサイド膜３３のゲートパターン側の側端を、不純
物高濃度３１領域中に確実に位置させることができる。
【００２７】さらに、従来ではイオン注入後の不純物活
性化のための熱処理時に、ソース／ドレイン形成予定領
域の表面、およびポリシリコン電極（ゲート電極部）４
が露出していることにより、巻き込み酸化膜が形成され
るおそれがあったが、前記方法例では第２の酸化膜２５
によってこれらを覆った状態で、すなわち第２の酸化膜
２５でこれらを保護した状態で熱処理を行うため、巻き
込み酸化膜の形成を防止することができ、したがって均
一で熱的に安定な高融点金属シリサイド膜３３を形成す
ることができ、これにより得られる半導体装置の素子特
性のばらつきを抑えることができる。また、第２の酸化
膜２５の厚さを適宜に選ぶことにより、非シリサイド化
ソース／ドレイン領域３２の寄生抵抗を抑えると同時
に、高融点金属膜形成前の洗浄による側壁膜の後退に起
因する、ゲート端での接合リーク、ＦＥＴＩDS−ＶDS特
性の線形領域の立ち上がり不良が起こるのを抑制するこ
とができる。
性化のための熱処理時に、ソース／ドレイン形成予定領
域の表面、およびポリシリコン電極（ゲート電極部）４
が露出していることにより、巻き込み酸化膜が形成され
るおそれがあったが、前記方法例では第２の酸化膜２５
によってこれらを覆った状態で、すなわち第２の酸化膜
２５でこれらを保護した状態で熱処理を行うため、巻き
込み酸化膜の形成を防止することができ、したがって均
一で熱的に安定な高融点金属シリサイド膜３３を形成す
ることができ、これにより得られる半導体装置の素子特
性のばらつきを抑えることができる。また、第２の酸化
膜２５の厚さを適宜に選ぶことにより、非シリサイド化
ソース／ドレイン領域３２の寄生抵抗を抑えると同時
に、高融点金属膜形成前の洗浄による側壁膜の後退に起
因する、ゲート端での接合リーク、ＦＥＴＩDS−ＶDS特
性の線形領域の立ち上がり不良が起こるのを抑制するこ
とができる。
【００２８】なお、図２に示した例では、高濃度でイオ
ン注入する工程、ゲートパターン５および側壁膜７を覆
ってシリコン基板上に第２の酸化膜２５を堆積形成する
工程、熱処理による不純物活性化の工程、および第２の
酸化膜２５を異方性エッチングすることによって側壁膜
７の側部に第２の側壁膜２６を形成する工程を、この順
に行ったが、請求項３記載の発明においては、第２の酸
化膜を堆積する工程と、第２の酸化膜を異方性エッチン
グすることによって第２の側壁膜を形成する工程とを、
高濃度でイオン注入する工程と、熱処理による不純物活
性化の工程との間に行う、あるいは、前記二つの工程
を、熱処理による不純物活性化の工程と、高融点金属膜
を形成する工程との間に行う等の種々の変形が包含され
るものである。
ン注入する工程、ゲートパターン５および側壁膜７を覆
ってシリコン基板上に第２の酸化膜２５を堆積形成する
工程、熱処理による不純物活性化の工程、および第２の
酸化膜２５を異方性エッチングすることによって側壁膜
７の側部に第２の側壁膜２６を形成する工程を、この順
に行ったが、請求項３記載の発明においては、第２の酸
化膜を堆積する工程と、第２の酸化膜を異方性エッチン
グすることによって第２の側壁膜を形成する工程とを、
高濃度でイオン注入する工程と、熱処理による不純物活
性化の工程との間に行う、あるいは、前記二つの工程
を、熱処理による不純物活性化の工程と、高融点金属膜
を形成する工程との間に行う等の種々の変形が包含され
るものである。
【００２９】図３（ａ）〜（ｅ）は本発明における請求
項４記載の製造方法を、図４（ａ）〜（ｆ）に示した従
来例と同様にＮＭＯＳ ＦＥＴの製造に適用した場合の
一実施形態例を説明するための図である。この例では、
まず、図４（ａ）に示したごとく従来と同様にして、Ｐ
型シリコン基板１にＰウェル（図示略）、フィールド酸
化膜２を形成し、次いでゲート酸化膜３、ポリシリコン
電極４からなるゲートパターン５を形成し、さらにこの
ゲートパターン５、前記フィールド酸化膜２をマスクに
してＰ型シリコン基板１表層部にＮ型不純物を低濃度で
イオン注入する。次に、図４（ｂ）に示すようにゲート
パターン５を覆ってＰ型シリコン基板１上に、ＣＶＤ法
によってＳｉＯ2 からなる酸化膜（第１の酸化膜）６を
堆積形成する。
項４記載の製造方法を、図４（ａ）〜（ｆ）に示した従
来例と同様にＮＭＯＳ ＦＥＴの製造に適用した場合の
一実施形態例を説明するための図である。この例では、
まず、図４（ａ）に示したごとく従来と同様にして、Ｐ
型シリコン基板１にＰウェル（図示略）、フィールド酸
化膜２を形成し、次いでゲート酸化膜３、ポリシリコン
電極４からなるゲートパターン５を形成し、さらにこの
ゲートパターン５、前記フィールド酸化膜２をマスクに
してＰ型シリコン基板１表層部にＮ型不純物を低濃度で
イオン注入する。次に、図４（ｂ）に示すようにゲート
パターン５を覆ってＰ型シリコン基板１上に、ＣＶＤ法
によってＳｉＯ2 からなる酸化膜（第１の酸化膜）６を
堆積形成する。
【００３０】次いで、図３（ａ）に示すように、ゲート
パターン５をマスクにして前記第１の酸化膜６上よりＰ
型シリコン基板１中にＮ型の不純物を高濃度でイオン注
入する。すると、イオン注入によって形成される高濃度
の不純物領域は、ゲートパターン５とその両側壁に形成
された膜厚の厚い部分、すなわち後に側壁膜となる部分
を避けた状態でＰ型シリコン基板１中に位置したものと
なる。なお、ここでのイオン注入法およびその注入条件
については、図２に示した例と同様とする。続いて、図
３（ｂ）に示すように前記第１の酸化膜６を覆ってＣＶ
Ｄ法により、ＳｉＯ2 からなる第２の酸化膜（第２の絶
縁膜）３５を厚さ６０ｎｍ程度に堆積形成する。
パターン５をマスクにして前記第１の酸化膜６上よりＰ
型シリコン基板１中にＮ型の不純物を高濃度でイオン注
入する。すると、イオン注入によって形成される高濃度
の不純物領域は、ゲートパターン５とその両側壁に形成
された膜厚の厚い部分、すなわち後に側壁膜となる部分
を避けた状態でＰ型シリコン基板１中に位置したものと
なる。なお、ここでのイオン注入法およびその注入条件
については、図２に示した例と同様とする。続いて、図
３（ｂ）に示すように前記第１の酸化膜６を覆ってＣＶ
Ｄ法により、ＳｉＯ2 からなる第２の酸化膜（第２の絶
縁膜）３５を厚さ６０ｎｍ程度に堆積形成する。
【００３１】次いで、Ｐ型シリコン基板１をＮ2 雰囲気
にて８５０℃で２０分間程度熱処理し、先にイオン注入
した低濃度のＮ型イオンからなる不純物と高濃度のＮ型
イオンからなる不純物とを活性化させ、拡散させる。そ
して、これにより図３（ｃ）に示すように不純物低濃度
領域４０と不純物高濃度領域４１とからなるソース／ド
レイン領域４２を形成する。さらに、第２の酸化膜３５
および第１の酸化膜６に対して反応性イオンエッチング
による異方性エッチングを行うことにより、図３（ｄ）
に示すようにゲートパターン５の両側に第１の酸化膜６
および第２の酸化膜３５からなる側壁膜３６を形成す
る。ここで、得られる側壁膜３６は、ゲートパターン５
の側壁面に付着した酸化膜６、３５の厚さ（長さ）の合
計によって決まることから、従来のごとく（第１の）酸
化膜６からのみ得られた側壁膜７の長さ（厚さ）に比べ
十分に長い（厚い）ものとなっている。
にて８５０℃で２０分間程度熱処理し、先にイオン注入
した低濃度のＮ型イオンからなる不純物と高濃度のＮ型
イオンからなる不純物とを活性化させ、拡散させる。そ
して、これにより図３（ｃ）に示すように不純物低濃度
領域４０と不純物高濃度領域４１とからなるソース／ド
レイン領域４２を形成する。さらに、第２の酸化膜３５
および第１の酸化膜６に対して反応性イオンエッチング
による異方性エッチングを行うことにより、図３（ｄ）
に示すようにゲートパターン５の両側に第１の酸化膜６
および第２の酸化膜３５からなる側壁膜３６を形成す
る。ここで、得られる側壁膜３６は、ゲートパターン５
の側壁面に付着した酸化膜６、３５の厚さ（長さ）の合
計によって決まることから、従来のごとく（第１の）酸
化膜６からのみ得られた側壁膜７の長さ（厚さ）に比べ
十分に長い（厚い）ものとなっている。
【００３２】そして、１％程度の濃度のフッ化水素酸で
２０秒間程度の洗浄を行い、続いて従来と同様にＴｉ等
の高融点金属からなる膜（図示略）を堆積形成し、さら
に２段階短時間アニール法によってソース／ドレイン領
域４２上、およびポリシリコン電極４上に高融点金属シ
リサイド膜を形成する。その際、未反応の高融点金属
を、高融点金属シリサイド膜との間で選択比のとれる酸
によってエッチングすることにより、Ｐ型シリコン基板
１上からこれを除去し、図３（ｅ）に示すように側壁膜
７、第２の側壁膜２６の形成位置を除くソース／ドレイ
ン領域４２上、およびゲートパターン５のポリシリコン
電極４上にのみ高融点金属シリサイド膜４３を残した状
態で該シリサイド４３を形成し、本発明における請求項
１記載のＭＯＳ型半導体装置の一例となるＮＭＯＳ Ｆ
ＥＴ１７を得る。
２０秒間程度の洗浄を行い、続いて従来と同様にＴｉ等
の高融点金属からなる膜（図示略）を堆積形成し、さら
に２段階短時間アニール法によってソース／ドレイン領
域４２上、およびポリシリコン電極４上に高融点金属シ
リサイド膜を形成する。その際、未反応の高融点金属
を、高融点金属シリサイド膜との間で選択比のとれる酸
によってエッチングすることにより、Ｐ型シリコン基板
１上からこれを除去し、図３（ｅ）に示すように側壁膜
７、第２の側壁膜２６の形成位置を除くソース／ドレイ
ン領域４２上、およびゲートパターン５のポリシリコン
電極４上にのみ高融点金属シリサイド膜４３を残した状
態で該シリサイド４３を形成し、本発明における請求項
１記載のＭＯＳ型半導体装置の一例となるＮＭＯＳ Ｆ
ＥＴ１７を得る。
【００３３】このようにして得られたＮＭＯＳ ＦＥＴ
１７にあっても、ソース／ドレイン領域４２上の高融点
金属シリサイド膜４３のゲートパターン側の側端が、従
来のごとく不純物低濃度領域８と不純物高濃度領域９と
の境界部でなく、不純物高濃度領域４１中に高融点金属
シリサイド膜４３のゲートパターン側の側端が位置せし
められているので、該側端で高融点シリサイドに接触す
るシリコンの不純物濃度が、オーミック接触を十分確保
し得る高濃度となり、これによりゲート端での接合リー
クや、ＦＥＴＩDS−ＶDS特性の線形領域の立ち上がり不
良を抑制することができる。
１７にあっても、ソース／ドレイン領域４２上の高融点
金属シリサイド膜４３のゲートパターン側の側端が、従
来のごとく不純物低濃度領域８と不純物高濃度領域９と
の境界部でなく、不純物高濃度領域４１中に高融点金属
シリサイド膜４３のゲートパターン側の側端が位置せし
められているので、該側端で高融点シリサイドに接触す
るシリコンの不純物濃度が、オーミック接触を十分確保
し得る高濃度となり、これによりゲート端での接合リー
クや、ＦＥＴＩDS−ＶDS特性の線形領域の立ち上がり不
良を抑制することができる。
【００３４】また、このような製造方法にあっては、第
１の酸化膜６上より不純物を高濃度でイオン注入するの
で、この高濃度の不純物を、ゲートパターン５とその両
側壁に形成された膜厚の厚い部分を避けた状態でＰ型シ
リコン基板１の表層部に打ち込むことができる。そし
て、第１の酸化膜６および第２の酸化膜３５からなる側
壁膜３６を形成し、該側壁膜３６を避けた状態で高融点
金属シリサイド膜４３を形成するので、該側壁膜３６
が、高濃度で不純物を打ち込んだ際にマスクとして機能
させたゲートパターンの両側壁の膜厚の厚い部分より横
方向の長さ（ゲート長方向の長さ）が長くなることによ
り、得られる高融点金属シリサイド膜４３のゲートパタ
ーン５側の側端を、不純物高濃度領域４１中に確実に位
置させることができる。
１の酸化膜６上より不純物を高濃度でイオン注入するの
で、この高濃度の不純物を、ゲートパターン５とその両
側壁に形成された膜厚の厚い部分を避けた状態でＰ型シ
リコン基板１の表層部に打ち込むことができる。そし
て、第１の酸化膜６および第２の酸化膜３５からなる側
壁膜３６を形成し、該側壁膜３６を避けた状態で高融点
金属シリサイド膜４３を形成するので、該側壁膜３６
が、高濃度で不純物を打ち込んだ際にマスクとして機能
させたゲートパターンの両側壁の膜厚の厚い部分より横
方向の長さ（ゲート長方向の長さ）が長くなることによ
り、得られる高融点金属シリサイド膜４３のゲートパタ
ーン５側の側端を、不純物高濃度領域４１中に確実に位
置させることができる。
【００３５】また、第１の酸化膜６上よりイオン注入を
行い、すなわち第１の酸化膜６を通してイオン注入を行
うので、ソース／ドレイン形成予定領域に対してのダメ
ージを軽減することができ、これによりソース／ドレイ
ン領域４２に均一で熱的に安定な高融点金属シリサイド
膜４３を形成することができ、得られる半導体装置の素
子特性のばらつきを抑えることができる。同様に、ポリ
シリコン電極（ゲート電極部）４へのダメージも軽減す
ることができるため、ゲート酸化膜３の信頼性を向上さ
せることができる。
行い、すなわち第１の酸化膜６を通してイオン注入を行
うので、ソース／ドレイン形成予定領域に対してのダメ
ージを軽減することができ、これによりソース／ドレイ
ン領域４２に均一で熱的に安定な高融点金属シリサイド
膜４３を形成することができ、得られる半導体装置の素
子特性のばらつきを抑えることができる。同様に、ポリ
シリコン電極（ゲート電極部）４へのダメージも軽減す
ることができるため、ゲート酸化膜３の信頼性を向上さ
せることができる。
【００３６】さらに、図２に示した例と同様に、イオン
注入後の不純物活性化のための熱処理を、第１の酸化膜
６および第２の酸化膜３５により、ソース／ドレイン形
成予定領域の表面およびポリシリコン電極（ゲート電極
部）４を覆った状態で行うため、巻き込み酸化膜の形成
を防止することができ、したがって均一で熱的に安定な
高融点金属シリサイド膜４３を形成することができるこ
とから、得られる半導体装置の素子特性のばらつきを抑
えることができる。また、第１の酸化膜６、第２の酸化
膜２５の厚さを適宜に選ぶことにより、非シリサイド化
ソース／ドレイン領域３２の寄生抵抗を抑えると同時
に、高融点金属膜形成前の洗浄による側壁膜の後退に起
因する、ゲート端での接合リーク、ＦＥＴＩDS−ＶDS特
性の線形領域の立ち上がり不良が起こるのを抑制するこ
とができる。
注入後の不純物活性化のための熱処理を、第１の酸化膜
６および第２の酸化膜３５により、ソース／ドレイン形
成予定領域の表面およびポリシリコン電極（ゲート電極
部）４を覆った状態で行うため、巻き込み酸化膜の形成
を防止することができ、したがって均一で熱的に安定な
高融点金属シリサイド膜４３を形成することができるこ
とから、得られる半導体装置の素子特性のばらつきを抑
えることができる。また、第１の酸化膜６、第２の酸化
膜２５の厚さを適宜に選ぶことにより、非シリサイド化
ソース／ドレイン領域３２の寄生抵抗を抑えると同時
に、高融点金属膜形成前の洗浄による側壁膜の後退に起
因する、ゲート端での接合リーク、ＦＥＴＩDS−ＶDS特
性の線形領域の立ち上がり不良が起こるのを抑制するこ
とができる。
【００３７】なお、図３に示した例では、低濃度ならび
に高濃度でイオン注入されたＮ型不純物を活性化する工
程を、第１酸化膜６を覆ってＣＶＤ法により、ＳｉＯ2
からなる第２の酸化膜３５を堆積する工程と、第２の酸
化膜および第１の酸化膜６を異方性エッチングによって
側壁膜３６を形成する工程との間に行ったが、請求項４
記載の発明においては、該工程を、Ｎ型の不純物を高濃
度でイオン注入する工程と、第２の酸化膜を堆積する工
程との間、あるいは、異方性エッチングによって側壁膜
を形成する工程と、高融点金属膜を形成する工程との間
に行ってもよい。
に高濃度でイオン注入されたＮ型不純物を活性化する工
程を、第１酸化膜６を覆ってＣＶＤ法により、ＳｉＯ2
からなる第２の酸化膜３５を堆積する工程と、第２の酸
化膜および第１の酸化膜６を異方性エッチングによって
側壁膜３６を形成する工程との間に行ったが、請求項４
記載の発明においては、該工程を、Ｎ型の不純物を高濃
度でイオン注入する工程と、第２の酸化膜を堆積する工
程との間、あるいは、異方性エッチングによって側壁膜
を形成する工程と、高融点金属膜を形成する工程との間
に行ってもよい。
【００３８】また、本発明における請求項１記載のＭＯ
Ｓ型半導体装置を製造するにあたっては、特に図２に示
した実施形態例の変形として、側壁膜７形成後にソース
／ドレイン領域およびポリシリコン電極４のシリサイド
化を行った後、高濃度の不純物を斜めに打ち込むように
し、さらに打ち込んだ不純物の熱処理による活性化を、
その後に形成する層間絶縁膜のリフロー処理によって代
用するようにしてもよい。このようにして行った場合に
は、ソース／ドレイン領域のシリサイド化を妨げる不純
物の影響や、イオン注入によるダメージが避けられるた
め、ソース／ドレイン領域に均一で熱的に安定な高融点
金属シリサイド膜を形成することができる。
Ｓ型半導体装置を製造するにあたっては、特に図２に示
した実施形態例の変形として、側壁膜７形成後にソース
／ドレイン領域およびポリシリコン電極４のシリサイド
化を行った後、高濃度の不純物を斜めに打ち込むように
し、さらに打ち込んだ不純物の熱処理による活性化を、
その後に形成する層間絶縁膜のリフロー処理によって代
用するようにしてもよい。このようにして行った場合に
は、ソース／ドレイン領域のシリサイド化を妨げる不純
物の影響や、イオン注入によるダメージが避けられるた
め、ソース／ドレイン領域に均一で熱的に安定な高融点
金属シリサイド膜を形成することができる。
【００３９】また、前記の実施形態例では、全て本発明
の製造方法をＮＭＯＳ ＦＥＴの製造方法に適用した例
を示したが、ＰＭＯＳ ＦＥＴの製造方法に適用するこ
ともできるのはもちろんである。また、前記の実施形態
例では、全てＬＤＤ構造のＭＯＳＦＥＴの製造方法を例
にとって説明を行ってきたが、シングルドレイン構造や
ＤＤＤ構造のものにおいても適用可能であり、さらにゲ
ート電極部（ポリシリコン電極４）をシリサイド化しな
い構造においても適用可能である。さらに、前記実施形
態例では、高融点金属としてＴｉ（チタン）を用いた
が、本発明はこれに限定されることなく、他に例えば、
Ｍｏ（モリブデン）やＷ（タングステン）を用いること
も可能である。
の製造方法をＮＭＯＳ ＦＥＴの製造方法に適用した例
を示したが、ＰＭＯＳ ＦＥＴの製造方法に適用するこ
ともできるのはもちろんである。また、前記の実施形態
例では、全てＬＤＤ構造のＭＯＳＦＥＴの製造方法を例
にとって説明を行ってきたが、シングルドレイン構造や
ＤＤＤ構造のものにおいても適用可能であり、さらにゲ
ート電極部（ポリシリコン電極４）をシリサイド化しな
い構造においても適用可能である。さらに、前記実施形
態例では、高融点金属としてＴｉ（チタン）を用いた
が、本発明はこれに限定されることなく、他に例えば、
Ｍｏ（モリブデン）やＷ（タングステン）を用いること
も可能である。
【００４０】
【発明の効果】以上説明したように本発明における請求
項１記載のＭＯＳ型半導体装置は、高融点金属シリサイ
ド膜のゲートパターン側の側端が、不純物高濃度領域の
ゲートパターン側の側端より該ゲートパターンから離れ
て配置され、すなわち従来のごとく不純物低濃度領域と
不純物高濃度領域との境界部でなく不純物高濃度領域中
に高融点金属シリサイド膜のゲートパターン側の側端が
位置せしめられたものであるから、該側端で高融点シリ
サイドに接触するシリコンの不純物濃度が、オーミック
接触を十分確保し得る高い濃度となり、これによりゲー
ト端での接合リークや、ＦＥＴＩDS−ＶDS特性の線形領
域の立ち上がり不良を抑制することができる。
項１記載のＭＯＳ型半導体装置は、高融点金属シリサイ
ド膜のゲートパターン側の側端が、不純物高濃度領域の
ゲートパターン側の側端より該ゲートパターンから離れ
て配置され、すなわち従来のごとく不純物低濃度領域と
不純物高濃度領域との境界部でなく不純物高濃度領域中
に高融点金属シリサイド膜のゲートパターン側の側端が
位置せしめられたものであるから、該側端で高融点シリ
サイドに接触するシリコンの不純物濃度が、オーミック
接触を十分確保し得る高い濃度となり、これによりゲー
ト端での接合リークや、ＦＥＴＩDS−ＶDS特性の線形領
域の立ち上がり不良を抑制することができる。
【００４１】請求項２記載のＭＯＳ型半導体装置の製造
方法は、ゲートパターンとその両側の側壁膜をマスクと
してイオン注入を行うものの、このイオン注入を斜め打
ち込みで行うことにより、後の熱処理による活性化によ
ってマスクとした側壁膜の直下外側部にまで不純物高濃
度領域を形成するようにした方法であるから、側壁膜を
マスクとしてその外側に形成された高融点金属シリサイ
ド膜のゲートパターン側の側端を、確実に不純物高濃度
領域中に位置させることができ、これにより前記請求項
１記載のＭＯＳ型半導体装置を容易に製造することがで
きる。
方法は、ゲートパターンとその両側の側壁膜をマスクと
してイオン注入を行うものの、このイオン注入を斜め打
ち込みで行うことにより、後の熱処理による活性化によ
ってマスクとした側壁膜の直下外側部にまで不純物高濃
度領域を形成するようにした方法であるから、側壁膜を
マスクとしてその外側に形成された高融点金属シリサイ
ド膜のゲートパターン側の側端を、確実に不純物高濃度
領域中に位置させることができ、これにより前記請求項
１記載のＭＯＳ型半導体装置を容易に製造することがで
きる。
【００４２】請求項３記載のＭＯＳ型半導体装置の製造
方法は、高濃度でイオン注入する際のマスクとしてゲー
トパターンの両側の側壁膜を用い、シリサイド形成後に
分離膜となる側壁膜として前記ゲートパターンの両側の
側壁膜とさらにこれの側部の第２の側壁膜とを用い、形
成される高融点金属シリサイド膜を第２の側壁膜の長さ
分ゲートパターンより離すようにした方法であるから、
該高融点金属シリサイド膜のゲートパターン側の側端
を、確実に不純物高濃度領域中に位置させることがで
き、これにより前記請求項１記載のＭＯＳ型半導体装置
を容易に製造することができる。
方法は、高濃度でイオン注入する際のマスクとしてゲー
トパターンの両側の側壁膜を用い、シリサイド形成後に
分離膜となる側壁膜として前記ゲートパターンの両側の
側壁膜とさらにこれの側部の第２の側壁膜とを用い、形
成される高融点金属シリサイド膜を第２の側壁膜の長さ
分ゲートパターンより離すようにした方法であるから、
該高融点金属シリサイド膜のゲートパターン側の側端
を、確実に不純物高濃度領域中に位置させることがで
き、これにより前記請求項１記載のＭＯＳ型半導体装置
を容易に製造することができる。
【００４３】請求項４記載のＭＯＳ型半導体装置の製造
方法は、第１の絶縁膜上より不純物を高濃度でイオン注
入することにより、この高濃度の不純物をゲートパター
ンとその両側壁に形成された膜厚の厚い部分を避けた状
態でシリコン基板の表層部に打ち込むようにした方法で
あり、また、第１の絶縁膜および第２の絶縁膜からなる
側壁膜を形成し、該側壁膜を避けた状態で高融点金属シ
リサイド膜を形成することにより、該側壁膜が、高濃度
の不純物を打ち込んだ際にマスクとして機能したゲート
パターンの両側壁の膜厚の厚い部分より横方向の長さ
（ゲート長方向の長さ）が長くなるようにした方法であ
るから、得られる高融点金属シリサイド膜のゲートパタ
ーン側の側端を、確実に不純物高濃度領域中に位置させ
ることができ、これにより前記請求項１記載のＭＯＳ型
半導体装置を容易に製造することができる。また、第１
の絶縁膜上よりイオン注入を行い、すなわち第１の絶縁
膜を通してイオン注入を行うので、ソース／ドレイン形
成予定領域に対してのダメージを軽減することができ、
これによりソース／ドレイン領域に均一で熱的に安定な
高融点金属シリサイド膜を形成することができ、得られ
る半導体装置の素子特性のばらつきを抑えることができ
る。同様に、ゲート電極部へのダメージも軽減すること
ができるため、ゲート酸化膜の信頼性を向上させること
ができる。
方法は、第１の絶縁膜上より不純物を高濃度でイオン注
入することにより、この高濃度の不純物をゲートパター
ンとその両側壁に形成された膜厚の厚い部分を避けた状
態でシリコン基板の表層部に打ち込むようにした方法で
あり、また、第１の絶縁膜および第２の絶縁膜からなる
側壁膜を形成し、該側壁膜を避けた状態で高融点金属シ
リサイド膜を形成することにより、該側壁膜が、高濃度
の不純物を打ち込んだ際にマスクとして機能したゲート
パターンの両側壁の膜厚の厚い部分より横方向の長さ
（ゲート長方向の長さ）が長くなるようにした方法であ
るから、得られる高融点金属シリサイド膜のゲートパタ
ーン側の側端を、確実に不純物高濃度領域中に位置させ
ることができ、これにより前記請求項１記載のＭＯＳ型
半導体装置を容易に製造することができる。また、第１
の絶縁膜上よりイオン注入を行い、すなわち第１の絶縁
膜を通してイオン注入を行うので、ソース／ドレイン形
成予定領域に対してのダメージを軽減することができ、
これによりソース／ドレイン領域に均一で熱的に安定な
高融点金属シリサイド膜を形成することができ、得られ
る半導体装置の素子特性のばらつきを抑えることができ
る。同様に、ゲート電極部へのダメージも軽減すること
ができるため、ゲート酸化膜の信頼性を向上させること
ができる。
【図１】（ａ）〜（ｄ）は本発明における請求項２記載
のＭＯＳ型半導体装置の製造方法の一実施形態例を工程
順に説明するための要部側断面図である。
のＭＯＳ型半導体装置の製造方法の一実施形態例を工程
順に説明するための要部側断面図である。
【図２】（ａ）〜（ｅ）は本発明における請求項３記載
のＭＯＳ型半導体装置の製造方法の一実施形態例を工程
順に説明するための要部側断面図である。
のＭＯＳ型半導体装置の製造方法の一実施形態例を工程
順に説明するための要部側断面図である。
【図３】（ａ）〜（ｅ）は本発明における請求項４記載
のＭＯＳ型半導体装置の製造方法の一実施形態例を工程
順に説明するための要部側断面図である。
のＭＯＳ型半導体装置の製造方法の一実施形態例を工程
順に説明するための要部側断面図である。
【図４】（ａ）〜（ｆ）は従来のＭＯＳ型半導体装置の
製造方法の一例を工程順に説明するための要部側断面図
である。
製造方法の一例を工程順に説明するための要部側断面図
である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ポリシリコン電極（ゲート電極部） ５ ゲートパターン ６ 酸化膜（絶縁膜） ７ 側壁膜 ８、２０、３０、４０ 不純物低濃度領域 ９、２１、３１、４１ 不純物高濃度領域 １０、２２、３２、４２ ソース／ドレイン領域 １１、２３、３３、４３ 高融点金属シリサイド膜 １４、１５、１６、１７ ＮＭＯＳ ＦＥＴ ２５ 第２の酸化膜（第２の絶縁膜） ２６ 第２の側壁膜 ３５ 第２の酸化膜（第２の絶縁膜）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/78 ３０１Ｇ
Claims (4)
- 【請求項１】 第１導電型の不純物を表層部に拡散した
シリコン基板上に、ゲート酸化膜とこれの上に配置され
たゲート電極とからなるゲートパターンが形成され、該
ゲートパターンの両側に絶縁材料からなる側壁膜が形成
され、前記シリコン基板表層部における前記ゲートパタ
ーンの両側に、第２導電型の不純物が拡散されてなるソ
ース／ドレイン領域が形成され、該ソース／ドレイン領
域の表層部における前記側壁膜の側方に、高融点金属シ
リサイド膜が形成されてなり、 前記ソース／ドレイン領域が、第２導電型の不純物が低
濃度に拡散されてなる不純物低濃度領域と、第２導電型
の不純物が前記不純物低濃度領域より高い濃度に拡散さ
れてなる不純物高濃度領域とからなり、かつ該不純物高
濃度領域の前記ゲートパターン側の側端が、不純物低濃
度領域の前記ゲートパターン側の側端より該ゲートパタ
ーンから離れて配置されてなるＭＯＳ型半導体装置にお
いて、 前記高融点金属シリサイド膜の前記ゲートパターン側の
側端が、前記不純物高濃度領域のゲートパターン側の側
端より該ゲートパターンから離れて配置されてなること
を特徴とするＭＯＳ型半導体装置。 - 【請求項２】 第１導電型の不純物を表層部に拡散した
シリコン基板上にゲート酸化膜とゲート電極部とからな
るゲートパターンを形成する第１工程と、 前記ゲートパターンをマスクにして前記シリコン基板の
表層部に、第２導電型の不純物を低濃度でイオン注入す
る第２工程と、 前記ゲートパターンを覆って前記シリコン基板上に絶縁
膜を堆積形成する第３工程と、 前記絶縁膜を異方性エッチングすることにより前記ゲー
トパターンの両側に該絶縁膜からなる側壁膜を形成する
第４工程と、 前記ゲートパターンおよび側壁膜をマスクにして前記シ
リコン基板の表層部に、前記第２工程でのイオン注入よ
り高濃度で第２導電型の不純物をイオン注入する第５工
程と、 前記シリコン基板を熱処理することによって先に注入し
た不純物を活性化させ、不純物低濃度領域とこれより第
２導電型の不純物濃度が高い不純物高濃度領域とからな
るソース／ドレイン領域を形成する第６工程と、 前記ゲートパターンを覆って前記シリコン基板上に高融
点金属膜を形成する第７工程と、 前記シリコン基板を熱処理することにより、前記高融点
金属膜と前記ソース／ドレイン領域の表層部とをシリサ
イド化する第８工程と、 前記高融点金属膜におけるシリサイド化されていない高
融点金属部分を、ウエットエッチングにより除去する第
９工程と、を備えてなるＭＯＳ型半導体装置の製造方法
において、 前記第５工程におけるイオン注入を、シリコン基板表面
に対してイオンを斜めに打ち込むことにより行うことを
特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項３】 第１導電型の不純物を表層部に拡散した
シリコン基板上にゲート酸化膜とゲート電極部とからな
るゲートパターンを形成する第１工程と、 前記ゲートパターンをマスクにして前記シリコン基板の
表層部に第２導電型の不純物を低濃度でイオン注入する
第２工程と、 前記ゲートパターンを覆って前記シリコン基板上に絶縁
膜を堆積形成する第３工程と、 前記絶縁膜を異方性エッチングすることにより前記ゲー
トパターンの両側に該絶縁膜からなる側壁膜を形成する
第４工程と、 前記ゲートパターンおよび側壁膜をマスクにして前記シ
リコン基板の表層部に、前記第２工程でのイオン注入よ
り高濃度で第２導電型の不純物をイオン注入する第５工
程と、 前記シリコン基板を熱処理することによって先に注入し
た不純物を活性化させ、不純物低濃度領域とこれより第
２導電型の不純物濃度が高い不純物高濃度領域とからな
るソース／ドレイン領域を形成する第６工程と、 前記ゲートパターンを覆って前記シリコン基板上に高融
点金属膜を形成する第７工程と、 前記シリコン基板を熱処理することにより、前記高融点
金属膜と前記ソース／ドレイン領域の表層部とをシリサ
イド化する第８工程と、 前記高融点金属膜におけるシリサイド化されていない高
融点金属部分を、ウエットエッチングにより除去する第
９工程と、を備えてなるＭＯＳ型半導体装置の製造方法
において、 高濃度でイオン注入する前記第５工程と高融点金属膜を
形成する前記第７工程との間に、前記ゲートパターンお
よび側壁膜を覆って前記シリコン基板上に第２の絶縁膜
を堆積形成する工程と、 前記第２の絶縁膜を異方性エッチングすることにより、
前記ゲートパターンの両側にある側壁膜の側部に該第２
の絶縁膜からなる第２の側壁膜を形成する工程と、を備
えたことを特徴とするＭＯＳ型半導体装置の製造方法。 - 【請求項４】 第１導電型の不純物を表層部に拡散した
シリコン基板上にゲート酸化膜とゲート電極部とからな
るゲートパターンを形成する第１工程と、 前記ゲートパターンをマスクにして前記シリコン基板中
に第２導電型の不純物を低濃度でイオン注入する第２工
程と、 前記ゲートパターンを覆って前記シリコン基板上に第１
の絶縁膜を堆積形成する第３工程と、 前記ゲートパターンをマスクにして前記第１の絶縁膜上
よりシリコン基板の表層部に、前記第２工程でのイオン
注入より高濃度で第２導電型の不純物をイオン注入する
第４工程と、 前記第１の絶縁膜を覆って第２の絶縁膜を堆積形成する
第５工程と、 前記シリコン基板を熱処理することによって先に注入し
た不純物を活性化させ、不純物低濃度領域とこれより第
２導電型の不純物濃度が高い不純物高濃度領域とからな
るソース／ドレイン領域を形成する第６工程と、 前記第１の絶縁膜および第２の絶縁膜を異方性エッチン
グすることにより、前記ゲートパターンの両側に第１の
絶縁膜および第２の絶縁膜からなる側壁膜を形成する第
７工程と、 前記ゲートパターンを覆って前記シリコン基板上に高融
点金属膜を形成する第８工程と、 前記シリコン基板を熱処理することにより、前記高融点
金属膜と前記ソース／ドレイン領域の表層部とをシリサ
イド化する第９工程と、 前記高融点金属膜におけるシリサイド化されていない高
融点金属部分を、ウエットエッチングにより除去する第
１０工程と、を備えてなることを特徴とするＭＯＳ型半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP816096A JPH09199720A (ja) | 1996-01-22 | 1996-01-22 | Ｍｏｓ型半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP816096A JPH09199720A (ja) | 1996-01-22 | 1996-01-22 | Ｍｏｓ型半導体装置とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09199720A true JPH09199720A (ja) | 1997-07-31 |
Family
ID=11685589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP816096A Pending JPH09199720A (ja) | 1996-01-22 | 1996-01-22 | Ｍｏｓ型半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09199720A (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5985722A (en) * | 1996-08-26 | 1999-11-16 | Nec Corporation | Method of fabricating electrostatic discharge device |
| JP2002519865A (ja) * | 1998-06-30 | 2002-07-02 | ラム リサーチ コーポレーション | 高誘電率ゲート絶縁体を有するｕｌｓｉｍｏｓ |
| US6806128B2 (en) | 2000-07-06 | 2004-10-19 | Renesas Technology Corp. | Semiconductor integrated circuit device and a method of manufacturing the same |
| US6890824B2 (en) | 2001-08-23 | 2005-05-10 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device and manufacturing method thereof |
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| JP2008047824A (ja) * | 2006-08-21 | 2008-02-28 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2017120821A (ja) * | 2015-12-28 | 2017-07-06 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
-
1996
- 1996-01-22 JP JP816096A patent/JPH09199720A/ja active Pending
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