JPH09321627A - Comparator and a/d converter - Google Patents
Comparator and a/d converterInfo
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- JPH09321627A JPH09321627A JP15183596A JP15183596A JPH09321627A JP H09321627 A JPH09321627 A JP H09321627A JP 15183596 A JP15183596 A JP 15183596A JP 15183596 A JP15183596 A JP 15183596A JP H09321627 A JPH09321627 A JP H09321627A
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- Analogue/Digital Conversion (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は比較器及びこの比較
器を使用したＡ／Ｄコンバータに関わり、特にＭＯＳプ
ロセスで構成する場合に好適なものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a comparator and an A / D converter using this comparator, and is particularly suitable for a MOS process.
【０００２】[0002]
【従来の技術】まず従来から使用されているＡ／Ｄコン
バータについて述べる。図２は従来の一般的な並列比較
方式によるｎビットのＡ／Ｄコンバータのブロック図の
一例を示したものである。この図に示す並列比較方式に
よるＡ／Ｄコンバータ１００は、抵抗ラダー回路１０
１、比較器群１０２及びデコーダ回路１０３によって構
成されており、例えば入力されるアナログ電圧ＶINをｎ
ビットのデジタルデータとして出力することができるｎ
ビットの分解能を持つＡ／Ｄコンバータである。2. Description of the Related Art First, a conventional A / D converter will be described. FIG. 2 shows an example of a block diagram of an n-bit A / D converter according to a conventional general parallel comparison method. The parallel comparison type A / D converter 100 shown in FIG.
1, a comparator group 102 and a decoder circuit 103. For example, the input analog voltage V IN is n
N that can be output as bit digital data
It is an A / D converter with bit resolution.
【０００３】この図において、抵抗ラダー回路１０１は
入力される基準電圧Ｖref を２n 等分に分割して、比較
器群１０２に出力する。比較器群１０２は、２n −１個
の反転アンプからなる比較器Ｄが並列に接続されて構成
されており、各比較器Ｄには入力アナログ電圧ＶINと抵
抗ラダー回路１０１で分割された各比較器Ｄの基準電圧
とがそれぞれ入力されている。そして各比較器Ｄにおい
て、入力アナログ電圧ＶINと各比較器Ｄの基準電圧とを
比較してデコーダ回路１０３に比較信号を出力する。デ
コーダ回路１０３は、比較器群１０２の各比較器Ｄから
出力される比較信号を自然２進コード等に変換して所定
のｎビットのデジタル信号として出力する。In this figure, a resistance ladder circuit 101 divides an input reference voltage V ref into 2 n equal parts and outputs them to a comparator group 102. The comparator group 102 is configured by connecting in parallel comparators D each including 2 n −1 inverting amplifiers, and each comparator D is divided by an input analog voltage V IN and a resistor ladder circuit 101. The reference voltage of each comparator D is input respectively. Then, each comparator D compares the input analog voltage V IN with the reference voltage of each comparator D and outputs a comparison signal to the decoder circuit 103. The decoder circuit 103 converts the comparison signal output from each comparator D of the comparator group 102 into a natural binary code or the like and outputs it as a predetermined n-bit digital signal.
【０００４】ところで、上記したような全並列比較方式
によるＡ／Ｄコンバータ１００によって入力アナログ電
圧ＶINをｎビットのデジタル信号に変換して出力する場
合は、比較器１０２に２n −１個の比較器Ｄが必要にな
る。このため、出力するデジタル信号のビット数が大き
くなるにともなって、比較器群１０２の比較器Ｄの数が
指数関数的に増大するという欠点がある。By the way, when the input analog voltage V IN is converted into an n-bit digital signal by the A / D converter 100 based on the all parallel comparison method as described above and is output, 2 n -1 comparators 102 are provided. A comparator D is needed. Therefore, the number of comparators D in the comparator group 102 exponentially increases as the number of bits of the output digital signal increases.
【０００５】そこで、このような問題を解決するために
サブレンジング方式と呼ばれるＡ／Ｄコンバータが提案
されている。図３にサブレンジング方式によるｎビット
のＡ／Ｄコンバータのブロック図の一例を示す。この図
に示すサブレンジング方式のＡ／Ｄコンバータは、ａビ
ットＡ／Ｄコンバータ１０４（但し、ａ＜ｎ）、ａビッ
トＤ／Ａコンバータ１０５、差分増幅回路１０６、及び
ｂビットＡ／Ｄコンバータ１０７（但し、ｂ＝ｎ−ａ）
によって構成されている。なお、ａビットＡ／Ｄコンバ
ータ１０４、及びｂビットＡ／Ｄコンバータ１０７は、
例えば図２に示したような全並列比較方式のＡ／Ｄコン
バータによって構成されている。Therefore, in order to solve such a problem, an A / D converter called a subranging method has been proposed. FIG. 3 shows an example of a block diagram of an n-bit A / D converter based on the subranging method. The sub-ranging A / D converter shown in this figure includes an a-bit A / D converter 104 (where a <n), an a-bit D / A converter 105, a differential amplifier circuit 106, and a b-bit A / D converter 107. (However, b = na)
It is constituted by. The a-bit A / D converter 104 and the b-bit A / D converter 107 are
For example, it is configured by an all-parallel comparison type A / D converter as shown in FIG.
【０００６】このサブレンジング方式のＡ／Ｄコンバー
タは、先ず入力アナログ電圧ＶINをａビットＡ／Ｄコン
バータ１０４でａビットのデジタル信号に変換して出力
すると共に、ａビットＤ／Ａコンバータ１０５で再びア
ナログ電圧に変換して差分増幅回路１０６に出力する。
差分増幅回路１０６は、入力アナログ電圧ＶINからａビ
ットＤ／Ａコンバータ１０５から出力されるアナログ電
圧を減算した差分電圧をｂビットＡ／Ｄコンバータ１０
７に出力する。ｂビットＡ／Ｄコンバータ１０７は、こ
の差分電圧をｂビットデジタル信号に変換して出力す
る。なお、この差分電圧はａビットＡ／Ｄコンバータ１
０４の量子化誤差となる。そして、ａビットＡ／Ｄコン
バータ１０４から出力されるａビットのデジタル信号
と、ｂビットＡ／Ｄコンバータ１０７から出力されるｂ
ビットのデジタル信号から最終的なｎビットのデジタル
信号を得るようにしている。In this sub-ranging A / D converter, first, the input analog voltage V IN is converted into an a-bit digital signal by the a-bit A / D converter 104 and is output, and at the same time, the a-bit D / A converter 105 is used. The analog voltage is converted again and output to the differential amplifier circuit 106.
The differential amplifier circuit 106 subtracts the analog voltage output from the a-bit D / A converter 105 from the input analog voltage V IN, and outputs the difference voltage to the b-bit A / D converter 10.
Output to 7. The b-bit A / D converter 107 converts this differential voltage into a b-bit digital signal and outputs it. In addition, this differential voltage is a bit A / D converter 1
The quantization error is 04. Then, an a-bit digital signal output from the a-bit A / D converter 104 and b output from the b-bit A / D converter 107.
The final n-bit digital signal is obtained from the bit digital signal.
【０００７】このようなサブレンジング方式のｎビット
のＡ／Ｄコンバータは、ａビットＡ／Ｄコンバータ１０
４とｂビットＡ／Ｄコンバータ１０７によってｎビット
のデジタル信号に変換することができるため、図２に示
した全並列比較方式でＡ／Ｄコンバータ全体を構成した
場合に比べて比較器の数を減らすことができるという利
点がある。Such an n-bit A / D converter of the sub-ranging system is an a-bit A / D converter 10
Since it can be converted into an n-bit digital signal by the 4-bit and b-bit A / D converter 107, the number of comparators can be reduced as compared with the case where the entire A / D converter is configured by the all parallel comparison method shown in FIG. There is an advantage that it can be reduced.
【０００８】次に、図４（ａ）に上記したような全並列
比較方式のＡ／Ｄコンバータ１００に設けられる比較器
の一例としてチョッパー型比較器を示す。この図に示す
チョッパー型比較器１０８は、スイッチＳ11〜スイッチ
Ｓ13、コンデンサＣ、反転アンプＤＡによって構成され
ており、リセット動作と比較動作を行うことにより入力
される基準電圧Ｖref と入力アナログ電圧ＶINを比較し
て比較電圧を出力する。Next, FIG. 4A shows a chopper type comparator as an example of a comparator provided in the A / D converter 100 of the all parallel comparison system as described above. The chopper type comparator 108 shown in this figure is composed of switches S11 to S13, a capacitor C, and an inverting amplifier DA, and has a reference voltage V ref and an input analog voltage V input by performing a reset operation and a comparison operation. Compares IN and outputs the comparison voltage.
【０００９】このチョッパー型比較器１０８のリセット
動作時においては、スイッチＳ11、及びスイッチＳ13が
オンとなり、反転アンプＤＡにコンデンサーＣを介して
入力アナログ電圧ＶINが入力されると共に、反転アンプ
ＤＡの入力と出力が短絡状態になる。この場合、反転ア
ンプＤＡは入力アナログ電圧ＶINをバイアス点とするユ
ニットアンプ（ゲインＧ＝１）となり、反転アンプＤＡ
に入力される入力信号（コンデンサーＣの右端電圧）
は、図４（ｂ）に示す閾値電圧ＶTHとなり、反転アンプ
ＤＡから出力される出力電圧は中点電圧Ｖc となる。ま
たこの時のコンデンサーＣの左端電圧は、入力アナログ
電圧ＶINとなる。During the reset operation of the chopper type comparator 108, the switch S11 and the switch S13 are turned on, the input analog voltage V IN is input to the inverting amplifier DA via the capacitor C, and the inverting amplifier DA's Input and output are short-circuited. In this case, the inverting amplifier DA becomes a unit amplifier (gain G = 1) with the input analog voltage V IN as the bias point, and the inverting amplifier DA
Input signal (right end voltage of capacitor C)
Becomes the threshold voltage V TH shown in FIG. 4B, and the output voltage output from the inverting amplifier DA becomes the midpoint voltage Vc. The left end voltage of the capacitor C at this time becomes the input analog voltage V IN .
【００１０】一方、比較動作時においては、スイッチＳ
12がオンにすると共に、スイッチＳ11、スイッチＳ13が
オフとする。この切換直後は前記したような閾値電圧Ｖ
THでバイアスされ、反転アンプはフィードバックのない
状態（ゲインＧ≒∞）となる。そしてこの場合、コンデ
ンサーＣの左端電圧は、スイッチＳ12を介して入力され
る基準電圧Ｖref となる。On the other hand, in the comparison operation, the switch S
The switch 12 is turned on, and the switches S 11 and S 13 are turned off. Immediately after this switching, the threshold voltage V as described above is used.
Biased by TH , the inverting amplifier is in a state with no feedback (gain G≈∞). In this case, the left end voltage of the capacitor C becomes the reference voltage V ref input via the switch S 12 .
【００１１】よって、この基準電圧Ｖref が、先にコン
デンサーＣにホールドされている入力アナログ電圧ＶIN
より小さい時は、反転アンプＤＡの入力信号が閾値電圧
ＶTHより小さくなり、図４（ｂ）に示すように反転アン
プＤＡの出力電圧ＶOUT は『High』レベルになる。ま
た、基準電圧Ｖref がアナログ電圧ＶINより大きい時
は、反転アンプＤＡの入力信号が閾値電圧ＶTHより大き
くなり、図４（ｂ）に示すように反転アンプＤＡの出力
電圧ＶOUT は『Low 』レベルになる。Therefore, this reference voltage V ref is the input analog voltage V IN previously held in the capacitor C.
When it is smaller, the input signal of the inverting amplifier DA becomes smaller than the threshold voltage V TH , and the output voltage VOUT of the inverting amplifier DA becomes the “High” level as shown in FIG. 4B. Further, when the reference voltage V ref is larger than the analog voltage V IN , the input signal of the inverting amplifier DA becomes larger than the threshold voltage V TH , and the output voltage V OUT of the inverting amplifier DA becomes “Low” as shown in FIG. 4B. 』It becomes a level.
【００１２】このようなチョッパー型比較器１０８によ
ってＡ／Ｄコンバータ１００を構成すると、反転アンプ
ＤＡの入力オフセット電圧をキャンセルすることができ
るため、特にＭＯＳ型構造のＡ／Ｄコンバータを構成す
る場合に利点がある。When the A / D converter 100 is constructed by the chopper type comparator 108 as described above, the input offset voltage of the inverting amplifier DA can be canceled. Therefore, especially when the A / D converter having the MOS type structure is constructed. There are advantages.
【００１３】[0013]
【発明が解決しようとする課題】ところで、上記したよ
うなチョッパー型比較器１０８を用いてＭＯＳ型構造の
全並列比較方式のＡ／Ｄコンバータ１００を形成する場
合は、チョッパー型比較器１０８のコンデンサーＣ及び
スイッチＳ11〜Ｓ13をＭＯＳプロセスで形成する必要が
ある。コンデンサーＣをＭＯＳプロセスで形成する場合
は、図５に示すようにシリコン基板１１０上にポリシリ
コン層１１２を形成すると共に、このポリシリコン層１
１２上にアルミニウム層１１１を形成する。これにより
ポリシリコン層１１２とアルミニウム層１１１との間に
容量が発生してコンデンサーＣが形成されることになる
が、この場合はシリコン基板１１０とポリシリコン層１
１２との間に寄生容量Ｃo が発生する。By the way, when forming the A / D converter 100 of the all parallel comparison type of MOS type using the chopper type comparator 108 as described above, the capacitor of the chopper type comparator 108 is used. it is necessary to form a C and switch S 11 to S 13 in MOS process. When the capacitor C is formed by the MOS process, the polysilicon layer 112 is formed on the silicon substrate 110 as shown in FIG.
An aluminum layer 111 is formed on 12. As a result, capacitance is generated between the polysilicon layer 112 and the aluminum layer 111 to form the capacitor C. In this case, the silicon substrate 110 and the polysilicon layer 1 are used.
A parasitic capacitance Co is generated between this and 12.
【００１４】また、スイッチＳ11〜Ｓ13は、図６に示す
ようなアナログスイッチ１２０で形成されており、この
ようなアナログスイッチ１２０はＮ型トランジスタ１２
１及びＰ型トランジスタ１２２のゲートＧｎ、Ｇｐに所
定のゲート電圧を印加してＡ−Ｂ間のオン／オフ動作が
制御されるように構成されている。Further, the switches S 11 to S 13 are formed by an analog switch 120 as shown in FIG. 6, and such an analog switch 120 is an N-type transistor 12.
The ON / OFF operation between A and B is controlled by applying a predetermined gate voltage to the gates Gn and Gp of the 1 and P-type transistor 122.
【００１５】このようなアナログスイッチ１２０をＭＯ
Ｓプロセスで形成する場合は、同一基板上にＮ形トラン
ジスタとＰ形トランジスタを形成する必要がある。この
ため、例えばＮ形シリコン基板を用いてアナログスイッ
チ１４０を形成する場合は、図７に示すようにＮ形シリ
コン基板１３１の中に低濃度のＰ形領域（以下、「Ｐウ
ェル」という）１３２を形成し、このＰウェル１３２内
にソース電極１３３及びドレイン電極１３４を形成す
る。そしてＮ形シリコン基板１３１上に酸化膜１３５を
形成して、この酸化膜１３５上にゲート１３６を形成す
る。Such an analog switch 120 is
When forming by the S process, it is necessary to form an N-type transistor and a P-type transistor on the same substrate. Therefore, for example, when the analog switch 140 is formed using an N-type silicon substrate, a low concentration P-type region (hereinafter, referred to as “P well”) 132 is formed in the N-type silicon substrate 131 as shown in FIG. Then, the source electrode 133 and the drain electrode 134 are formed in the P well 132. Then, an oxide film 135 is formed on the N-type silicon substrate 131, and a gate 136 is formed on this oxide film 135.
【００１６】しかしながらＭＯＳプロセスによってＮ形
シリコン基板上にＮ形トランジスタを形成した場合、Ｎ
形トランジスタがオフの時には図７（ａ）に示すように
ソース電極１３３及びドレイン電極１３４と、Ｐウェル
１３２との間に寄生容量Ｃoが発生する。また、ゲート
電極１３６にプラス（＋）電圧に印加されてＮ型トラン
ジスタがオンとなる時は、同図（ｂ）に示すようにソー
ス電極１３３とドレイン電極１３４との間にＮ形の伝導
層（チャンネル）１３７とＰウェル１３２との間にも寄
生容量Ｃo が発生する。However, when the N-type transistor is formed on the N-type silicon substrate by the MOS process, N
When the transistor is off, a parasitic capacitance Co is generated between the P well 132 and the source electrode 133 and the drain electrode 134 as shown in FIG. 7A. When a positive (+) voltage is applied to the gate electrode 136 to turn on the N-type transistor, an N-type conductive layer is formed between the source electrode 133 and the drain electrode 134 as shown in FIG. A parasitic capacitance Co is also generated between the (channel) 137 and the P well 132.
【００１７】つまり、このようにチョッパー型比較器１
０４をＭＯＳプロセスによって形成した場合は、このチ
ョッパー型比較器１０８の入力ラインに設けられている
コンデンサーＣ及びスイッチＳ11〜Ｓ13に寄生容量Ｃo
が発生することになる。このため、図２に示すようなＡ
／Ｄコンバータ１００の比較器群１０２をチョッパー型
比較器１０８によって形成した場合は、比較器の数が多
いと入力ラインに接続されている各チョッパー型比較器
１０８の入力ラインに生じる寄生容量Ｃo も増加し、比
較器群１０２全体の入力容量が大きくなり、Ａ／Ｄコン
バータ１００の比較速度が速くなると寄生容量ＣO の充
放電流の影響を受けて比較誤差が生じたり、消費電力が
増大するという問題点があった。That is, as described above, the chopper type comparator 1
When 04 is formed by the MOS process, the parasitic capacitance Co is provided in the capacitor C and the switches S 11 to S 13 provided in the input line of the chopper type comparator 108.
Will occur. Therefore, as shown in FIG.
When the comparator group 102 of the / D converter 100 is formed by the chopper type comparator 108, if the number of comparators is large, the parasitic capacitance Co generated in the input line of each chopper type comparator 108 connected to the input line is also increased. As the input capacitance of the entire comparator group 102 increases and the comparison speed of the A / D converter 100 increases, a comparison error occurs due to the charging / discharging current of the parasitic capacitance C O and power consumption increases. There was a problem.
【００１８】そこで、ＭＯＳ型構造の全並列比較方式の
Ａ／Ｄコンバータ１００を形成する場合は、図８に示す
ような差動入力チョッパー型比較器１４０によって比較
器群１０２を構成することが考えられる。この図に示す
差動入力チョッパー型比較器１４０は、Ｎ形トランジス
タＴｒ１、Ｔｒ２、Ｐ形トランジスタＴｒ３、Ｔｒ４、
コンデンサーＣ３、Ｃ４、アナログスイッチＳ３、Ｓ
４、Ｓ21、Ｓ22、差動アンプＤＢ、定電流源Ｉによって
構成されている。Therefore, when forming the A / D converter 100 of the all parallel comparison type having the MOS type structure, it is considered that the comparator group 102 is constituted by the differential input chopper type comparator 140 as shown in FIG. To be The differential input chopper type comparator 140 shown in this figure includes N-type transistors Tr1 and Tr2, P-type transistors Tr3 and Tr4,
Condenser C3, C4, analog switch S3, S
4, S21, S22, a differential amplifier DB, and a constant current source I.
【００１９】Ｎ形トランジスタＴｒ１のゲートには、ス
イッチＳ21を介して基準電圧Ｖrefが供給されると共
に、スイッチＳ２２を介して入力アナログ電圧ＶINが供
給され、Ｎ形トランジスタＴｒ２のゲートには基準電圧
Ｖref が供給されている。また、Ｎ形トランジスタＴｒ
１及びＴｒ２のソースには電流ｉを流す定電流源Ｉが接
続されている。The gate of the N-type transistor Tr1 is supplied with the reference voltage V ref via the switch S21 and the input analog voltage V IN via the switch S22, and the gate of the N-type transistor Tr2 is supplied with the reference voltage V ref. The voltage V ref is supplied. In addition, the N-type transistor Tr
A constant current source I for flowing a current i is connected to the sources of 1 and Tr2.
【００２０】また、Ｎ形トランジスタＴｒ１のドレイン
は、Ｐ形トランジスタＴｒ３のドレイン及び差動アンプ
ＤＢの反転入力端子に接続されていると共に、スイッチ
Ｓ３の一方に接続され、Ｎ形トランジスタＴｒ２のドレ
インは、Ｐ形トランジスタＴｒ４のドレイン及び差動ア
ンプＤＢの非反転入力端子に接続されていると共に、ス
イッチＳ４の一方に接続されている。また、Ｐ形トラン
ジスタＴｒ３及びＰ形トランジスタＴｒ４のゲートは、
それぞれコンデンサーＣ３、Ｃ４及びスイッチＳ３、Ｓ
４の他方と接続され、Ｐ形トランジスタＴｒ３及びＰ形
トランジスタＴｒ４のソースには、動作電圧Ｖccが供給
されている。The drain of the N-type transistor Tr1 is connected to the drain of the P-type transistor Tr3 and the inverting input terminal of the differential amplifier DB, and is also connected to one of the switches S3, and the drain of the N-type transistor Tr2 is , And the drain of the P-type transistor Tr4 and the non-inverting input terminal of the differential amplifier DB, and is also connected to one of the switches S4. The gates of the P-type transistor Tr3 and P-type transistor Tr4 are
Capacitors C3 and C4 and switches S3 and S, respectively
The operating voltage Vcc is supplied to the sources of the P-type transistor Tr3 and the P-type transistor Tr4.
【００２１】このように構成されている差動入力チョッ
パー型比較器１４０においては、上述した図４に示すチ
ョッパー型比較器と同様にリセット動作と比較動作を行
うことにより、基準電圧Ｖref と入力アナログ電圧ＶIN
を比較して比較電圧ＶOUT を出力するようになされてい
る。この差動入力チョッパー型比較器１４０のリセット
動作時においては、スイッチＳ３、Ｓ４、Ｓ21がオンに
なる。この場合、Ｎ形トランジスタＴｒ１及びＮ形トラ
ンジスタＴｒ２のゲートに同一の基準電圧Ｖref が印加
され、差動対のＮ形トランジスタＴｒ１及Ｔｒ２には、
それぞれｉ／２の電流が流れる。またこの時、スイッチ
Ｓ３、Ｓ４がオンになっているため、コンデンサーＣ
３、Ｃ４には、Ｐ形トランジスタＴｒ３、Ｔｒ４にｉ／
２の電流を流すためのゲート電圧がチャージされる。In the differential input chopper type comparator 140 configured as described above, the reference voltage V ref and the reference voltage V ref are input by performing the reset operation and the comparison operation like the chopper type comparator shown in FIG. Analog voltage V IN
And outputs a comparison voltage V OUT . During the reset operation of the differential input chopper type comparator 140, the switches S3, S4 and S21 are turned on. In this case, the same reference voltage V ref is applied to the gates of the N-type transistor Tr1 and the N-type transistor Tr2, and the N-type transistors Tr1 and Tr2 of the differential pair are
A current of i / 2 flows through each. At this time, since the switches S3 and S4 are turned on, the condenser C
3 and C4 include i / in P-type transistors Tr3 and Tr4.
The gate voltage for passing the current of 2 is charged.
【００２２】次に比較動作時は、スイッチＳ２２のみが
オンとなり、Ｎ形トランジスタＴｒ１のゲートに入力ア
ナログ電圧ＶIN、Ｎ形トランジスタＴｒ２のゲートに基
準電圧Ｖref が供給される。ここで、例えば入力アナロ
グ電圧ＶINが、基準電圧Ｖref より高い場合は、Ｎ形ト
ランジスタＴｒ１に流れる電流がリセット動作時に流れ
ていた電流ｉ／２より多くなり、差動アンプＤＢの反転
入力端子に印加される電圧が低下すると共に、差動アン
プＤＢの非反転入力端子に印加される電圧が上昇して、
差動アンプＤＢから『High』レベルの比較電圧ＶOUT が
出力されることになる。Next, during the comparison operation, only the switch S22 is turned on, and the input analog voltage V IN is supplied to the gate of the N-type transistor Tr1 and the reference voltage V ref is supplied to the gate of the N-type transistor Tr2. Here, for example, when the input analog voltage V IN is higher than the reference voltage V ref , the current flowing through the N-type transistor Tr1 becomes larger than the current i / 2 flowing at the time of the reset operation, and the inverting input terminal of the differential amplifier DB. The voltage applied to the non-inverting input terminal of the differential amplifier DB rises as the voltage applied to the
The differential amplifier DB outputs the "High" level comparison voltage VOUT.
【００２３】また、逆に基準電圧Ｖref が入力アナログ
電圧ＶINより高い場合は、Ｎ形トランジスタＴｒ１に流
れる電流がリセット動作時に流れていた電流ｉ／２より
小さくなり、差動アンプＤＢの反転入力端子に印加され
る電圧が上昇すると共に、差動アンプＤＢの非反転入力
端子に印加される電圧が低下して、差動アンプＤＢから
『Low 』レベルの比較電圧ＶOUT が出力されることにな
る。On the contrary, when the reference voltage V ref is higher than the input analog voltage V IN , the current flowing through the N-type transistor Tr1 becomes smaller than the current i / 2 flowing at the time of the reset operation, and the inversion of the differential amplifier DB occurs. As the voltage applied to the input terminal rises and the voltage applied to the non-inverting input terminal of the differential amplifier DB decreases, the differential amplifier DB outputs the “Low” level comparison voltage VOUT. Become.
【００２４】よって、このような差動入力チョッパー型
比較器１４０によって、図２に示すようなＡ／Ｄコンバ
ータ１００の比較器群１０２を構成すると、入力ライン
にコンデンサーを設ける必要がなくなり、入力ラインの
寄生容量を従来に比べて低減することができるようにな
る。Therefore, when the comparator group 102 of the A / D converter 100 as shown in FIG. 2 is configured by such a differential input chopper type comparator 140, it is not necessary to provide a capacitor in the input line, and the input line is not required. It is possible to reduce the parasitic capacitance of 1 compared to the related art.
【００２５】しかしながら、このような差動入力チョッ
パー型比較器１４０は、各チョッパー型比較器１４０の
それぞれに対して入力ラインにスイッチＳ22が設ける必
要があるため、このスイッチＳ22に発生している寄生容
量ＣO が入力側から見た場合は大きくなり、Ａ／Ｄコン
バータ１００の比較速度が速くなると比較結果に比較誤
差が生じたり、消費電力が増大するという問題点があっ
た。[0025] However, such differential input chopper comparator 140, it is necessary to input line switch S22 is provided to each of the chopper comparator 140, has occurred in the switch S 22 The parasitic capacitance C O becomes large when viewed from the input side, and when the comparison speed of the A / D converter 100 becomes faster, a comparison error occurs in the comparison result and power consumption increases.
【００２６】[0026]
【課題を解決するための手段】本発明はこのような問題
点を解決するためになされたもので、ＭＯＳ型構造のＡ
／Ｄコンバータを形成する比較器の入力容量を小さく
し、Ａ／Ｄコンバータの高速化及び低消費電力化を実現
することを目的とする。SUMMARY OF THE INVENTION The present invention has been made to solve the above problems, and has a MOS type structure.
It is an object of the present invention to reduce the input capacitance of a comparator that forms an A / D converter and to achieve high speed and low power consumption of an A / D converter.
【００２７】上記目的を達成するため、本発明の比較器
は第１の入力端子と第２の入力端子に同一電圧が印加さ
れることでリセットされた後、第１の入力端子と第２の
入力端子に印加される電圧の比較結果を出力する比較回
路部と、入力信号とリセット電圧が供給され、入力信号
とリセット電圧の差分増幅電圧を第１の入力端子に供給
する差分増幅手段と、差分増幅手段の入出力ラインを短
絡状態とすることができる短絡手段とを備えている差分
増幅回路部と、基準電圧とリセット電圧を選択的に比較
回路部の第２の入力端子に供給することができる切換手
段とを備え、リセット動作時は差分増幅回路部の短絡手
段を短絡状態とし、且つ切換手段がリセット電圧を選択
することで比較回路部の第１の入力端子及び第２の入力
端子にリセット電圧が供給され、比較動作時には短絡手
段を開放すると共に、切換手段を切換えて、比較回路の
第１及び第２の入力端子に入力信号と基準電圧が供給さ
れるようにした。In order to achieve the above object, the comparator of the present invention is reset by applying the same voltage to the first input terminal and the second input terminal, and then the first input terminal and the second input terminal. A comparison circuit unit that outputs a comparison result of the voltages applied to the input terminals; a differential amplification unit that is supplied with the input signal and the reset voltage and that supplies a differential amplified voltage between the input signal and the reset voltage to the first input terminal; A differential amplifier circuit section including short-circuiting means capable of short-circuiting an input / output line of the differential amplifier means, and selectively supplying a reference voltage and a reset voltage to a second input terminal of the comparison circuit section. And a switching means capable of performing a reset operation, the short-circuiting means of the differential amplifier circuit section is short-circuited during the reset operation, and the switching means selects the reset voltage, whereby the first input terminal and the second input terminal of the comparison circuit section are provided. Reset to There is provided, along with the time of the comparison operation to open the short-circuit device, by switching the switching means and to the input signal and the reference voltage is supplied to the first and second input terminals of the comparator circuit.
【００２８】また、本発明のＡ／Ｄコンバータは、上記
したような比較器を入力信号ラインに複数個並列に接続
して、入力信号を標本化することによりアナログ信号を
デジタル信号に変換するものである。Further, the A / D converter of the present invention converts the analog signal into a digital signal by connecting a plurality of the above-mentioned comparators in parallel to the input signal line and sampling the input signal. Is.
【００２９】本発明の比較器を用いてＡ／Ｄコンバータ
を構成すれば、リセット動作時は差分増幅回路部の短絡
手段が短絡状態になると共に、各切換手段がリセット電
圧を選択するため各比較回路部の第１の入力端子及び第
２の入力端子に同電圧が印加される。また、比較動作時
は差分増幅回路部の短絡手段が開放状態になると共に、
各切換手段が基準電圧を選択するため、各比較回路部の
第１の入力端子には差分増幅回路部から入力信号に対応
した差分増幅電圧が印加され、第２の入力端子には基準
電圧が印加される。If the A / D converter is constructed by using the comparator of the present invention, the short-circuit means of the differential amplifier circuit section is brought into a short-circuit state during the reset operation, and the respective switching means select the reset voltage. The same voltage is applied to the first input terminal and the second input terminal of the circuit section. Also, during the comparison operation, the short-circuiting means of the differential amplifier circuit section is opened,
Since each switching unit selects the reference voltage, the differential amplification voltage corresponding to the input signal from the differential amplification circuit unit is applied to the first input terminal of each comparison circuit unit, and the reference voltage is applied to the second input terminal. Is applied.
【００３０】[0030]
【発明の実施の形態】図１は本発明の一実施の形態であ
るＡ／Ｄコンバータのブロック図を示したものである。
この図に示すＡ／Ｄコンバータ１は、入力アナログク電
圧Ｖinをｎビットのデジタルデータに変換するＡ／Ｄコ
ンバータであり、差分増幅回路１０及び比較回路群２０
によって構成されている。差分増幅回路１０は、コンデ
ンサーＣ１、Ｃ２、差動アンプＤＣ及びスイッチＳ１、
Ｓ２によって構成されており、差動アンプＤＣの反転入
力端子にはリセット電圧Ｖreset が、非反転入力端子に
はコンデンサーＣ1 を介して入力アナログ電圧ＶINがそ
れぞれ入力されている。また、この差動アンプＤＣはコ
ンデンサＣ１及びＣ２によって容量帰還型の差動アンプ
を形成していると共に、コンデンサーＣ１、Ｃ２と並列
にそれぞれスイッチＳ１、Ｓ２が接続されている。1 is a block diagram of an A / D converter according to an embodiment of the present invention.
An A / D converter 1 shown in this figure is an A / D converter that converts an input analog voltage Vin into n-bit digital data, and includes a differential amplifier circuit 10 and a comparison circuit group 20.
It is constituted by. The differential amplifier circuit 10 includes capacitors C1 and C2, a differential amplifier DC and a switch S1,
The reset voltage V reset is input to the inverting input terminal of the differential amplifier DC, and the input analog voltage V IN is input to the non-inverting input terminal of the differential amplifier DC via the capacitor C 1 . The differential amplifier DC forms a capacitive feedback type differential amplifier with capacitors C1 and C2, and switches S1 and S2 are connected in parallel with the capacitors C1 and C2, respectively.
【００３１】比較回路群２０には、第１の比較回路Ｄ0
〜第ｎの比較回路Ｄn が設けられており、例えばＡ／Ｄ
コンバータ１が８ビットの分解能を持つＡ／Ｄコンバー
タであれば、２５５個の同一構成の比較回路が設けられ
ていることになる。この第１の比較回路Ｄ0 は、Ｎ形ト
ランジスタＴｒ１、Ｔｒ２、Ｐ形トランジスタＴｒ３、
Ｔｒ４、コンデンサーＣ３、Ｃ４、アナログスイッチＳ
1 〜Ｓ６、差動アンプＤ０、定電流源Ｉで構成されてお
り、Ｎ形トランジスタＴｒ１のゲートには差分増幅回路
１０の出力電圧が供給されている。また、Ｎ形トランジ
スタＴｒ２のゲートにはスイッチＳ５を介してリセット
電圧Ｖreset が供給されると共に、スイッチＳ６を介し
て所定の電圧（リセット電圧Ｖreset −基準電圧
Ｖref0）が供給される。なお、後で述べるように基準電
圧Ｖref0は、第１の比較回路Ｄ0 で入力アナログ電圧Ｖ
INと比較される基準電圧であり、基準電圧Ｖref1は第２
の比較器Ｄ1 、・・・基準電圧Ｖrefnは第ｎの比較器Ｄ
n の基準電圧である。The comparison circuit group 20 includes a first comparison circuit D 0.
~ Nth comparison circuit D n is provided, for example, A / D
If the converter 1 is an A / D converter having a resolution of 8 bits, 255 comparison circuits having the same configuration are provided. This first comparison circuit D 0 includes N-type transistors Tr1 and Tr2, P-type transistor Tr3,
Tr4, capacitors C3, C4, analog switch S
1 to S6, a differential amplifier D0, and a constant current source I, and the output voltage of the differential amplifier circuit 10 is supplied to the gate of the N-type transistor Tr1. Further, the reset voltage V reset is supplied to the gate of the N-type transistor Tr2 via the switch S5, and a predetermined voltage (reset voltage V reset -reference voltage V ref0 ) is supplied via the switch S6. As will be described later, the reference voltage V ref0 is the input analog voltage V ref in the first comparison circuit D 0.
It is a reference voltage to be compared with IN , and the reference voltage V ref1 is the second
Comparator D 1 of the, ... the reference voltage V refn comparators D of the n
It is the reference voltage of n .
【００３２】また、このＮ形トランジスタＴｒ１及びＴ
ｒ２のソースには電流ｉを流す定電流源Ｉと接続され
る。また、Ｎ形トランジスタＴｒ１とＮ形トランジスタ
Ｔｒ２は差動増幅器を形成し、そのドレイン電極は差動
アンプＤ０の非反転入力端子及び反転入力端子に接続さ
れていると共に、スイッチＳ３及びスイッチＳ４の一方
に接続されている。The N-type transistors Tr1 and T
A constant current source I for flowing a current i is connected to the source of r2. The N-type transistor Tr1 and the N-type transistor Tr2 form a differential amplifier, the drain electrodes of which are connected to the non-inverting input terminal and the inverting input terminal of the differential amplifier D0, and one of the switch S3 and the switch S4. It is connected to the.
【００３３】また、Ｐ形トランジスタＴｒ３及びＰ形ト
ランジスタＴｒ４のゲートは、それぞれコンデンサーＣ
３、Ｃ４及びスイッチＳ３、Ｓ４の他方と接続され、Ｐ
形トランジスタＴｒ３及びＰ形トランジスタＴｒ４のソ
ースには、それぞれ動作電圧が供給されている。なお、
第２の比較回路Ｄ1 〜第ｎの比較回路Ｄn は同一の構成
とされているため、ここでは説明を省略する。The gates of the P-type transistor Tr3 and the P-type transistor Tr4 are capacitors C, respectively.
3, C4 and the other of switches S3, S4, and P
Operating voltages are supplied to the sources of the P-type transistor Tr3 and the P-type transistor Tr4, respectively. In addition,
Since the second comparison circuit D 1 to the nth comparison circuit D n have the same configuration, description thereof will be omitted here.
【００３４】このように構成されている各比較回路Ｄ0
〜Ｄn においては、リセット動作と比較動作を行うこと
により、各比較回路Ｄ0 〜Ｄn に供給されている基準電
圧Ｖref0〜Ｖrefnと、入力アナログ電圧ＶINを比較して
比較電圧を出力する。Each comparison circuit D 0 thus configured
In to D n, by performing the comparison operation and the reset operation, and the reference voltage V ref0 ~V refn being supplied to each comparator circuit D 0 to D n, the comparison voltage by comparing the input analog voltage V IN Output.
【００３５】以下、このようなＡ／Ｄコンバータ１の動
作について説明する。まず、リセット動作時はスイッチ
Ｓ１、Ｓ２、Ｓ３、Ｓ４、Ｓ５がオンになる。この場
合、差分増幅回路１０は差動アンプＤＣの反転入力端子
と出力端子が短絡されてボルテージフォロワーとなり、
非反転入力端子に入力されているリセット電圧Ｖreset
が出力電圧として出力される。The operation of the A / D converter 1 will be described below. First, during the reset operation, the switches S1, S2, S3, S4 and S5 are turned on. In this case, the differential amplifier circuit 10 is a voltage follower with the inverting input terminal and output terminal of the differential amplifier DC short-circuited,
Reset voltage V reset input to the non-inverting input terminal
Is output as the output voltage.
【００３６】よって、比較回路群２０の各比較回路Ｄ0
〜Ｄn のＮ形トランジスタＴｒ１のゲート及びＮ形トラ
ンジスタＴｒ２のゲートには、スイッチＳ５を介して同
一のリセット電圧Ｖreset が印加されることになり、差
動対のＮ形トランジスタＴｒ１及びＮ形トランジスタＴ
ｒ２にはそれぞれｉ／２の電流が流れる。またこの時、
スイッチＳ３及びＳ４がオンになっているため、コンデ
ンサーＣ３及びＣ４には、Ｐ形トランジスタＴｒ３及び
Ｔｒ４にそれぞれｉ／２の電流を流すためのゲート電圧
がチャージされる。Therefore, each comparison circuit D 0 of the comparison circuit group 20
The gates and N-type transistors Tr2 of the N-type transistor Tr1 of to D n, will be the same reset voltage V reset is applied via a switch S5, the N-type transistor Tr1 and the N-type differential pairs Transistor T
A current of i / 2 flows through each r2. At this time,
Since the switches S3 and S4 are turned on, the capacitors C3 and C4 are charged with the gate voltage for flowing the current i / 2 to the P-type transistors Tr3 and Tr4, respectively.
【００３７】次に比較動作時においては、スイッチＳ１
〜Ｓ５をオフ、スイッチＳ６がオンになり、差分増幅回
路１０の差動アンプＤＣは容量帰還型のアンプとなり差
分電圧を出力することになる。ここで、例えばコンデン
サーＣ１、Ｃ２を同一の容量とし、差分増幅回路１０の
ゲインを１とすると、差分増幅回路１０の差動アンプＤ
Ｃからは差分電圧Ｖre set −Ｖinが出力され、比較回路
群２０の各比較回路Ｄ0 〜Ｄn のＮ形トランジスタＴｒ
１のゲートに供給されることになる。また、各比較回路
Ｄ0 〜Ｄn のＮ形トランジスタＴｒ２のゲートには、ス
イッチＳ６を介して各比較回路Ｄ0 〜Ｄn 毎に設定され
る所定の電圧Ｖreset −Ｖre f0が供給される。Next, in the comparison operation, the switch S1
.About.S5 is turned off and the switch S6 is turned on, and the differential amplifier DC of the differential amplifier circuit 10 becomes a capacitive feedback type amplifier and outputs a differential voltage. Here, for example, when the capacitors C1 and C2 have the same capacitance and the gain of the differential amplifier circuit 10 is 1, the differential amplifier D of the differential amplifier circuit 10 is set.
The difference voltage V re The set -Vin output from the C, N-type transistor Tr of each comparator circuit D 0 to D n of the comparator circuits 20
1 will be supplied to the gate. Further, to the gate of N-channel transistor Tr2 of the comparator circuit D 0 to D n, the predetermined voltage V reset -V re f0 that is set via the switch S6 for each comparator circuit D 0 to D n are supplied It
【００３８】すなわち、比較動作時においては、リセッ
ト電圧Ｖreset が相殺されるので各比較回路Ｄ0 〜Ｄn
のＮ形トランジスタＴｒ１及びＴｒ２を流れる電流が、
入力アナログ電圧ＶINと、各基準電圧Ｖref0〜Ｖrefnに
よって、それぞれ制御されることになり、例えば第１の
比較回路Ｄ0 において、入力アナログ電圧ＶINが基準電
圧Ｖref0より高い場合は、Ｎ形トランジスタＴｒ１に流
れる電流がリセット動作時に流れる電流ｉ／２より多く
なり、Ｎ形トランジスタＴｒ２に流れる電流がＩ／２よ
り少なくなる。その結果、差動アンプＤ０の反転入力端
子の電圧が低下すると共に、非反転入力端子の電圧が上
昇して、差動アンプＤ０から『High』レベルの比較電圧
ＶOUT が出力されることになる。That is, in the comparison operation, since the reset voltage V reset is canceled out, each comparison circuit D 0 to D n.
The current flowing through the N-type transistors Tr1 and Tr2 of
It is controlled by the input analog voltage V IN and the reference voltages V ref0 to V refn . For example, in the first comparison circuit D 0 , when the input analog voltage V IN is higher than the reference voltage V ref0 , The current flowing through the N-type transistor Tr1 is larger than the current i / 2 flowing during the reset operation, and the current flowing through the N-type transistor Tr2 is smaller than I / 2. As a result, the voltage at the inverting input terminal of the differential amplifier D0 decreases and the voltage at the non-inverting input terminal increases, so that the differential amplifier D0 outputs the “High” level comparison voltage VOUT.
【００３９】また、入力アナログ電圧ＶINが基準電圧Ｖ
ref0より低い場合は、Ｎ形トランジスタＴｒ１に流れる
電流がリセット動作時に流れる電流ｉ／２より小さくな
り、Ｎ形トランジスタＴｒ２に流れる電流はＩ／２より
大きくなる。その結果、差動アンプＤ０の反転入力端子
の電圧が上昇すると共に、非反転入力端子の電圧が低下
して、差動アンプＤ０から『Low 』レベルの比較電圧Ｖ
OUT が出力されることになる。The input analog voltage V IN is the reference voltage V
When it is lower than ref0 , the current flowing through the N-type transistor Tr1 becomes smaller than the current i / 2 flowing during the reset operation, and the current flowing through the N-type transistor Tr2 becomes larger than I / 2. As a result, the voltage at the inverting input terminal of the differential amplifier D0 rises and the voltage at the non-inverting input terminal drops, so that the comparison voltage V of the "Low" level is output from the differential amplifier D0.
OUT will be output.
【００４０】つまり、このように構成された比較回路Ｄ
0 〜Ｄn においては、１個の差分増幅回路１０によって
各比較回路Ｄ0 〜Ｄn のリセット動作時の入力信号と比
較動作時の差分電圧を入力するようにしているため、各
比較回路Ｄ0 〜Ｄn のそれぞれの入力ラインにコンデン
サーやアナログスイッチを設けることなく各比較回路Ｄ
0 〜Ｄn で比較動作を行うことができる。That is, the comparison circuit D configured as described above.
In 0 to D n , one differential amplifier circuit 10 inputs the input signal at the time of the reset operation of each comparison circuit D 0 to D n and the difference voltage at the time of the comparison operation. Each comparison circuit D without a condenser or analog switch on each input line of 0 to D n
In 0 to D n it can perform comparison operation.
【００４１】よって、このような比較回路Ｄ0 〜Ｄn に
よってＡ／Ｄコンバータ１を構成すれば、比較回路Ｄ0
〜Ｄn の入力ラインＶINに発生する寄生容量は極めて小
さいものになり、入力側からみた比較回路群２０全体の
負荷容量を小さくすることができるため、変換動作を高
速で行うことができると共に、従来と同じ速度の変換動
作を低消費電力で実現することができる。Therefore, if the A / D converter 1 is constituted by such comparison circuits D 0 to D n , the comparison circuit D 0
The parasitic capacitance generated in the input line V IN of D n becomes extremely small, and the load capacitance of the entire comparison circuit group 20 viewed from the input side can be reduced, so that the conversion operation can be performed at high speed. The conversion operation at the same speed as in the past can be realized with low power consumption.
【００４２】また、本実施の形態であるＡ／Ｄコンバー
タ１の差分増幅回路１０は、コンデンサーＣ１、Ｃ２の
容量によって高精度にゲインを設定することができる容
量帰還型の増幅器とされているため、図３に示したよう
なサブレンジング方式のＡ／Ｄコンバータの量子化誤差
を検出する差分増幅回路１０６と差分増幅回路１０を共
用させたサブレンジング方式のＡ／Ｄコンバータを構成
することができる。Further, the differential amplifier circuit 10 of the A / D converter 1 according to the present embodiment is a capacitive feedback type amplifier capable of setting the gain with high accuracy by the capacitances of the capacitors C1 and C2. It is possible to configure a sub-ranging A / D converter that shares the differential amplifier circuit 106 and the differential amplifier circuit 10 for detecting the quantization error of the sub-ranging A / D converter as shown in FIG. .
【００４３】[0043]
【発明の効果】以上説明したように本発明の比較器を用
いてＡ／Ｄコンバータを構成すれば、リセット動作時に
１個の差分増幅回路部から各比較回路部の第１の入力端
子にリセット電圧を印加することができると共に、比較
動作時に各比較回路部の第１の入力端子に差分増幅電圧
を共通して印加することができるため、各比較回路部の
入力ラインに、それぞれスイッチ等を設ける必要がなく
なり、Ａ／Ｄコンバータの比較動作を高速で行うことが
できるようになると共に、従来と同じ速度の変換動作を
低消費電力で行うことができるようになる。As described above, if the A / D converter is constructed using the comparator of the present invention, one differential amplifier circuit section is reset to the first input terminal of each comparator circuit section during reset operation. Since a voltage can be applied and the differential amplification voltage can be commonly applied to the first input terminal of each comparison circuit unit during the comparison operation, a switch or the like is provided on each input line of each comparison circuit unit. Since it is not necessary to provide it, the comparison operation of the A / D converter can be performed at high speed, and the conversion operation at the same speed as the conventional one can be performed with low power consumption.
【００４４】また、本発明のＡ／Ｄコンバータによって
サブレンジング方式のＡ／Ｄコンバータを構成すれば、
サブレンジング方式のＡ／Ｄコンバータの量子化誤差を
検出するための差分増幅回路部と比較器の差分増幅回路
部とを共用させて構成することができるという利点があ
る。If a sub-ranging A / D converter is constructed by the A / D converter of the present invention,
There is an advantage that the differential amplifier circuit unit for detecting the quantization error of the sub-ranging A / D converter and the differential amplifier circuit unit of the comparator can be shared.
【図１】本発明のＡ／Ｄコンバータのブロック図であ
る。FIG. 1 is a block diagram of an A / D converter of the present invention.
【図２】従来の並列比較方式によるＡ／Ｄコンバータの
ブロック図である。FIG. 2 is a block diagram of a conventional parallel comparison A / D converter.
【図３】従来のサブレンジング方式によるＡ／Ｄコンバ
ータのブロック図である。FIG. 3 is a block diagram of a conventional sub-ranging A / D converter.
【図４】チョッパー型比較器の構成及び入出力特性を示
した図である。FIG. 4 is a diagram showing a configuration and an input / output characteristic of a chopper type comparator.
【図５】ＭＯＳプロセスによるコンデンサーの構造を示
した図である。FIG. 5 is a diagram showing a structure of a capacitor by a MOS process.
【図６】アナログスイッチの構成例を示した図である。FIG. 6 is a diagram showing a configuration example of an analog switch.
【図７】ＭＯＳプロセスによるＮ形トランジスタの構造
を示した図である。FIG. 7 is a diagram showing a structure of an N-type transistor by a MOS process.
【図８】差動入力チョッパー型比較器の構成を示した図
である。FIG. 8 is a diagram showing a configuration of a differential input chopper type comparator.
１ Ａ／Ｄコンバータ、１０ 差分増幅回路、２０ 比
較器群、Ｄ0 〜Ｄn 比較回路、Ｃ１ Ｃ２ Ｃ３ Ｃ４
コンデンサー、Ｔｒ１ Ｔｒ２ Ｎ形トランジスタ、
Ｔｒ３ Ｔｒ４ Ｐ形トランジスタ、Ｓ１〜Ｓ６ スイ
ッチ、Ｄ０〜Ｄｎ ＤＣ 差動アンプ1 A / D converter, 10 differential amplifier circuit, 20 a comparator group, D 0 to D n comparator circuits, C1 C2 C3 C4
Capacitor, Tr1 Tr2 N-type transistor,
Tr3 Tr4 P-type transistor, S1-S6 switches, D0-Dn DC differential amplifier
Claims (2)
電圧が印加されることでリセットされた後、前記第１の
入力端子と前記第２の入力端子に印加される電圧の比較
結果を出力する比較回路部と、 入力信号とリセット電圧が供給され、該入力信号とリセ
ット電圧の差分増幅電圧を前記第１の入力端子に供給す
る差分増幅手段と、前記差分増幅手段の入出力ラインを
短絡状態とすることができる短絡手段とを備えている差
分増幅回路部と、 基準電圧とリセット電圧を選択的に前記比較回路部の第
２の入力端子に供給することができる切換手段とを備
え、 リセット動作時は前記差分増幅回路部の短絡手段を短絡
状態とし、且つ前記切換手段がリセット電圧を選択する
ことで前記比較回路部の第１の入力端子及び第２の入力
端子にリセット電圧が供給され、比較動作時には前記短
絡手段を開放すると共に、前記切換手段を切換えて、前
記比較回路の第１及び第２の入力端子に入力信号と基準
電圧が供給されるようにしたことを特徴とする比較器。1. A comparison between voltages applied to the first input terminal and the second input terminal after being reset by applying the same voltage to the first input terminal and the second input terminal. A comparison circuit unit that outputs a result, a differential amplifier unit that is supplied with an input signal and a reset voltage, and supplies a differential amplified voltage between the input signal and the reset voltage to the first input terminal, and input / output of the differential amplifier unit. A differential amplifier circuit section provided with a short-circuit means capable of short-circuiting the line; and a switching means capable of selectively supplying a reference voltage and a reset voltage to the second input terminal of the comparison circuit section. In the reset operation, the short-circuit means of the differential amplifier circuit section is brought into a short-circuit state, and the switching means selects a reset voltage to reset the first input terminal and the second input terminal of the comparison circuit section. Voltage is In the comparison operation, the short circuit means is opened and the switching means is switched so that the input signal and the reference voltage are supplied to the first and second input terminals of the comparison circuit. Comparator to do.
電圧が印加されることでリセットされた後、前記第１の
入力端子と前記第２の入力端子に印加される電圧の比較
結果を出力する複数の比較回路部と、 入力信号とリセット電圧が供給され、該入力信号とリセ
ット電圧の差分増幅電圧を前記第１の入力端子に供給す
る差分増幅手段と、前記差分増幅手段の入出力ラインを
短絡状態とすることができる短絡手段とを備えている差
分増幅回路部と、 基準電圧とリセット電圧を選択的に前記比較回路部の第
２の入力端子に供給することができる複数の切換手段と
を備え、 リセット動作時は前記差分増幅回路部の短絡手段を短絡
状態とし、且つ前記切換手段がリセット電圧を選択する
ことで前記複数の比較回路部の第１の入力端子及び第２
の入力端子にリセット電圧が供給され、比較動作時には
前記短絡手段を開放すると共に、前記切換手段を切換え
て、前記比較回路の第１及び第２の入力端子に入力信号
と基準電圧が供給されるようにしたことを特徴とするＡ
／Ｄコンバータ。2. A comparison between voltages applied to the first input terminal and the second input terminal after being reset by applying the same voltage to the first input terminal and the second input terminal. A plurality of comparison circuit units that output the results; a differential amplification unit that is supplied with an input signal and a reset voltage and that supplies a differential amplified voltage between the input signal and the reset voltage to the first input terminal; A differential amplifier circuit section including short-circuiting means capable of short-circuiting the input / output line; and a plurality of units capable of selectively supplying the reference voltage and the reset voltage to the second input terminal of the comparison circuit section. Switching means for making the short-circuiting means of the differential amplifier circuit section short-circuited during the reset operation, and the switching means selecting the reset voltage so that the first input terminals and the first input terminals of the plurality of comparison circuit sections are provided. Two
A reset voltage is supplied to the input terminal of the comparator circuit, the short-circuit means is opened during the comparison operation, and the switching means is switched to supply the input signal and the reference voltage to the first and second input terminals of the comparison circuit. A that is characterized by
/ D converter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15183596A JP3637936B2 (en) | 1996-05-24 | 1996-05-24 | Comparator and A / D converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15183596A JP3637936B2 (en) | 1996-05-24 | 1996-05-24 | Comparator and A / D converter |
Publications (2)
| Publication Number | Publication Date |
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