JPH01125795A - 仮想型スタティック半導体記憶装置及びこの記憶装置を用いたシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明はダイナミック型メモリセルを使用し、メモリ
セルのデータをリフレッシュする機能を備えた仮想型ス
タティック半導体記憶、装置に関する。

（従来の技術） 近年、データの書込み、読出しができる半導体記憶装置
（ＲＡＭ）は大容量化が進んでおり、わずか１ｍｍ２の
半分の半導体チップ上に百方ものデータを記憶すること
ができるものまで製造が可能となっている。１つのデー
タを記憶する最少単位であるメモリセルには、記憶した
データを保持するするためのリフレッシュ動作が必要な
ダイナミック型メモリセルと”ｕｒｎを切らない限″リ
データを保持し続けるスタティック型メモリセルとがあ
る。一方のスタティック型メモリセルを構成するには６
個のトランジスタあるいは４個のトランジスタと２個の
抵抗が必要である。他方のダイナミック型メモリセルは
一般に第５図に示すように、１個のトランジスタ５１と
データを電荷として蓄えるための１個のキャパシタ５２
とで構成することができる。なお、第５図において、５
３はメモリセルを選択するためのワードラインであり、
５４は選択されたメモリセルからの読出しデータが伝え
られるビットラインである。このため、ダイナミック型
メモリセルを用いたダイナミックＲＡＭは、その構成素
子が少ないことから大容量化が容易であるという利点を
有する。

ところで、最近ではダイナミックＲＡＭでのデータの保
持に必要なリフレッシュ動作の制御をＲＡＭの内部で全
て行なうことにより、ＲＡＭを使用するユーザーをリフ
レッシュ動作を制御する煩わしさから解放し、見掛は上
使い易いスタティックＲＡＭと同様に使用することがで
きる仮想型スタティックＲＡＭが提案されている。

第６図はこの仮想型スタティックＲＡＭの従来の構成を
示すブロック図である。このＲＡＭは通常のダイナミッ
クＲＡＭが有するアドレスバッファ１１．ローデコーダ
１２、前記第５図に示すように構成されたダイナミック
型メモリセルからなるメモリセルアレイ１３、センスア
ンプ１４、カラムデコーダｌ゛５、データ人出力バッフ
ァ゛１６、チップ制御回路１７の他に、新たにリフレッ
シュタイマー１８、リフレッシュ制御回路１９、リフレ
、ツシュアドレスカウンタ２０及びアドレスマルチプレ
クサ２１が設けられている。

リフレッシュタイマー１８は一定周期の信号を発生し、
リフレッシュ制御回路１９はこの一定周期信号の周期毎
にリフレッシュ制御信号ＲＦＳ）Ｉを活性化すると共に
カウントアツプもしくはカウントダウン用のクロック信
号ＣＫを発生する。リフレッシュアドレスカウンタ２０
はリフレッシュ制御回路１９で発生するクロック信号Ｃ
Ｋをカウントアツプもしくはカウントダウンすることに
よりリフレッシュ用アドレスを発生する。アドレスマル
チプレクサ２１はリフレッシュ制御信号ＲＦＳＨが活性
化されている期間にリフレッシュアドレスカウンタ２０
からのリフレッシュ用アト・レスを選択してローデコー
ダ１２に供給し、活性化されていない期間にはアドレス
バッファ１１からの通常アドレスを選択してローデコー
ダ１２に供給する。また、上記リフレッシュ制御信号Ｒ
ＦＳＨは上記センスアンプ１４に供給されており、セン
スアンプ１４はこの信号ＲＦＳＩ（が活性化されている
期間にメモリセルアレイ１３から読み出されるデータを
増幅し、再びメモリセルアレイ１３に書込む。

第７図及び第８図はそれぞれ上記従来の仮想型スタティ
ックＲＡＭの動作を示すタイミングチャートである。

第７図のタイミングチャートで示される動作は、リフレ
ッシュ制御回路１９によりリフレッシュ制御信号ＲＦＳ
Ｈが活性化されていない期間（内部リフレッシュ動作が
行なわれていない期間）に外部からアドレス入力及びチ
ップイネーブル信号ＣＥが与えられ、ＲＡＭが読み出し
動作する場合である。この場合、チップイネーブル信号
ＣＥが活性化（低レベル）された時のアドレス入力がア
ドレスバッファ１１からカラムデコーダ１５及びアドレ
スマルチプレクサ２１に入力される。この場合にはリフ
レッシュ制御信号ＲＦＳＨが活性化されていない（低レ
ベル）ので、アドレスマルチプレクサ２１はアドレスバ
ッファ１１の出力をローデコーダ１２に出力する。ロー
デコーダ１２はメモリセルアレイ１３のうち、アドレス
入力に対応した番地の通常アクセス用のワードラインを
選択する。ワードラインが選択されると、そのワードラ
インに接続されているメモリセルのデータがセンスアン
プ１４に導かれ、そこでデータ信号が増幅される。この
増幅されたメモリセルのデータのうち、カラムデコーダ
１５で選択されたもののるがデータ人出力バッファＩＢ
を介して出力データとして外部に出力される。

このようにして外部から入力されるアドレス入力に対す
るデータ読み出しが行なわれる。

このデータ読み出しが完了した後、内部のすフレッシュ
制御回路１９でリフレッシュ制御信号ＲＦＳＨが活性化
（高レベル）されると、アドレスマルチプレクサ２１は
リフレッシュアドレスカウンタ２０で発生されたリフレ
ッシュ用アドレスをローデコーダ１２に出力する。ロー
デコーダ１２はメモリセルアレイ１３のうち、リフレッ
シュ用アドレスに対応した番地のリフレッシュ用ワード
ラインを選択する。そして、このワードラインに接続さ
れているメモリセルのデータがセンスアンプ１４に導か
れて増幅され、リフレッシュ動作が行なわれる。

すなわち、センスアンプ１４でデータ信号が増幅され、
増幅されたデータが再び元のメモリセルに書込まれる。

リフレッシュ完了後はリフレッシュ制御信号ＲＦＳＨが
非活性となり、次の通常アクセスを受付ける状態になる
。上記のリフレッシュ動作時にセンスアンプ１４が増幅
したデータはＲＡＭの外部に出力する必要がないので、
データ人出力バッファ１Ｂはリフレッシュ動作前の通常
アクセス時のデータを出力し続ける。

第８図のタイミングチャートで示される動作は、アドレ
ス入力及びチップイネーブル信号ＣＥに基づいて通常ア
クセス動作を行なう時に、既にリフレッシュ制御信号Ｒ
ＦＳＨが活性化されている場合のものである。通常アク
セスを行なう前にリフレッシュ制御信号ＲＦＳＨが活性
化され、リフレッシュ動作が行なわれている場合、リフ
レッシュ動作を途中で停止して通常アクセス動作を行な
うとリフレッシュ動作が中途半端になり、メモリセルの
データが元のものとは異なってしまいＲＡＭの誤動作が
生じる。そこで、このような場合にはリフレッシュ制御
信号ＲＦＳＨが活性化されたならばリフレッシュ動作を
最後まで行ない、リフレッシュ動作が完了してからリフ
レッシュ用ワードラインの代わりにアドレス入力が示す
番地の通常アクセス用のワードラインを選択し、その後
、通常の読み出し動作を行なうようにしている。なお、
ワードラインとして通常アクセス用ワードラインとリフ
レッシュ用ワードラインが選択されるが、これは別の種
類のものではなく全く同じワードラインである。

このように従来では、通常のアクセス前にリフレッシュ
動作を行なっている場合には、そのリフレッシュ動作が
完了するまで通常のアクセスを待たなければならず、そ
のときのリフレッシュ動作分だけ通常のアクセスタイム
が遅くなってしまう。

例えば第７図のようにリフレッシュ動作のないときに通
常のアクセスを行なう場合のアクセスタイムが１００ナ
ノ秒であると仮定した場合に対して、第８図のようにリ
フレッシュ動作が行なわれている時に通常のアクセスを
行なった場合、リフレッシュ動作に５０ナノ秒の時間が
必要であるとすると、この場合のアクセスタイムは最大
で１５０ナノ秒となる。一般にダイナミック型メモリセ
ルを使用した場合のリフレッシュタイマーの周期は１０
０マイクロ秒程度で良いため、第８図に示すようなタイ
ミングになる可能性は、５０ナノ秒７１００マイクロ秒
−１／２０００の確率となる。

しかしながら、このようなＲＡＭを用いたシステムの速
度はＲＡＭが持つ最悪の１５０ナノ秒で設定しなければ
ならない。つまり、２０００回のうち１９９９回は速い
１００ナノ秒のアクセスタイムで動作するが、２０００
回のうち１回の遅い１５０ナノ秒のアクセスタイムのた
め、全てのアクセスタイムを１５０ナノ秒としてシステ
ムを設計しなければならない。

（発明が解決しようとする問題点） このように従来の仮想型スタティック半導体記憶装置で
は、確率的に低い動作時の長いアクセスタイムによって
システム全体の速度が決定されるという欠点がある。

この発明は上記のような事情を考慮してなされたもので
あり、その目的は、それを用いるシステム全体の速度向
上を図ることができる仮想型スタティック半導体記憶装
置を提供することにある。

［発明の構成］ （問題点を、解決するための手段） この発明の仮想型スタティック半導体記憶装置は、リフ
レッシュ制御回路によるリフレッシュ動作が行なわれて
いることを検、出し検出信号を発生するリフレッシュ検
出回路と、上記リフレッシュ検出回路で発生された検出
信号を外部に出力する端子とを具備したことを特徴とす
る。

（作用） この発明の仮想型スタティック半導体記憶装置では、内
部でリフレッシュ動作が行なわれているときに外部から
アクセスされた場合、リフレッシュ動作を行なっている
ことを外部に知らせる。これにより、この記憶装置を用
いているシステムでは、この時だけアクセスタイムが遅
くても良いようにし、それ以外では高速で記憶装置をア
クセスする。

（実施例） 以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る仮想型スタティック半導体記憶
装置（仮想型スタティックＲＡＭ）の全体の構成を示す
ブロック図である。このＲＡＭには前記第６図に示す従
来の仮想型スタティックＲＡＭが有するアドレスバッフ
ァ１１．ローデコーダ１２、前記第５図に示すように構
成されたグイナミック型メモリセルからなるメモリセル
アレイ１３、センスアンプ１４、カラムデコーダ１５、
データ人出カバッファ１Ｂ、チップ制御回路１７、リフ
レッシュタイマー１８、リフレッシュ制御回路１９、リ
フレッシュアドレスカウンタ２０及びアドレスマルチプ
レクサ２１の他に、新たに状態変化検出回路２２、リフ
レッシュ検出回路２３及びリフレッシュ検出信号の出力
端子２４が設けられている。

状態変化検出回路２２は、チップ制御回路１７で発生さ
れ、外部チップイネーブル信号ＣＥと同相の内部チップ
イネーブル信号ＣＥ＊の状態変化を検出し、信号ＣＥ＊
が高レベルから低レベルに変化した後に信号ＣＥ＊＊を
活性化する。この信号ＣＥ＊＊の活性期間は通常のデー
タ読出し動作の際のアクセスタイムと同等かもしくはわ
ずかに短い期間に設定されており、この信号ＣＥ＊＊は
リフレッシュ検出回路２３に入力される。また、このリ
フレッシュ検出回路２８には前記リフレッシュ制御信号
ＲＦＳＨが入力されており、リフレッシュ検出回路２３
はリフレッシュ制御信号ＲＦＳＨが活性化されており、
かつ信号ＣＥ＊＊が活性化されている期間にのみリフレ
ッシュ検出信号を発生する。そして、このリフレッシュ
検出信号は端子２４を介してＲＡＭの外部に出力される
。

次に上記のような構成のＲＡＭの動作を第２図のタイミ
ングチャートを用いて説明する。このときの動作は前記
第８図の場合と同様に、アドレス入力及びチップイネー
ブル信号ＣＥに基づいて通常アクセス動作を行なう時に
、既にリフレッシュ制御信号ＲＦＳＨが活性化されてい
る場合のものである。通常アクセスを行なう前にリフレ
ッシュ制御信号ＲＦＳＨが活性化され、リフレッシュ動
作が行なわれている途中でチップイネーブル信号ＣＥが
活性化されても、予め行なわれていたリフレッシュ動作
はそのまま最後まで行なわれる。−方、信号ＣＥが活性
化され、内部チップイネーブル信号ＣＥ本が活性化され
た後、これが状態変化検出回路２２で検出されて信号Ｃ
Ｅ＊＊が活性化される。このとき、リフレッシュ制御信
号ＲＦＳＨは活性化されており、リフレッシュ動作が行
なわれているので、リフレッシュ検出回路２３はこれを
検出し、リフレッシュ検出信号を活性化する。そして、
このリフレッシュ検出信号は端子２４を介して外部装置
に入力される。外部装置はこの信号が活性化されたこと
によってＲＡＭがリフレッシュ動作していることが確認
でき、この場合に外部装置はＲ６間からのデータ読出し
を遅らせる。

ＲＡＭにおけるリフレッシュ動作が完了し、リフレッシ
ュ制御信号ＲＦＳＨが非活性化されると、リフレッシュ
検出回路２３はリフレッシュ検出信号を非活性化する。

この後は従来と同様に通常の読出し動作が開始され、読
出しデータがデータ人出カバッファＩＢを介して外部装
置に入力される。

また、チップイネーブル信号ＣＥが非活性状態のときに
リフレッシュ動作が開始したときはリフレッシュ検出信
号を外部に出力する必要がなく、この時、状態変化検出
回路２２からの信号ＣＥ＊＊は活性化されないので、リ
フレッシュ検出信号も活性化されない。

さらに、前記第７図のタイミングチャートで示されるよ
うに、通常のアクセス後にリフレッシュ動作が開始され
た場合にもリフレッシュ検出信号を外部に出力する必要
がない。このような場合、状態変化検出回路２２からの
信号ＣＥ＊＊の活性期間が通常のデータ読出し動作の際
のアクセスタイムと同等かもしくはわずかに短い期間に
設定されており、チップイネーブル信号ＣＥが活性化さ
れ、この後、通常アクセス用ワードラインが選択されて
いる期間が終了する前に信号ＣＥ＊＊の活性期間が終了
する。従って、リフレッシュ検出回路２８ではリフレッ
シュ検出信号は活性化されない。

このように上記実施例のＲＡＭでは、通常アクセスの前
にリフレッシュ動作が行なわれている場合にだけ、リフ
レッシュ動作を行なわれていることを示すリフレッシュ
検出信号を外部に出力するようにしているので、そのＲ
ＡＭを使用しているシステムではこのリフレッシュ検出
信号が活性化されているか否かを判断し、活性化されて
いる時にだけシステムの速度を遅くし、非活性状態の時
にはシステムを高速で動作させることができる。

このようにすれば、従来のＲＡＭでは２０００回に１回
の確率でしか発生しない動作時のために全ての動作速度
を遅くする必要があったが、上記実施例のＲＡＭでは２
０００回のうちで１回しか発生しない、通常のアクセス
動作の前にリフレッシュ動作が行なわれている時にのみ
アクセスタイムが遅くなる以外の１９９９回はシステム
を高速に動作させることがきる。

第３図は上記実施例におけるリフレッシュ検出回路２３
の具体的構成の一例を示す回路図である。

この回路は前記リフレッシュ制御信号ＲＦＳＨを反転す
るインバータ８１と、このインバータ３１の出力と前記
信号ＣＥ＊＊が入力されるノアゲート回路３２とから構
成されており、リフレッシュ検出信号はこのノアゲート
回路３２から出力される。

また、上記実施例のＲＡＭおいてリフレッシュタイマー
１８は例えば奇数個のインバータを使用して閉ループか
らなるリング発振回路で実現可能であり、またリフレッ
シュ制御回路はりフレッシニタイマー１８の出力の立ち
上がりもしくは立ち下がりを検出するトランジションデ
ィテクタにより実現可能であり、さらにリフレッシュア
ドレスカウンタ２０は複数個のトリガ型フリップフロッ
プを縦続接続することによって実現可能である。またさ
らに内部チップイネーブル信号ＣＥ）１１の状態変化を
検出し、信号σＴ１が高レベルから低レベルに変化した
後に信号ＣＥ＊＊を活性化する状態変化検出回路２２も
トランジションディテクタにより実現可能である。

第４図はこの発明のＲＡＭを使用した、この発明の応用
例によるＣＰＵシステムの構成を示すブロック図である
。図において、４０はこの発明に係る仮想型スタティッ
クＲＡＭが複数個設けられているメモリである。このメ
モリ４０からは前記リフレッシュ検出信号がビイジー信
号ＢＵＳＹとして出力される。４１は上記メモリ４０を
アクセスするＣＰＵである。そして、両者はアドレス；
（ス４２、双方向データバス４３、チップイネーブル信
号ＣＥ。

ライト制御信号ＷＲ，リード制御信号ＲＤ、出力１不−
ノル沼ηｕｈ寺の合稚制却信号用の制御信号バス４４で
結合されており、メモリ４０からのビイジー信号ＢＵＳ
ＹはＣＰＵ４１のウェイト端子ＷＡ　Ｉ　Ｔにビイジー
信号線４５を介して接続されている。

このような構成において、ＣＰＵ４１がメモリ４０をア
クセスするためにチップイネーブル信号τ１を活性化す
る。この場合、メモリ４０内には複数個のＲＡＭが設け
られているので、ＣＰＵ４１はメモリ４０内のアクセス
すべきＲＡＭに対応したチップイネーブル信号ＣＥのみ
を選択的に活性化する。このチップイネーブル信号ＣＥ
が入力されたＲＡＭは、既にリフレッシュ動作が開始さ
れておりその動作がまだ完了していなければビイジー信
号ＢＵＳＹを出力する。このビイジー信号ＢＵＳＹがビ
イジー信号線４５を介してＣＰＵ４１のウェイト端子Ｗ
Ａ　Ｉ　Ｔに入力することにより、ＣＰＵ４１はデータ
の読出しを遅らせる。そして、ビイジー信号ＢＵＳＹが
入力されなくなってから双方向データバス４３を介して
メモリ４０からデータの読出しを行なう。このようなこ
とが起こる確率は例えば前記のように２０００回のうち
の１回であり、その他の１９９９回ではＣＰＯ４０がチ
ップイネーブル信号でＴを出力した際にビイジー信号Ｂ
ＵＳＹが入力されないので、ＲＡＭが持つ最・少のアク
セスタイムでデータアクセスを行なうことができる。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であるでことはいうまでもない。例え
ば上記実施例ではＲＡＭにリフレッシュタイマーを設け
、このタイマー周期毎にメモリセルアレイのリフレッシ
ュ動作を行なう場合について説明したが、これはメモリ
セルのキャパシタにおけるデータリーク状態を検出し、
この検出結果に基づいてリフレッシュ動作を開始させる
ような構成にしてもよい。

［発明の効果］ 以上説明したようにこの発明によれば、それを用いるシ
ステム全体の速度向上を図ることができる仮想型スタテ
ィック半導体記憶装置を提供することができる。

【図面の簡単な説明】

第１図はこの発明に係る仮想型スタティック半導体記憶
装置の全体の構成を示すブロック図、第２図は上記実施
例装置の動作を示すタイミングチャート、第３図は上記
実施例装置の一部回路の具体的構成の一例を示す回路図
、第４図はこの発明の応用例によるＣＰＵシステムの構
成を示すブロック図、第５図はダイナミック型メモリセ
ルの回路図、第６図は仮想型スタティックＲＡＭの従来
の構成を示すブロック図、第７図及び第８図はそれぞれ
上記従来のＲＡＭの動作を示すタイミングチャートであ
る。 １１・・・アドレスバッファ、１２・・・ローデコーダ
、１３・・・メモリセルアレイ、１４・・・センスアン
プ、１５・・・カラムデコーダ、ｌＢ・・・データ人出
力バッファ、１７・・・チップ制御回路、１８・・・リ
フレッシュタイマー、１９・・・リフレッシュ制御回路
、２０・・・リフレッシュアドレスカウンタ、２１・・
・アドレスマルチプレクサ、２２・・・状態変化検出回
路、２３・・・リフレッシュ検出回路、２４・・・リフ
レッシュ検出信号の出力端子、４０・・・メモリ、４１
・・・ＣＰＵ。 出願人代理人　弁理士　鈴江武彦 第４図

Claims (3)

【特許請求の範囲】
1. （１）ダイナミック型メモリセルを有し、このメモリセ
   ルに記憶されたデータの保持に必要なリフレッシュ動作
   をリフレッシュ制御回路の制御に基づいて行なうように
   した仮想型スタティック半導体記憶装置において、上記
   リフレッシュ制御回路によるリフレッシュ動作が行なわ
   れていることを検出し検出信号を発生するリフレッシュ
   検出回路と、上記リフレッシュ検出回路で発生された検
   出信号を外部に出力する端子とを具備したことを特徴と
   する仮想型スタティック半導体記憶装置。
2. （２）前記リフレッシュ検出回路にはチップイネーブル
   信号に応じた内部信号が入力され、この内部信号が活性
   化されている期間にのみ前記検出信号を発生するように
   構成されている特許請求の範囲第１項に記載の仮想型ス
   タティック半導体記憶装置。
3. （３）前記内部信号は前記チップイネーブル信号が活性
   化された後に活性化され、その活性化されている期間が
   通常のアクセスタイムと同等もしくはわずかに短くされ
   ている特許請求の範囲第２項に記載の仮想型スタティッ
   ク半導体記憶装置。