JPH0245996A - 混成集積回路の製造方法 - Google Patents
混成集積回路の製造方法Info
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Classifications
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/10—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern
- H05K3/108—Apparatus or processes for manufacturing printed circuits in which conductive material is applied to the insulating support in such a manner as to form the desired conductive pattern by semi-additive methods; masks therefor
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- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は混成集積回路の製造方法に関し、特に導体層の
形成方法に関する。
形成方法に関する。
従来、この種の混成集積回路における導体層は、スパッ
タまたは蒸着によりＴ ｉ ／ Ｐ ｄ ／ Ａ ｕあ
るいはＮ ｉ −Ｃｒ ／ Ｐ ｄ ／ Ａ ｕなど種
類の異なる金属層を形、成し、レジストのパターン化工
程およびエツチング工程により所定の回路を形成するも
のが殆んどであるが、厚いＡｕメッキを併用するものも
あった。第２図は従来の混成集積回路の一例の断面図で
ある。以下その製造方法について説明する。
タまたは蒸着によりＴ ｉ ／ Ｐ ｄ ／ Ａ ｕあ
るいはＮ ｉ −Ｃｒ ／ Ｐ ｄ ／ Ａ ｕなど種
類の異なる金属層を形、成し、レジストのパターン化工
程およびエツチング工程により所定の回路を形成するも
のが殆んどであるが、厚いＡｕメッキを併用するものも
あった。第２図は従来の混成集積回路の一例の断面図で
ある。以下その製造方法について説明する。
まずセラミックス基板１上に約０．１μｍ厚のＮｉ−Ｃ
ｒ層１５とＰｄ層１６および０．５〜１．０μｍ厚のＡ
ｕ層１７をスパッタにより形成する。次にこれらを下地
層として電解メッキによりＡｕ層１８を形成する。
ｒ層１５とＰｄ層１６および０．５〜１．０μｍ厚のＡ
ｕ層１７をスパッタにより形成する。次にこれらを下地
層として電解メッキによりＡｕ層１８を形成する。
メッキを併用した導体のパターン化の類似した方法とし
てセミアデイティブ法がある。第３図は第２の従来例と
してセミアデイティブ法により形成された導体層を有す
る混成集積回路の断面図である。
てセミアデイティブ法がある。第３図は第２の従来例と
してセミアデイティブ法により形成された導体層を有す
る混成集積回路の断面図である。
これはセラミックス基板１上に無電解メッキにより厚さ
約１．０μｍの比較的薄いＣｕ層１つを形成し被メッキ
部以外をレジストにて保護し、被メッキ部のみに電解メ
ッキにより約３．０〜１０．０μｍの比較的厚いＣｕ層
２０を形成し、レジスト剥離後に露出した薄い無電解Ｃ
ｕメッキ層をエツチング除去することにより導体パター
ンを形成する方法である。
約１．０μｍの比較的薄いＣｕ層１つを形成し被メッキ
部以外をレジストにて保護し、被メッキ部のみに電解メ
ッキにより約３．０〜１０．０μｍの比較的厚いＣｕ層
２０を形成し、レジスト剥離後に露出した薄い無電解Ｃ
ｕメッキ層をエツチング除去することにより導体パター
ンを形成する方法である。
上述した従来の混成集積回路の製造方法のうち、第３図
で説明したものでは、比較的厚いＡｕ層を基板全面に成
膜した後に、不要部分をエツチング除去するために、多
くの工数を必要とし、且つ無駄となるＡｕの割合が非常
に高かった。また導体層そのものに使用されるＡｕの量
も多く、このなめ混成集積回路のコストが高くなるとい
う欠点があった。混成集積回路は、構成される抵抗体お
よび誘電体などの薄膜素子が電気的に高い精度と信頼性
を有しているにもかかわらず、限定された用途にしか用
いられていない主な理由はこのコストか高いことに起因
している。
で説明したものでは、比較的厚いＡｕ層を基板全面に成
膜した後に、不要部分をエツチング除去するために、多
くの工数を必要とし、且つ無駄となるＡｕの割合が非常
に高かった。また導体層そのものに使用されるＡｕの量
も多く、このなめ混成集積回路のコストが高くなるとい
う欠点があった。混成集積回路は、構成される抵抗体お
よび誘電体などの薄膜素子が電気的に高い精度と信頼性
を有しているにもかかわらず、限定された用途にしか用
いられていない主な理由はこのコストか高いことに起因
している。
また、スパッタのみにより導体層を形成した場合、導体
層は１μｍ以下の厚みで使用される場合が多く、パター
ン化後の配線抵抗は必然的に高いものとなる。通常この
影響を軽減するために、配線パターン幅に余裕をもたせ
た設計を行なうが、回路の実装密度を上げる上で好まし
くない。配線抵抗を下げるための特殊な例として、はん
だデイツプにより導体上にはんだ層を形成する方法があ
るが、組立ての制約を受けると同時に余計な工数を必要
とする。
層は１μｍ以下の厚みで使用される場合が多く、パター
ン化後の配線抵抗は必然的に高いものとなる。通常この
影響を軽減するために、配線パターン幅に余裕をもたせ
た設計を行なうが、回路の実装密度を上げる上で好まし
くない。配線抵抗を下げるための特殊な例として、はん
だデイツプにより導体上にはんだ層を形成する方法があ
るが、組立ての制約を受けると同時に余計な工数を必要
とする。
第４図に示した導体層を有するものについては、コスト
的に大きなメリットがあるものの、基板上の抵抗体およ
び誘電体などの薄膜素子との接続部が電気的に安定せず
、また導体層表面にＣｕ層が露出するために作業工程中
や保管中に表面を保護しなければならないなどの欠点が
ある。
的に大きなメリットがあるものの、基板上の抵抗体およ
び誘電体などの薄膜素子との接続部が電気的に安定せず
、また導体層表面にＣｕ層が露出するために作業工程中
や保管中に表面を保護しなければならないなどの欠点が
ある。
本発明の混成集積回路の製造方法は、スパッタまたは蒸
着により形成される第１の金属層とメッキにより形成さ
れる第２の金属層とにより導体層を構成する混成Ｓ積回
路の製造方法において、前記第１の金属層をＴｉ、Ｎｉ
−Ｃｒ、Ｃｒのうちいずれか１種の金属層とＣｕ層とか
ら形成し、前記第２の金属層の少くとも最上層をＡｕか
ら形成するものである。
着により形成される第１の金属層とメッキにより形成さ
れる第２の金属層とにより導体層を構成する混成Ｓ積回
路の製造方法において、前記第１の金属層をＴｉ、Ｎｉ
−Ｃｒ、Ｃｒのうちいずれか１種の金属層とＣｕ層とか
ら形成し、前記第２の金属層の少くとも最上層をＡｕか
ら形成するものである。
次に、本発明について図面を参照して詳細に説明する。
第１図（ａ、 ）〜（ｄ）は本発明の一実施例を説明す
るための工程順に示したチップの断面図である。
るための工程順に示したチップの断面図である。
まず第１図（ａ）に示すように、セラミックス基板１上
にスパッタまたは蒸着によりＴｉ層２およびＣｕ層３を
形成する。ここでＴｉ層２はセラミックス基板１あるい
は抵抗体及び誘電体などの薄膜回路素子電極との密着性
を良好に保つための密着金属層であって、Ｔｉの他Ｎｉ
−Ｃｒ。
にスパッタまたは蒸着によりＴｉ層２およびＣｕ層３を
形成する。ここでＴｉ層２はセラミックス基板１あるい
は抵抗体及び誘電体などの薄膜回路素子電極との密着性
を良好に保つための密着金属層であって、Ｔｉの他Ｎｉ
−Ｃｒ。
Ｃｒなどを用いてもよい これらの密着金属層は、０．
０５〜０．１μｍ程度の薄い金属層でも十分な効果が得
られる。
０５〜０．１μｍ程度の薄い金属層でも十分な効果が得
られる。
この密着金属層のみではその上にメッキにより成膜され
る金属との密着性を初期状態で十分に得ることが困難で
あるため、入念なメッキ前処理とアニール工程が必要と
されるが、メッキにより形成される金属層との密着を容
易に得られるＣｕ層をあらかじめスパッタあるいは蒸着
によって０．５〜１．Ｃ）ｌｉｍの厚さに形成しておく
ことにより、後のメッキによる成膜が非常に容易なもの
となる。また、スパッタあるいは蒸着によって形成され
る金属層は、後のメッキ工程においてカソード電極とな
るが、Ｃｕのように導電率の高い金属を選択することに
より、基板上の電流密度のばらつきを低くおさえること
ができる。次に、導体層となる被メッキ部以外の部分を
レジスト４により被覆する。
る金属との密着性を初期状態で十分に得ることが困難で
あるため、入念なメッキ前処理とアニール工程が必要と
されるが、メッキにより形成される金属層との密着を容
易に得られるＣｕ層をあらかじめスパッタあるいは蒸着
によって０．５〜１．Ｃ）ｌｉｍの厚さに形成しておく
ことにより、後のメッキによる成膜が非常に容易なもの
となる。また、スパッタあるいは蒸着によって形成され
る金属層は、後のメッキ工程においてカソード電極とな
るが、Ｃｕのように導電率の高い金属を選択することに
より、基板上の電流密度のばらつきを低くおさえること
ができる。次に、導体層となる被メッキ部以外の部分を
レジスト４により被覆する。
次に、第１図（ｂ）に示すように、レジスト４をマスク
とじＣｕ層上に電解メッキによりＣｕ層５およびＡｕ層
６を形成する。これらのメッキ層はＣｕ、Ｎｉ、Ａｕな
ど用途に応じて選択可能であり、金属層の厚みも所望の
厚みに設定することとが可能である。
とじＣｕ層上に電解メッキによりＣｕ層５およびＡｕ層
６を形成する。これらのメッキ層はＣｕ、Ｎｉ、Ａｕな
ど用途に応じて選択可能であり、金属層の厚みも所望の
厚みに設定することとが可能である。
次に第１図（Ｃ）に示すように、レジスト４を剥離した
のち、第１図（ｄ）に示すように、レジスト４の剥離に
よって露出した下地金属層であるＣｕ層３及びＴｉ層２
をエツチングにより除去し、Ｔｉ層２．Ｃｕ層３．Ｃｕ
層５及びＡｕ層６からなる導体層を形成する。
のち、第１図（ｄ）に示すように、レジスト４の剥離に
よって露出した下地金属層であるＣｕ層３及びＴｉ層２
をエツチングにより除去し、Ｔｉ層２．Ｃｕ層３．Ｃｕ
層５及びＡｕ層６からなる導体層を形成する。
メッキにより形成される金属層のうち、最上層をＡｕ層
６とすることにより、エツチングによる導体層の劣化が
起きなくなり、幅３０μｍ￥ｒｒｆ後の細い配線のパタ
ーン化が容易になると同時に、使用されるエッチャント
の選択範囲を広げることができる。使用されるエッチャ
ントとしてはＴ ｉ ／ Ｃｕ ｔｌＩ成の場合、Ｃｕ
エッチャントとしてＨ２ＳＯ４，Ｈ２Ｏ２系が適切であ
り、ＴｉエッチャントとしてはＨＦ、ｃＨ３ＣＯＯＨ系
が容易に適用可能である。
６とすることにより、エツチングによる導体層の劣化が
起きなくなり、幅３０μｍ￥ｒｒｆ後の細い配線のパタ
ーン化が容易になると同時に、使用されるエッチャント
の選択範囲を広げることができる。使用されるエッチャ
ントとしてはＴ ｉ ／ Ｃｕ ｔｌＩ成の場合、Ｃｕ
エッチャントとしてＨ２ＳＯ４，Ｈ２Ｏ２系が適切であ
り、ＴｉエッチャントとしてはＨＦ、ｃＨ３ＣＯＯＨ系
が容易に適用可能である。
以上説明したように本発明は、混成集積回路の導体層を
構成する、スパッタまたは蒸着により形成される第１の
金属層とメッキにより形成される第２の金属層のうち、
第１の金属層をＴｉ、ＮｉＣｒ、Ｃｒのうちいずれか１
種の金属層とＣｕ層とから形成し、第２の金属層の少く
とも最上層をＡｕから形成することにより、抵抗体や誘
電体等の薄膜素子を有する基板に抵抗の小さい厚い導体
配線を容易に形成することができる。しがち配線幅を狭
くできるので、高密度実装が可能となる。更に最上層に
Ａｕ層を形成することにより、微細配線の形成が容易に
なると共に、Ａｕの使用量を低減できるため、コストを
低減できる効果もある。
構成する、スパッタまたは蒸着により形成される第１の
金属層とメッキにより形成される第２の金属層のうち、
第１の金属層をＴｉ、ＮｉＣｒ、Ｃｒのうちいずれか１
種の金属層とＣｕ層とから形成し、第２の金属層の少く
とも最上層をＡｕから形成することにより、抵抗体や誘
電体等の薄膜素子を有する基板に抵抗の小さい厚い導体
配線を容易に形成することができる。しがち配線幅を狭
くできるので、高密度実装が可能となる。更に最上層に
Ａｕ層を形成することにより、微細配線の形成が容易に
なると共に、Ａｕの使用量を低減できるため、コストを
低減できる効果もある。
第１図（ａ）〜（ｄ）は本発明の一実施例を説明するた
めの工程順に示した断面図、第２図及び第３図は従来の
混成集積回路の製造方法を説明するための断面図である
。 １・・・セラミックス基板、２・・・Ｔｉ層、３・・・
Ｃｕ層、４・・・レジスト、５・・・Ｃｕ層、６・・・
Ａｕ層、１５・＝Ｎ ｉ −Ｃｉ層、１６ ・Ｐ ｄ層
、１７−Ａｕ層、１Ｂ・・−Ａｕ層、１９−・Ｃｕ層、
２０−・−Ｃｕ層。
めの工程順に示した断面図、第２図及び第３図は従来の
混成集積回路の製造方法を説明するための断面図である
。 １・・・セラミックス基板、２・・・Ｔｉ層、３・・・
Ｃｕ層、４・・・レジスト、５・・・Ｃｕ層、６・・・
Ａｕ層、１５・＝Ｎ ｉ −Ｃｉ層、１６ ・Ｐ ｄ層
、１７−Ａｕ層、１Ｂ・・−Ａｕ層、１９−・Ｃｕ層、
２０−・−Ｃｕ層。
Claims (1)
- スパッタまたは蒸着により形成される第１の金属層と、
メッキにより形成される第２の金属層とにより導体層を
構成する混成集積回路の製造方法において、前記第１の
金属層をＴｉ，Ｎｉ−Ｃｒ，Ｃｒのうちいずれか１種の
金属層とＣｕ層とから形成し、前記第２の金属層の少く
とも最上層をＡｕから形成することを特徴とする混成集
積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19671388A JPH0245996A (ja) | 1988-08-05 | 1988-08-05 | 混成集積回路の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19671388A JPH0245996A (ja) | 1988-08-05 | 1988-08-05 | 混成集積回路の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0245996A true JPH0245996A (ja) | 1990-02-15 |
Family
ID=16362351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19671388A Pending JPH0245996A (ja) | 1988-08-05 | 1988-08-05 | 混成集積回路の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0245996A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6117784A (en) * | 1997-11-12 | 2000-09-12 | International Business Machines Corporation | Process for integrated circuit wiring |
| JP2005328019A (ja) * | 2004-04-12 | 2005-11-24 | Toppan Printing Co Ltd | 素子内蔵プリント配線板の製造方法 |
| JP2006024754A (ja) * | 2004-07-08 | 2006-01-26 | Advanced Lcd Technologies Development Center Co Ltd | 配線層の形成方法、配線層および薄膜トランジスタ |
| JP2007134458A (ja) * | 2005-11-09 | 2007-05-31 | Shinko Electric Ind Co Ltd | 配線基板の製造方法および半導体装置の製造方法 |
| CN109661114A (zh) * | 2017-10-11 | 2019-04-19 | 欣兴电子股份有限公司 | 制造导线的方法 |
-
1988
- 1988-08-05 JP JP19671388A patent/JPH0245996A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6117784A (en) * | 1997-11-12 | 2000-09-12 | International Business Machines Corporation | Process for integrated circuit wiring |
| JP2005328019A (ja) * | 2004-04-12 | 2005-11-24 | Toppan Printing Co Ltd | 素子内蔵プリント配線板の製造方法 |
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| CN109661114A (zh) * | 2017-10-11 | 2019-04-19 | 欣兴电子股份有限公司 | 制造导线的方法 |
| US10615054B2 (en) | 2017-10-11 | 2020-04-07 | Unimicron Technology Corp. | Method for manufacturing conductive line |
| CN109661114B (zh) * | 2017-10-11 | 2021-02-05 | 欣兴电子股份有限公司 | 制造导线的方法 |
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