[go: up one dir, main page]

JPH0338031A - Manufacture of semiconductor device - Google Patents

Manufacture of semiconductor device

Info

Publication number
JPH0338031A
JPH0338031A JP17441589A JP17441589A JPH0338031A JP H0338031 A JPH0338031 A JP H0338031A JP 17441589 A JP17441589 A JP 17441589A JP 17441589 A JP17441589 A JP 17441589A JP H0338031 A JPH0338031 A JP H0338031A
Authority
JP
Japan
Prior art keywords
tungsten
layer
contact hole
flow rate
stage
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP17441589A
Other languages
Japanese (ja)
Inventor
Hiromi Sakamoto
弘美 坂本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sharp Corp
Original Assignee
Sharp Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Corp filed Critical Sharp Corp
Priority to JP17441589A priority Critical patent/JPH0338031A/en
Publication of JPH0338031A publication Critical patent/JPH0338031A/en
Pending legal-status Critical Current

Links

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

PURPOSE:To reduce the difference of film thickness of a tungsten layer by forming a tungsten wiring by a selective CVD-tungsten method constituted of two stages. CONSTITUTION:A silicon substrate 8 has an element on the surface, which element is previously formed of an tungsten based layer 2B and layers 3, 4 formed of N<+> Si and/or P<+> Si; an insulating layer 5 is formed on the substrate; by etching the insulating layer 5, a contact hole is formed, which reaches the tungsten based layer 2B and the layers 3, 4 of N<+> Si and/or P<+> Si. A tungsten wiring is formed in the contact hole by selective CVD-tungsten method constituted of two stages. The first stage is performed under the following conditions; the flow rate ratio of WF6 and SiH4 is so set that an alpha crystal tungsten layer 7 is formed on all layers and the growth speed is constant. The second stage is performed at the flow rate ratio lower than the first stage. Thereby tungsten can be deposited at nearly equal growth speeds in the contact holes of different base material, and the growth of unstable beta crystal tungsten can be surely restrained.

Description

【発明の詳細な説明】 (イ)産業上の利用分野 この発明は、半導体装置の製造方法に関する。[Detailed description of the invention] (b) Industrial application fields The present invention relates to a method for manufacturing a semiconductor device.

より詳しくは、電気導通部の形成方法に関する。More specifically, the present invention relates to a method of forming an electrically conductive portion.

(ロ)従来の技術 近年、半導体素子の微細化に伴いコンタクト穴の径も微
細化し、コンタクト穴の深さ対径の比(アスペクト比)
は増す増す大きくなっており、通常のスパッタによる薄
膜形成法ではコンタクト穴の内部にまで配線材料を被覆
させることが困難となってきている。この問題を解決す
るものとして従来、タングステンのような高融点金属の
化学気相成長法(以下CVD法)がある。タングステン
は、CVD法で形成する場合条件を適当に選ぶことによ
り絶縁膜上には成長せず、Siやシリサイドや金属上の
みに成長するいわゆる選択成長の特徴を有しており、こ
の性質を利用してコンタクト穴内にタングステンを成長
させることにより、コンタクト穴を埋め込みアスペクト
比の低減および配線層の平坦化が行われている。
(b) Conventional technology In recent years, with the miniaturization of semiconductor devices, the diameter of contact holes has also become smaller, and the ratio of the depth to diameter of contact holes (aspect ratio)
are becoming larger and larger, and it is becoming difficult to coat the inside of the contact hole with the wiring material using the normal thin film forming method using sputtering. Conventionally, a chemical vapor deposition method (hereinafter referred to as CVD method) of a high melting point metal such as tungsten has been used to solve this problem. Tungsten has a so-called selective growth feature in which it does not grow on insulating films but only on Si, silicide, and metals by appropriately selecting conditions when forming by the CVD method, and this property can be used to By growing tungsten in the contact hole, the contact hole is buried, the aspect ratio is reduced, and the wiring layer is planarized.

(ハ)発明が解決しようとする課題 選択CVD−タングステン広は、WFllをS i H
4によって還元することによりタングステン層が形成さ
れるが、その成長速度はWF、とSiH+の流量比に大
きく依存し、また初期過程の成長速度が下地の材質によ
り異なる。従来の条件で成膜を行った場合、初期の成長
速度はタングステンシリサイド>N’−S i >P”
 −S iの順に大きくなる。初期の成長過程で生じた
下地の差による成長速度の差は、得られるタングステン
膜の厚さに差を生じるという欠点がある。
(c) Selection of the problem to be solved by the invention CVD-Tungsten
A tungsten layer is formed by reduction with 4, but its growth rate largely depends on the flow rate ratio of WF and SiH+, and the growth rate in the initial process differs depending on the underlying material. When the film is formed under conventional conditions, the initial growth rate is tungsten silicide >N'-S i > P”
−S i increases in order. Differences in growth rate due to differences in the underlying material that occur during the initial growth process have the drawback of causing differences in the thickness of the resulting tungsten film.

この下地のちがいによる初期成長速度の差はWF、と5
iHaの流量比を上げるに従い解消されてくるが、一方
成長速度が減少しスループットが低下するという問題点
が発生する。また、この選択CVD−タングステン法を
、タングステンシリサイド、N’−St及びP”−Si
の層が露出するコンタクトが混在し、かつタングステン
シリサイドコンタクトの深さがN”−St及びp”−s
tコンタクト深さより浅い半導体メモリなどの高集積デ
バイスのコンタクト穴埋め込みに応用すると、タングス
テンシリサイドの層上における成長膜厚、?+<N”−
Si及びP’−Siの層上における成長膜厚より大きい
ので、より深いN”−Si及びP。
The difference in initial growth rate due to this difference in substrate is WF, 5
As the flow rate ratio of iHa is increased, the problem is solved, but on the other hand, the problem arises that the growth rate decreases and the throughput decreases. Moreover, this selective CVD-tungsten method can be applied to tungsten silicide, N'-St and P''-Si.
, and the depth of the tungsten silicide contact is N''-St and p''-s.
When applied to filling contact holes in highly integrated devices such as semiconductor memories that are shallower than the t-contact depth, the thickness of the grown film on the tungsten silicide layer, ? +<N”-
The deeper N''-Si and P because it is larger than the film thickness grown on the Si and P'-Si layers.

Si上コンタクト部で形成されるタングステン層はタン
グステンシリサイド上の膜厚よりもさらに薄くなるので
十分なアスペクト比の低減が図れないという問題点が生
じる。
Since the tungsten layer formed at the contact portion on Si is thinner than the film on the tungsten silicide, a problem arises in that the aspect ratio cannot be reduced sufficiently.

この発明は、上記問題点に鑑みなされたしのであって、
タングステン系の層とN”−Si及び/又はP”−Si
の層が混在する下地に還択CVD=タングステン法によ
って成長させるタングステン層の膜厚の差を低減するこ
とを目的とする。
This invention was made in view of the above problems, and
Tungsten-based layer and N''-Si and/or P''-Si
The purpose of this invention is to reduce the difference in the thickness of a tungsten layer grown by a selective CVD (tungsten) method on a base layer containing a mixture of layers.

(ニ)課題を解決するための手段 この発明者は、異なった種々の下地材料を用いて選択C
VD−タングステン法によるタングステン層の成長挙動
を鋭意研究したところ、温度及び圧力等の条件が所定の
範囲の下で、W F sとS i H4の流量を30s
ccsSl 7sccmとした時、タングステンシリサ
イド層とP”−Si層上の成長膜厚の差は約0.15μ
mとなり、さらにSiH,流量のみを上げ、WF、とS
iH+流量と30 secm。
(d) Means for solving the problem The inventor has developed a method for selecting C using various different base materials.
After intensive research on the growth behavior of a tungsten layer using the VD-tungsten method, we found that the flow rates of W F s and Si H4 were adjusted to 30 s under the specified range of temperature, pressure, etc.
When ccsSl is 7 sccm, the difference in the thickness of the grown film on the tungsten silicide layer and the P”-Si layer is approximately 0.15μ.
m, and by increasing only the SiH flow rate, WF, and S
iH+flow and 30 sec.

18secaとし、SiH4流量比を上げた時タングス
テンシリサイド上においてのみ不安定なβ結晶Wの異常
高速成長が見られ、またN”−5i層とP”−Si層上
間のタングステンの成長膜厚の差も増加した。逆にS 
i H4流量を下げるに従い成長膜厚の下地依存性は減
少し、WF、とSiH,の流量を305ccrn115
 sccmとした時、その差はゼロになるという事実、
またS r H4流量を下げろと不安定なβ結晶タング
ステンが形成しにくくなるという事実を見出しこの発明
に至った。
18seca and when the SiH4 flow rate ratio was increased, abnormally fast growth of unstable β-crystal W was observed only on tungsten silicide, and the thickness of the tungsten grown between the N''-5i layer and the P''-Si layer was The difference also increased. On the contrary, S
i The dependence of the grown film thickness on the substrate decreases as the H4 flow rate decreases, and the flow rate of WF and SiH is reduced to 305 ccrn115.
The fact that when sccm is set, the difference becomes zero,
Furthermore, the inventors discovered the fact that lowering the S r H4 flow rate makes it difficult to form unstable β-crystalline tungsten, leading to the present invention.

この発明によれば、予めタングステン系の層とN’−S
i及び/又はP”−Siの層とで形成された素子を表面
に有するシリコン基板上に、絶縁層を形成し、この絶縁
層をエツチングして前記タングステン系の層とN”−S
i及び/又はP”−Siの層とへ至るコンタクト穴を形
成し、このコンタクト穴に、WF、とS r Haの流
量比をすべての層上でα結晶タングステン層が形成され
かつ成長速度が一定である条件で行う第1段階と第1段
階よりも低い流量比で行う第2段階からなる選択CVD
−タングステン法によって、タングステン配線を形成す
ることを特徴とする半導体装置の製造方法が提供される
According to this invention, a tungsten-based layer and an N'-S
An insulating layer is formed on a silicon substrate having an element formed with a layer of i and/or P''-Si on its surface, and this insulating layer is etched to form a layer of tungsten and N''-S.
A contact hole leading to the i and/or P"-Si layer is formed, and the flow rate ratio of WF and S r Ha is adjusted in this contact hole so that an α-crystalline tungsten layer is formed on all the layers and the growth rate is high. Selective CVD consisting of a first stage performed under constant conditions and a second stage performed at a flow rate lower than the first stage.
- A method of manufacturing a semiconductor device is provided, which is characterized in that tungsten wiring is formed by a tungsten method.

このタングステン配線は、前記タングステン系の層とN
”−Si及び/又はP”−5iの層とで形成された素子
へ信号を入力又は出力するためのらのであって、これら
の層に至るコンタクト穴に、選択CVD−タングステン
法によって、タングステン層を積層して形成することが
できる。
This tungsten wiring is connected to the tungsten-based layer and the N
A tungsten layer is formed by selective CVD-tungsten method into the contact hole leading to these layers, which is for inputting or outputting a signal to an element formed with "-Si and/or P"-5i layer. can be formed by laminating them.

このコンタクト穴は、予めタングステン系の層とN”−
Si及び/又はP”−Siの層とで形成された素子の上
に絶縁層を形成し、この絶縁層をエツチングしてこのタ
ングステン系の層とN’−Si及び/又はP”−Siの
層で形成された素子に至る穴を形成して作製することが
できる。
This contact hole is made in advance with a tungsten-based layer and an N”-
An insulating layer is formed on the element formed with the Si and/or P"-Si layer, and this insulating layer is etched to form the tungsten-based layer and the N'-Si and/or P"-Si layer. It can be fabricated by forming holes leading to elements formed by layers.

この選択CVD−タングステン法は、WFsとSiH,
の流量比をすべての層上でα結晶タングステン層が形成
されかつ成長速度が一定である条件で行う第1段階と第
1段階よりも低い流量比で行う第2段階によって、前記
コンタクト穴にタングステン層を積層して行うことがで
きる。
This selective CVD-tungsten method uses WFs and SiH,
Tungsten is deposited in the contact hole in the first step, which is carried out at a flow rate ratio of 1, under conditions such that an α-crystalline tungsten layer is formed on all layers and the growth rate is constant, and in the second step, which is carried out at a flow rate lower than the first step. This can be done by laminating layers.

第1段階の選択CVD−タングステン法の条件は、タン
グステン系の層とN’−Si及び/又はP”−Siの層
とを下地とするそれぞれのコンタクト穴の下地の上に、
同様の薄いα結晶からなるタングステン層の下地を堆積
するためのらのであって、WF、と5iHaの流量比を
30/15〜30/14の範囲で短時間の堆積時間を採
用することができる。
The conditions of the first step selective CVD-tungsten method are that on the base of each contact hole the base is a tungsten-based layer and a layer of N'-Si and/or P''-Si.
For depositing a base layer of tungsten layer made of similar thin alpha crystals, a short deposition time can be adopted with a flow rate ratio of WF and 5iHa in the range of 30/15 to 30/14. .

この流量比が、30/18以下では不安定なβ結晶タン
グステンの成長を抑えることができない。また、この流
量比が30/17〜30/16ではタングステン系の層
を下地とするコンタクト穴に成長するタングステン層の
堆積速度がN”−Si及びP”−Siの層を下地とする
コンタクト穴に成長するタングステン層の堆積速度に対
して高くなり、タングステン層の下地が厚くなり、それ
ぞれのコンタクト穴の未堆積の部分の深さの差が大きく
なるので好ましくない。第2段階の選択CVD−タング
ステン法の条件は、第1段階で堆積された同様の薄いα
結晶からなるタングステン層の下地を有するそれぞれの
コンタクト穴に効率的にタングステン層を堆積するため
のものであって、WF、とS I H4の流量比を第1
段階よりも低くして行うのが適しており、通常3G/1
8以下、とりわけ3G/18〜30/19とするのが好
ましく、タングステン層の堆積速度を高めることができ
る。
If this flow rate ratio is less than 30/18, the growth of unstable β crystal tungsten cannot be suppressed. In addition, when the flow rate ratio is 30/17 to 30/16, the deposition rate of the tungsten layer that grows in the contact hole with a tungsten layer as the base is lower than that in the contact hole with the N"-Si and P"-Si layers as the base. This is not preferable because the deposition rate is higher than that of the tungsten layer that grows, the base of the tungsten layer becomes thicker, and the difference in depth between the undeposited portions of each contact hole becomes large. The selective CVD-tungsten process conditions for the second stage were similar to those deposited in the first stage.
This is for efficiently depositing a tungsten layer in each contact hole having a tungsten layer underlying layer made of crystal, and the flow rate ratio of WF and S I H4 is set to the first
It is suitable to do it lower than the stage, usually 3G/1
It is preferably 8 or less, particularly 3G/18 to 30/19, and can increase the deposition rate of the tungsten layer.

この発明においては、具体的には次の方法によって半導
体装置を製造することができる。半導体装置の材料とし
て、タングステン系の層とNoSi及び/又はP”−S
iの層とからなる素子を有するシリコン基板を用いる。
In this invention, specifically, a semiconductor device can be manufactured by the following method. A tungsten-based layer and NoSi and/or P”-S are used as materials for semiconductor devices.
A silicon substrate having an element consisting of i layers is used.

このタングステン系の層は、例えばPETのゲート電極
の表面を構成するタングステンシリサイド等を挙げるこ
とができる。
Examples of this tungsten-based layer include tungsten silicide, which forms the surface of the gate electrode of PET.

N”−Si及びP”−Siの層は、例えばFETのソー
ス、ドレイン等を挙げることができる。
Examples of the N''-Si and P''-Si layers include the source and drain of an FET.

次に、前記シリコン基板の上に、通常l、θ〜1.5μ
mの膜厚の絶縁層を形成する。この絶縁層は、例えば酸
化膜等を、例えばCVD法によって形成することができ
る。次に、この絶縁層を、例えばホトリソグラフィ法等
の方法によってエツチングして、この絶縁層を貫通して
前記タングステン系の層とN”−Si及び/又はP”−
Siの層とへ至るコンタクト穴を形成する。これらのコ
ンタクト穴は、通常直径07〜0.8μm1深さl、0
〜1.5μ−の形状を有するものを用いることができる
。次に、これらのコンタクト穴が形成された基板をCV
D装置の中に配置し、この基板を、通常300℃に加熱
し、圧力を、通常0.1Torrとして、WF、とSi
H,の流量比30/15以上(通常30/15〜3G/
14)として、通常30〜40秒間処理して、それぞれ
のコンタクト穴に、通常0.05〜0.1AImの厚さ
のα結晶タングステン層の下地を堆積させる。次に、W
F、とS i Haの流量比を第1段階より小さく(通
常3G/18〜30/19)して第2段階の処理を、通
常80〜90秒間行い、前記コンタクト穴にタングステ
ン層を積層してタングステン配線を形成する。更にこの
上に配線、素子等を形成して半導体装置を製造すること
ができる。
Next, on the silicon substrate, usually l, θ ~ 1.5μ
An insulating layer having a thickness of m is formed. This insulating layer can be formed using, for example, an oxide film or the like by, for example, a CVD method. Next, this insulating layer is etched by a method such as photolithography, so that the tungsten-based layer and the N''-Si and/or P''-
A contact hole is formed leading to the Si layer. These contact holes usually have a diameter of 07-0.8 μm, a depth of 1, 0
A material having a shape of ~1.5μ can be used. Next, the substrate with these contact holes formed is subjected to CV
WF and Si
H, flow rate ratio of 30/15 or more (usually 30/15 to 3G/
As step 14), a base layer of α-crystalline tungsten with a thickness of usually 0.05 to 0.1 Alm is deposited in each contact hole, typically for 30 to 40 seconds. Next, W
A second stage process is performed with the flow rate ratio of F and S i Ha smaller than the first stage (usually 3G/18 to 30/19) for usually 80 to 90 seconds, and a tungsten layer is laminated in the contact hole. tungsten wiring is formed. Furthermore, wiring, elements, etc. can be formed on this to manufacture a semiconductor device.

(ホ)作用 WF、及びSiH+の流量比を特定の範囲にして行う選
択CVD−タングステン法の処理が、タングステン系の
層とN”−Si及び/又はP’−5tの層とからなる下
地を有するコンタクト穴に、β結晶の堆積を抑え、同様
の厚さのタングステン層の下地を堆積させる。
(e) The selective CVD-tungsten process, which is performed with the flow rate ratio of WF and SiH+ in a specific range, forms a base consisting of a tungsten layer and a layer of N''-Si and/or P'-5t. A tungsten layer base having a similar thickness is deposited in the contact hole to suppress the deposition of β crystals.

(へ)実5施例 この発明の実施例を、図を用いて説明する。(f) 5th example Embodiments of the invention will be described with reference to the drawings.

実施例l SRAMのコンタクト埋込みに選択CVD−タングステ
ン法を用いた半導体製造方法について説明する。第1図
に示すようにシリコン基板8上に素子分離領域11タン
グステンシリサイド層2B及びポリシリコン層2Aの積
層構造からなるゲート電極2、N”−Si層3及びP”
−Si層4からなる素子を形成した後、酸化膜の層間絶
縁膜5をCVD法によって堆積し、この層間絶縁膜5を
ホトリソグラフィ法によってエツチングし、No−9t
層3、P”−St層層上上びゲート電極2のタングステ
ンシリサイド層2B上に、コンタクト穴を開口する。こ
の時コンタクト穴は径をいずれも1.0μ−1深さをそ
れぞれ1.5μm、 1.5μm及び1.oμmとする
Example 1 A semiconductor manufacturing method using the selective CVD-tungsten method for embedding contacts in an SRAM will be described. As shown in FIG. 1, on a silicon substrate 8, there is a gate electrode 2 consisting of a stacked structure of an element isolation region 11, a tungsten silicide layer 2B, and a polysilicon layer 2A, an N"-Si layer 3, and a P"
- After forming the element consisting of the Si layer 4, an interlayer insulating film 5 of an oxide film is deposited by the CVD method, and this interlayer insulating film 5 is etched by the photolithography method.
Contact holes are formed on the layer 3, the P"-St layer and on the tungsten silicide layer 2B of the gate electrode 2. At this time, the contact holes each have a diameter of 1.0 μm and a depth of 1.5 μm. , 1.5 μm and 1.0 μm.

次に、第2図に示すように成膜温度300℃、圧力0.
1Torr、 WFsとS i 84の流量をそれぞれ
30secI11及び15secImとしてコンタクト
表面がタングステンで覆われるまで30秒間のタングス
テン層の成長を行い(第1段階)ひき続きスループット
を上げるためS i H4流量を増加させ、WF、及び
5iHa流量をそれぞれ30scc−及び18 sec
+aとすることで成長速度を増大させ、第2段階の成長
を90秒間行った。
Next, as shown in FIG. 2, the film formation temperature was 300°C and the pressure was 0.
The tungsten layer was grown for 30 seconds until the contact surface was covered with tungsten at 1 Torr and the flow rates of WFs and S i 84 were 30 secI11 and 15 secIm, respectively (first stage), and the S i H4 flow rate was subsequently increased to increase the throughput. , WF, and 5iHa flow rates of 30 scc and 18 sec, respectively.
The growth rate was increased by setting +a, and the second stage growth was performed for 90 seconds.

この結果、第3図に示すようにタングステンシリサイド
層2B、N”−Si層3及びP+−Si層4を下地とす
るコンタクト穴で同様の膜厚を有するタングステン層が
形成され、かつタングステンシリサイド層2B上でのβ
結晶タングステンの発生が確実に抑制された。
As a result, as shown in FIG. 3, a tungsten layer having a similar thickness is formed in the contact hole with the tungsten silicide layer 2B, the N"-Si layer 3, and the P+-Si layer 4 as the base, and the tungsten silicide layer β on 2B
Generation of crystalline tungsten was reliably suppressed.

比較例1 実施例1において、SiH+の流量を15secmとす
る代わりに18sec鵬とし、この他は実施例1と同様
にして選択CVD−タングステン法を用いてコンタクト
穴にタングステン配線の形成を行った。
Comparative Example 1 In Example 1, the flow rate of SiH + was changed to 18 seconds instead of 15 seconds, and tungsten wiring was formed in the contact hole using the selective CVD-tungsten method in the same manner as in Example 1 except for this.

この結果、第4図に示すようにゲート電極2のタングス
テンシリサイド層2Bを下地とするコンタクト穴で不安
定なβ結晶タングステン層6が成長した。
As a result, as shown in FIG. 4, an unstable β-crystalline tungsten layer 6 grew in the contact hole with the tungsten silicide layer 2B of the gate electrode 2 as the base.

比較例2 実施例■こおいて、SiH+の流量を15sec11と
する代わりに17sec−とじ、この池は実施例1と同
様にして選択CVD−タングステン法を用いてコンタク
ト穴にタングステン配線の形成を行った。
Comparative Example 2 Example 2 Here, the flow rate of SiH+ was changed to 17 sec- instead of 15 sec-11, and tungsten wiring was formed in the contact hole using the selective CVD-tungsten method in the same manner as in Example 1. Ta.

この結果、第5図に示すようにコンタクト穴の深さの差
0.5μ−に加えP”−Siの層を下地とするコンタク
ト穴において成長したタングステン層の膜厚がタングス
テンシリケート2Bを下地とするコンタクト穴のそれよ
りも薄い分0.15μ舞の段差が生じ十分な平坦化が図
れなかった。
As a result, as shown in Fig. 5, in addition to the difference in depth of the contact hole of 0.5μ-, the thickness of the tungsten layer grown in the contact hole with the P"-Si layer as the base is the same as that of the tungsten silicate 2B as the base. Since the contact hole is thinner than that of the contact hole, a step difference of 0.15 μm was generated, and sufficient flattening could not be achieved.

(ト)発明の効果 この発明にによれば下地材料の異なるコンタクト穴に同
程度の成長速度でタングステンを堆積でき、かつ不安定
なβ結晶タングステンの成長を確実に抑制することがで
き、信頼性の高いタングステン配線を施すことができる
(G) Effects of the Invention According to this invention, tungsten can be deposited at the same growth rate in contact holes made of different underlying materials, and the growth of unstable β-crystal tungsten can be reliably suppressed, resulting in improved reliability. High tungsten wiring can be created.

【図面の簡単な説明】[Brief explanation of drawings]

第1図〜第3図は、この発明の実施例で作製した半導体
装置の製造工程説明図、第4図〜第5図は、従来の半導
体装置の製造工程説明図である。 l・・・・・・素子分離領域、 2・・・・・・ゲート
電極、2A・・・・・・ポリシリコン層、 2B・・・・・・タングステンシリサイド層、3・・・
・・・N”−Si層、 4・・・・・・P”−Si層、 5・・・・・・層間絶
縁膜、6・・・・・・β結晶タングステン層、7・・・
・・・タングステン層、 8・・・・・ンリコン基板。 填 閃 信 璽 笛 胃
1 to 3 are explanatory diagrams of the manufacturing process of a semiconductor device manufactured in an embodiment of the present invention, and FIGS. 4 to 5 are explanatory diagrams of the manufacturing process of a conventional semiconductor device. 1...Element isolation region, 2...Gate electrode, 2A...Polysilicon layer, 2B...Tungsten silicide layer, 3...
...N''-Si layer, 4...P''-Si layer, 5...Interlayer insulating film, 6...β crystal tungsten layer, 7...
...Tungsten layer, 8...Nlicon substrate. Filled Senshin Flute Stomach

Claims (1)

【特許請求の範囲】[Claims] 1、タングステン系の層とN^+−Si及び/又はP^
+−Siの層とで形成された素子を表面に有するシリコ
ン基板上に、絶縁層を形成し、この絶縁層をエッチング
して前記タングステン系の層とN^+−Si及び/又は
P^+−Siの層へ至るコンタクト穴を形成し、このコ
ンタクト穴に、WF_8とSiH_4の流量比をすべて
の層上でα結晶タングステン層が形成されかつ成長速度
が一定である条件で行う第1段階と第1段階よりも低い
流量比で行う第2段階からなる選択CVD−タングステ
ン法によって、タングステン配線を形成することを特徴
とする半導体装置の製造方法。
1. Tungsten-based layer and N^+-Si and/or P^
An insulating layer is formed on a silicon substrate having an element formed with a layer of +-Si on its surface, and this insulating layer is etched to separate the tungsten-based layer and N^-Si and/or P^+. - A first step in which a contact hole leading to the Si layer is formed, and the flow rate ratio of WF_8 and SiH_4 is applied to the contact hole under conditions such that an α-crystalline tungsten layer is formed on all layers and the growth rate is constant. A method for manufacturing a semiconductor device, characterized in that tungsten wiring is formed by a selective CVD-tungsten method comprising a second stage performed at a lower flow rate than the first stage.
JP17441589A 1989-07-05 1989-07-05 Manufacture of semiconductor device Pending JPH0338031A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP17441589A JPH0338031A (en) 1989-07-05 1989-07-05 Manufacture of semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP17441589A JPH0338031A (en) 1989-07-05 1989-07-05 Manufacture of semiconductor device

Publications (1)

Publication Number Publication Date
JPH0338031A true JPH0338031A (en) 1991-02-19

Family

ID=15978156

Family Applications (1)

Application Number Title Priority Date Filing Date
JP17441589A Pending JPH0338031A (en) 1989-07-05 1989-07-05 Manufacture of semiconductor device

Country Status (1)

Country Link
JP (1) JPH0338031A (en)

Similar Documents

Publication Publication Date Title
CA1203642A (en) Method for the manufacture of integrated mos-filed effect transistor circuits in silicon gate technology having diffusion zones coated with silicide as low-impedance printed conductors
JP3100575B2 (en) Method for selectively depositing metal in semiconductor openings
JP2800788B2 (en) Method for manufacturing semiconductor device
US6124202A (en) Methods of fabricating silicide layers and silicide contact structures in microelectronic devices
JPH0338031A (en) Manufacture of semiconductor device
JPS6362107B2 (en)
KR940004450B1 (en) Method of making semiconductor device
JP3246046B2 (en) Deposition method of refractory metal film
JP2751606B2 (en) Wiring formation method
JPH03205830A (en) Manufacture of semiconductor device and polycrystalline germanium
JPH1022390A (en) Manufacture of semiconductor device
JP2702007B2 (en) Method for manufacturing semiconductor device
JP2538607B2 (en) Vapor growth method
US5324536A (en) Method of forming a multilayered structure
JP2702293B2 (en) Method for manufacturing semiconductor device
JPH01214137A (en) Manufacture of integrated circuit
JPS6298747A (en) Manufacturing method of semiconductor device
JPS5951549A (en) Manufacture of integrated circuit device
JPH03179744A (en) Manufacture of semiconductor device
JP2998444B2 (en) Method for manufacturing semiconductor integrated circuit device
JP3191477B2 (en) Wiring structure and method of manufacturing the same
JPH03280545A (en) Wiring forming method of semiconductor device
JPH01206623A (en) Manufacture of semiconductor device
JPH0499317A (en) Manufacture of semiconductor device
JPH05102323A (en) Manufacture of semiconductor device