JPH1073643A - 半導体装置試験治具 - Google Patents

Abstract

(57)【要約】 【課題】 被試験半導体装置の実用動作周波数の増大に
伴って試験時間が増大したり、半導体試験装置に対する
設備投資が増大することなく、半導体装置の動作試験を
実施できる半導体装置試験治具を提供する。 【解決手段】 半導体装置試験治具１Ａは半導体試験装
置８との間で信号の授受を行うための入力端子２、３、
４および出力端子５を有し、それぞれが半導体試験装置
８の所定の端子に接続されている。そして、半導体装置
試験治具１Ａには信号保持手段として先入れ先出し動作
が可能なメモリ７が搭載されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置の動作試
験の際に使用される半導体装置試験治具に関し、特に被
試験半導体装置の実用動作周波数での試験を可能にする
半導体装置試験治具に関する。

【０００２】

【従来の技術】図２１に半導体装置の試験を行うための
半導体装置試験治具１の構成を示す。図２１において、
被験体となる被試験半導体装置（以後ＤＵＴと呼称）６
が従来の半導体装置試験治具１に搭載され、ＤＵＴ６の
試験を行うための半導体試験装置８が半導体装置試験治
具１に接続されている。

【０００３】半導体装置試験治具１は半導体試験装置８
との間で信号の授受を行うための入力端子２、３および
出力端子５を有し、これらの端子と半導体試験装置８の
所定の端子とを接続し、ＤＵＴ６のピン端子を半導体装
置試験治具１の所定のコネクタに接続することで、ＤＵ
Ｔ６と半導体試験装置８とが電気的に接続されることに
なる。なお、半導体装置試験治具１はＤＵＴ６の脱着が
自在にできる構成となっているので、１のＤＵＴ６の試
験が終了すれば半導体装置試験治具１から取り外して次
のＤＵＴ６を取り付けて試験を行う。

【０００４】一般に半導体装置の試験においては、半導
体試験装置８から半導体装置試験治具１の入力端子２、
３を介してＤＵＴ６に所定の信号を入力してＤＵＴ６を
動作させ、ＤＵＴ６の出力を出力端子５を介して半導体
試験装置８に入力し、当該出力値と、予め半導体試験装
置８内に準備された出力期待値とを比較することで、Ｄ
ＵＴ６が正常動作をしているか否かを判断している。

【０００５】

【発明が解決しようとする課題】ここで問題となるのは
半導体試験装置８とＤＵＴ６の動作速度の違いに起因す
る不具合である。すなわち、装置開発の進展につれてＤ
ＵＴ６の動作周波数は高くなるのが一般的である。ＤＵ
Ｔ６の動作試験においては、実用動作周波数を有する入
力信号をＤＵＴ６に与え、その結果を観測することが必
要である。

【０００６】一方、半導体試験装置８においては、半導
体試験装置８の試験能力を示す値である最大試験周波数
でしかテストパターンを与えることができないが、１テ
ストパターンが与えられている期間中（１試験周期中）
に複数回のクロック信号の出力を行うことができるの
で、クロック信号の周波数を高めることで、見かけ上Ｄ
ＵＴ６の動作周波数と同じ周波数の入力信号を与えるこ
とができる。

【０００７】しかし、ＤＵＴ６の出力値の観測は、半導
体試験装置８の最大試験周波数で制限される。これは、
半導体試験装置８内に準備される期待値が、１テストパ
ターンに対して１期待値しか設定することができず、半
導体試験装置８の最大試験周波数に対応した速度でしか
ＤＵＴ６の出力値の観測をすることができないことに起
因している。

【０００８】そして、半導体試験装置８の最大試験周波
数はＤＵＴ６の実用動作周波数よりも低いのが一般的で
あるので、ＤＵＴ６の動作試験を高速で行っても、半導
体試験装置８においてはその結果をＤＵＴ６の動作速度
と同じ速度で判定することができない。

【０００９】例えば、１試験周期に２回のクロック信号
をＤＵＴ６に入力し、半導体試験装置８の最大試験周波
数の２倍の速度で動作をさせることができたとしても、
出力信号の観測が１試験周期に１度しか実行できないの
で、１試験周期の前半を観測する試験を行った後、後半
を観測する試験を行うというように、１試験周期を２つ
に分割して、２回の試験を実施することで出力信号の良
否を判定するといった方法が採られており、ＤＵＴ６の
実用動作周波数の増大に伴って試験時間が増大するとい
う問題を有していた。

【００１０】一方、ＤＵＴ６の実用動作周波数と同じ最
大試験周波数を有する半導体試験装置８を使用すればＤ
ＵＴ６の動作試験の結果をＤＵＴ６の動作速度と同じ速
度で判定することができるが、半導体試験装置８の価格
が高価になるので設備投資が増大し、ＤＵＴ６のテスト
コスト、ひいては製造コストが増大するという問題を有
していた。

【００１１】本発明は上記のような問題点を解消するた
めになされたもので、被試験半導体装置の実用動作周波
数の増大に伴って試験時間が増大したり、半導体試験装
置に対する設備投資が増大することなく、半導体装置の
動作試験を実施できる半導体装置試験治具を提供する。

【００１２】

【課題を解決するための手段】本発明に係る請求項１記
載の半導体装置試験治具は、被試験半導体装置にテスト
パターンを与え、該テストパターンに対応して出力され
る前記被試験半導体装置の出力信号と、予め準備された
期待値との比較を行って前記被試験半導体装置の動作試
験を行う半導体試験装置と、前記被試験半導体装置との
電気的接続を行う半導体装置試験治具であって、前記被
試験半導体装置に接続され、前記被試験半導体装置の前
記出力信号を受け、該出力信号を一時的に保持した後、
所定の周波数で前記半導体試験装置に与える信号保持手
段を備え、前記所定の周波数が、前記半導体試験装置の
試験能力を示す値である最大試験周波数以下である。

【００１３】本発明に係る請求項２記載の半導体装置試
験治具は、前記信号保持手段が、データの先入れ先出し
動作が可能な少なくとも１のメモリを有し、前記少なく
とも１のメモリは、前記半導体試験装置から与えられる
第１のクロック信号に基づいて前記被試験半導体装置の
前記出力信号を取り込み、前記半導体試験装置から与え
られる第２のクロック信号に基づいて前記出力信号を取
り込んだ順に出力する機能を有している。

【００１４】本発明に係る請求項３記載の半導体装置試
験治具は、前記少なくとも１のメモリが複数のメモリで
あって、前記複数のメモリのうち少なくとも一部はモジ
ュール化され、所定のコネクタに着脱自在に取り付けら
れ、前記所定のコネクタを介して前記被試験半導体装置
および前記半導体試験装置に電気的に接続されている。

【００１５】本発明に係る請求項４記載の半導体装置試
験治具は、前記信号保持手段が、データの先入れ先出し
動作が可能な複数のメモリを有し、前記複数のメモリ
は、所定の信号を受けて保持データの出力を制御する出
力制御機能を有し、そのデータ出力端子は共通して前記
半導体試験装置に接続され、前記複数のメモリは、前記
半導体試験装置から与えられる第１のクロック信号に基
づいて前記被試験半導体装置の前記出力信号を取り込
み、前記複数のメモリに個々に与えるための前記所定の
信号を生成するとともに、前記半導体試験装置から与え
られる第２のクロック信号に基づいて前記複数のメモリ
に個々に与えるための第３のクロック信号を生成する信
号生成手段をさらに備え、前記所定の信号および前記第
３のクロック信号は、前記複数のメモリに個々に異なっ
たタイミングで有意状態となるように生成され、前記複
数のメモリは、前記所定の信号が有意状態であり、かつ
前記第３のクロック信号が有意状態となった場合に、前
記第１のクロック信号に基づいて取り込んだ前記出力信
号を出力する。

【００１６】本発明に係る請求項５記載の半導体装置試
験治具は、前記信号生成手段が、前記複数のメモリに有
意状態となった前記所定の信号および前記第３のクロッ
ク信号を選択的に与える機能を有している。

【００１７】本発明に係る請求項６記載の半導体装置試
験治具は、前記被試験半導体装置の前記出力信号を出力
する所定の出力端子と、前記出力信号が入力される前記
半導体試験装置の所定の入力端子との間に介挿され、前
記被試験半導体装置の前記出力信号を前記信号保持手段
に与えるか、あるいは前記信号保持手段を介さずに直接
に前記半導体試験装置に与えるかを選択するように、前
記出力信号の経路を切り替えるリレー手段をさらに備え
ている。

【００１８】本発明に係る請求項７記載の半導体装置試
験治具は、前記リレー手段が、前記信号保持手段のデー
タ入力端子を、前記被試験半導体装置の前記所定の出力
端子に電気的に接続するか、あるいは電気的な接続を断
つ第１のリレー装置と、前記信号保持手段のデータ出力
端子を、前記半導体試験装置の前記所定の入力端子に電
気的に接続するか、あるいは電気的な接続を断つ第２の
リレー装置とを有している。

【００１９】本発明に係る請求項８記載の半導体装置試
験治具は、被試験半導体装置にテストパターンを与え、
該テストパターンに対応して出力される前記被試験半導
体装置の出力信号と、予め準備された期待値との比較を
行って前記被試験半導体装置の動作試験を行う半導体試
験装置と、前記被試験半導体装置との電気的接続を行う
半導体装置試験治具であって、前記半導体試験装置に接
続され、前記半導体試験装置からの前記テストパターン
を受け、該テストパターンを一時的に保持した後、所定
の周波数で前記被試験半導体装置に与える信号保持手段
を備え、前記所定の周波数が、前記被試験半導体装置の
実用動作周波数である。

【００２０】本発明に係る請求項９記載の半導体装置試
験治具は、前記信号保持手段が、データの先入れ先出し
動作が可能な少なくとも１のメモリを有し、前記少なく
とも１のメモリが、前記半導体試験装置から与えられる
第１のクロック信号に基づいて前記半導体試験装置から
の前記テストパターンを取り込み、前記半導体試験装置
から与えられる第２のクロック信号に基づいて前記テス
トパターンを取り込んだ順に出力する機能を有してい
る。

【００２１】本発明に係る請求項１０記載の半導体装置
試験治具は、前記少なくとも１のメモリが複数のメモリ
であって、前記複数のメモリのうち少なくとも一部はモ
ジュール化され、所定のコネクタに着脱自在に取り付け
られ、前記所定のコネクタを介して前記半導体試験装置
および前記被試験半導体装置に電気的に接続されてい
る。

【００２２】本発明に係る請求項１１記載の半導体装置
試験治具は、前記信号保持手段が、データの先入れ先出
し動作が可能な複数のメモリを有し、前記複数のメモリ
が、所定の信号を受けて取り込むべきデータの入力を制
御する入力制御機能を有し、前記複数のメモリは取り込
んだ前記テストパターンを、前記半導体試験装置から与
えられる第１のクロック信号に基づいて出力し、前記複
数のメモリに個々に与えるための前記所定の信号を生成
するとともに、前記半導体試験装置から与えられる第２
のクロック信号に基づいて前記複数のメモリに個々に与
えるための第３のクロック信号を生成する信号生成手段
をさらに備え、前記所定の信号および前記第３のクロッ
ク信号は、前記複数のメモリに個々に異なったタイミン
グで有意状態となるように生成され、前記複数のメモリ
は、前記所定の信号が有意状態であり、かつ前記第３の
クロック信号が有意状態となった場合に、前記テストパ
ターンを前記第３のクロック信号に基づいて取り込む。

【００２３】本発明に係る請求項１２記載の半導体装置
試験治具は、前記信号生成手段が、前記複数のメモリに
有意状態となった前記所定の信号および前記第３のクロ
ック信号を選択的に与える機能を有している。

【００２４】本発明に係る請求項１３記載の半導体装置
試験治具は、前記半導体試験装置の前記テストパターン
を出力する所定の出力端子と、前記テストパターンが入
力される前記被試験半導体装置の所定の入力端子との間
に介挿され、前記半導体試験装置の前記テストパターン
を前記信号保持手段に与えるか、あるいは前記信号保持
手段を介さずに直接に前記被試験半導体装置に与えるか
を選択するように、前記テストパターンの経路を切り替
えるリレー手段をさらに備えている。

【００２５】本発明に係る請求項１４記載の半導体装置
試験治具は、前記リレー手段が、前記信号保持手段のデ
ータ入力端子を、前記半導体試験装置の前記所定の出力
端子に電気的に接続するか、あるいは電気的な接続を断
つ第１のリレー装置と、前記信号保持手段のデータ出力
端子を、前記被試験半導体装置の前記所定の入力端子に
電気的に接続するか、あるいは電気的な接続を断つ第２
のリレー装置とを有している。

【００２６】本発明に係る請求項１５記載の半導体装置
試験治具は、被試験半導体装置にテストパターンを与
え、該テストパターンに対応して出力される前記被試験
半導体装置の出力信号と、予め準備された期待値との比
較を行って前記被試験半導体装置の動作試験を行う半導
体試験装置と、前記被試験半導体装置との電気的接続を
行う半導体装置試験治具であって、前記半導体試験装置
に接続され、前記半導体試験装置からの前記テストパタ
ーンを受け、該テストパターンを一時的に保持した後、
第１の周波数で前記被試験半導体装置に与える第１の信
号保持手段と、前記被試験半導体装置に接続され、前記
被試験半導体装置の前記出力信号を受け、該出力信号を
一時的に保持した後、第２の周波数で前記半導体試験装
置に与える第２の信号保持手段とを備え、前記第１の周
波数が、前記被試験半導体装置の実用動作周波数であ
り、前記第２の周波数が、前記半導体試験装置の試験能
力を示す値である最大試験周波数以下である。

【００２７】

【発明の実施の形態】

＜Ａ．実施の形態１＞ ＜Ａ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態１として、図１に半導体装置試験治具１Ａ
の構成を示す。図１において、被験体となる被試験半導
体装置（以後ＤＵＴと呼称）６が半導体装置試験治具１
Ａに搭載され、ＤＵＴ６の試験を行うための半導体試験
装置８が半導体装置試験治具１Ａに接続されている。

【００２８】半導体装置試験治具１Ａは半導体試験装置
８との間で信号の授受を行うための入力端子２、３、４
および出力端子５を有し、それぞれが半導体試験装置８
の所定の端子に接続されている。そして、半導体装置試
験治具１Ａには信号保持手段として先入れ先出し（firs
t in first out）動作が可能なメモリ（以後ＦＩＦＯと
呼称）７が搭載されている。

【００２９】図１において入力端子２にはＤＵＴ６が接
続され、半導体試験装置８からテストパターンが与えら
れる。入力端子３にはＤＵＴ６およびＦＩＦＯ７が接続
され、半導体試験装置８からクロック信号ＣＬ１が与え
られる。なお、当該クロック信号ＣＬ１はＦＩＦＯ７に
おいては入力端子ＩＮＣＬＫに与えられる。

【００３０】また、入力端子４にはＦＩＦＯ７が接続さ
れ、半導体試験装置８からクロック信号ＣＬ２が与えら
れる。なお、当該クロック信号ＣＬ２はＦＩＦＯ７にお
いては入力端子ＯＵＴＣＬＫに与えられる。そして、Ｄ
ＵＴ６の出力信号はＦＩＦＯ７のデータ入力端子Ｄに与
えられ、ＦＩＦＯ７のデータ出力端子Ｑは出力端子５に
接続されている。

【００３１】＜Ａ−２．装置動作＞次に半導体装置試験
治具１Ａの動作について、ＦＩＦＯ７の動作を示す図２
を用いて説明する。半導体試験装置８から入力端子２を
介して与えられたテストパターンおよび、入力端子３を
介して与えられたクロック信号ＣＬ１に基づいてＤＵＴ
６が動作する。このとき、クロック信号ＣＬ１はＤＵＴ
６の実用動作周波数と同じ周波数で与えられており、Ｄ
ＵＴ６は実用動作周波数で動作した結果の出力信号を出
力し、当該出力信号がＦＩＦＯ７のデータ入力端子Ｄに
与えられる。

【００３２】ＦＩＦＯ７の入力端子ＩＮＣＬＫには入力
端子３を介してクロック信号ＣＬ１が与えられており、
図２に示すように当該クロック信号の立ち上がりのタイ
ミングでＤＵＴ６の出力信号を一時的にＦＩＦＯ７に取
り込む。

【００３３】クロック信号ＣＬ２は半導体試験装置８の
最大動作周波数以下の周波数で与えられており、ＦＩＦ
Ｏ７に取り込まれたＤＵＴ６の出力信号を、図２に示す
ようにクロック信号ＣＬ２の立ち上がりのタイミングで
データ出力端子Ｑから出力する。なお、出力の順序は取
り込んだ順である。

【００３４】すなわち、図２においてクロック信号ＣＬ
１のサイクルＴ１で取り込まれた１番目のデータは、ク
ロック信号ＣＬ２の１番目の立ち上がり（サイクルＴ１
のクロック信号ＣＬ１の立ち下がり）のタイミングでデ
ータ出力端子Ｑから出力される。なお、１番目のデータ
の出力はクロック信号ＣＬ２の２番目の立ち上がり（サ
イクルＴ３のクロック信号ＣＬ１の立ち下がり）まで続
き、クロック信号ＣＬ２の２番目の立ち上がりのタイミ
ングによって、クロック信号ＣＬ２のサイクルＴ２で取
り込まれた２番目のデータが出力され始める。

【００３５】また、２番目のデータの出力はクロック信
号ＣＬ２の３番目の立ち上がり（サイクルＴ６のクロッ
ク信号ＣＬ１の立ち下がり）まで続き、クロック信号Ｃ
Ｌ２の３番目の立ち上がりのタイミングによって、クロ
ック信号ＣＬ１のサイクルＴ３で取り込まれた３番目の
データが出力され始める。

【００３６】従って、クロック信号ＣＬ１の１サイクル
を基準サイクルとすると、データ出力端子Ｑから出力さ
れる１番目のデータのサイクル長は基準サイクルの２倍
となっている。また、データ出力端子Ｑから出力される
２番目のデータのサイクル長は基準サイクルの３倍とな
っている。

【００３７】＜Ａ−３．特徴的作用効果＞このように、
ＤＵＴ６の出力信号を一時的にＦＩＦＯ７に取り込み、
任意の周期を与えることが可能なクロック信号ＣＬ２の
タイミングに合わせて出力することにより、ＤＵＴ６を
実用動作周波数で試験できるとともに、ＤＵＴ６の出力
信号を半導体試験装置８において最大動作周波数以下で
観測することが可能となる。

【００３８】従って、１試験周期を複数に分割して、複
数回の試験を実施することで出力信号の良否を判定する
といった方法に比べて試験時間を短縮することが可能で
あり、実用動作周波数の増大に伴う試験時間の増大を抑
制することができる。また、最大動作周波数がＤＵＴ６
の実用動作周波数と同じ半導体試験装置８を準備する必
要がないので、実用動作周波数の増大に伴う設備投資の
増大を防止することができる。

【００３９】なお、図１に示す半導体装置試験治具１Ａ
は、入力１ビット、出力１ビットのＤＵＴ６を搭載した
構成を示したが、入力多ビット、出力多ビットのＤＵＴ
を搭載する場合にも対応できることは言うまでもない。
その場合には、ＦＩＦＯ７も多ビット対応のものを使用
する。

【００４０】＜Ｂ．実施の形態２＞ ＜Ｂ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態２として、図３に半導体装置試験治具１Ｂ
の構成を示す。図１および図２を用いて説明した半導体
装置試験治具１Ａにおいては、ＤＵＴ６の出力が１ビッ
トの構成を示したが、以下においてはＤＵＴ６の出力が
多ビットの構成を示す。

【００４１】図３において、ＤＵＴ６が半導体装置試験
治具１Ｂに搭載され、ＤＵＴ６の試験を行うための半導
体試験装置８が半導体装置試験治具１Ｂに接続されてい
る。

【００４２】半導体装置試験治具１Ｂは半導体試験装置
８との間で信号の授受を行うための入力端子２、３、４
および出力端子５１〜５４を有している。また、半導体
装置試験治具１ＢにはＦＩＦＯ７およびＦＩＦＯモジュ
ール１０が搭載されている。

【００４３】図３において入力端子２にはＤＵＴ６が接
続され、半導体試験装置８からテストパターンが与えら
れる。

【００４４】入力端子３にはＤＵＴ６およびＦＩＦＯ７
が接続されるとともに、ＦＩＦＯモジュール１０のコネ
クタ９が接続され、半導体試験装置８からクロック信号
ＣＬ１が与えられる。なお、当該クロック信号ＣＬ１は
ＦＩＦＯ７においては入力端子ＩＮＣＬＫに与えられ
る。

【００４５】また、入力端子４にはＦＩＦＯ７およびコ
ネクタ９が接続され、半導体試験装置８からクロック信
号ＣＬ２が与えられる。なお、当該クロック信号ＣＬ２
はＦＩＦＯ７においては入力端子ＯＵＴＣＬＫに与えら
れる。そして、ＤＵＴ６の出力信号はＦＩＦＯ７のデー
タ入力端子Ｄおよびコネクタ９に与えられ、ＦＩＦＯ７
のデータ出力端子ＱおよびＦＩＦＯモジュール１０のコ
ネクタ９は出力端子５１〜５４に接続されている。

【００４６】次に図４を用いてＦＩＦＯモジュール１０
の構成を示す。図４に示すようにＦＩＦＯモジュール１
０内にはＦＩＦＯ７と同じＦＩＦＯ７１〜７３が搭載さ
れている。

【００４７】ＦＩＦＯ７１〜７３のそれぞれの入力端子
ＩＮＣＬＫおよび入力端子ＯＵＴＣＬＫは、外部接続端
子ＩＬおよびＯＬに共通に接続され、ＦＩＦＯ７１〜７
３のそれぞれのデータ入力端子Ｄは外部接続端子Ｄ１〜
Ｄ３に個々に接続され、ＦＩＦＯ７１〜７３のそれぞれ
のデータ出力端子Ｑは外部接続端子Ｑ１〜Ｑ３に個々に
接続されている。なお、外部接続端子ＩＬ、ＯＬ、Ｄ１
〜Ｄ３、Ｑ１〜Ｑ３はコネクタ９を介して、それぞれ入
力端子３、４、ＤＵＴ６の所定の出力端子、出力端子５
２〜５４に接続される。

【００４８】＜Ｂ−２．装置動作＞半導体装置試験治具
１Ｂの動作は、図２を用いて説明した半導体装置試験治
具１Ａと基本的には同じである。すなわち、半導体試験
装置８から入力端子２を介して与えられたテストパター
ンおよび、入力端子３を介して与えられたクロック信号
ＣＬ１に基づいてＤＵＴ６を動作させ、その出力信号を
ＦＩＦＯ７およびＦＩＦＯ７１〜７３のデータ入力端子
Ｄに与える。そして、ＦＩＦＯ７およびＦＩＦＯ７１〜
７３の入力端子ＩＮＣＬＫに与えられるクロック信号Ｃ
Ｌ１に基づいてＤＵＴ６の出力信号を一時的にＦＩＦＯ
７およびＦＩＦＯ７１〜７３に取り込む。そして、ＦＩ
ＦＯ７およびＦＩＦＯ７１〜７３に取り込まれたＤＵＴ
６の出力信号を、半導体試験装置８の最大動作周波数以
下の周波数を有するクロック信号ＣＬ２に基づいてデー
タ出力端子Ｑから出力する。

【００４９】従って、動作において異なるのはＦＩＦＯ
７およびＦＩＦＯ７１〜７３の４つのＦＩＦＯから同時
にＤＵＴ６の出力信号が出力される点である。

【００５０】＜Ｂ−３．特徴的作用効果＞このように、
ＤＵＴ６の出力信号を一時的にＦＩＦＯ７およびＦＩＦ
Ｏ７１〜７３に取り込み、任意の周期を与えることが可
能なクロック信号ＣＬ２のタイミングに合わせて出力す
ることにより、出力４ビットのＤＵＴ６を実用動作周波
数で試験することができ、ＤＵＴ６の出力信号を半導体
試験装置８において最大動作周波数以下で観測すること
が可能となる。

【００５１】また、ＦＩＦＯモジュール１０を用いて多
ビットの出力に対応する構成であるが、試験対象となる
ＤＵＴが入力１ビット、出力１ビットのＤＵＴ６である
場合には、ＦＩＦＯモジュール１０をコネクタ９から取
り外すことで、図１に示した半導体装置試験治具１Ａと
実質的に同じ構成にすることができ、半導体装置試験治
具の転用が可能となって治具作成費用を低減させること
ができる。また、ＦＩＦＯモジュール１０を取り外して
他の半導体装置試験治具に取り付けることで、ＦＩＦＯ
モジュール１０を共有することができ、治具作成費用を
低減させることができる。

【００５２】なお、図３に示す半導体装置試験治具１Ｂ
は、出力４ビットのＤＵＴ６を搭載した構成を示した
が、出力が４ビット以上のＤＵＴを搭載する場合にも対
応できることは言うまでもない。

【００５３】＜Ｃ．実施の形態３＞ ＜Ｃ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態３として、図５に半導体装置試験治具１Ｃ
の構成を示す。図３および図４を用いて説明した半導体
装置試験治具１Ｂにおいては、ＤＵＴ６の出力が４ビッ
トで、当該出力を半導体装置試験治具１Ｂから同時に半
導体試験装置８に与える構成について示したが、以下に
おいてはＤＵＴ６の多ビットの出力を時間差をつけて半
導体試験装置８に与える構成について示す。

【００５４】図５において、ＤＵＴ６が半導体装置試験
治具１Ｃに搭載され、ＤＵＴ６の試験を行うための半導
体試験装置８が半導体装置試験治具１Ｃに接続されてい
る。

【００５５】半導体装置試験治具１Ｃは半導体試験装置
８との間で信号の授受を行うための入力端子２、３、４
および出力端子５を有している。また、半導体装置試験
治具１Ｃにはアウトプットイネーブル端子ＯＥを有した
ＦＩＦＯ１１およびＦＩＦＯモジュール１２、オフセッ
ト端子を有した４ビットのカウンタ回路で構成される選
択回路１３が搭載されている。なお、選択回路１３は入
力端子４から与えられるクロック信号ＣＬ２に基づいて
信号を生成し、出力端子Ｅ<0>〜<3>およびクロック出力
端子ＣＬＫＯＵＴ<0>〜<3>から出力するので、信号生成
手段と呼称することができる。

【００５６】図５において入力端子２にはＤＵＴ６が接
続され、半導体試験装置８からテストパターンが与えら
れる。

【００５７】入力端子３にはＤＵＴ６およびＦＩＦＯ１
１が接続されるとともに、ＦＩＦＯモジュール１２のコ
ネクタ９が接続され、半導体試験装置８からクロック信
号ＣＬ１が与えられる。なお、当該クロック信号ＣＬ１
はＦＩＦＯ１１においては入力端子ＩＮＣＬＫに与えら
れる。

【００５８】また、入力端子４は選択回路１３の入力端
子Ｔに接続され、半導体試験装置８からクロック信号Ｃ
Ｌ２が与えられる。また、選択回路１３の４つのクロッ
ク出力端子ＣＬＫＯＵＴ<0>〜<3>は、ＦＩＦＯ１１の入
力端子ＯＵＴＣＬＫおよびコネクタ９に接続され、選択
回路１３の４つの出力端子Ｅ<0>〜<3>は、ＦＩＦＯ１１
のアウトプットイネーブル端子ＯＥおよびコネクタ９に
接続されている。そして、選択回路１３の２つのオフセ
ット端子ＯＳ<0>および<1>には接地電位が与えられる構
成となっている。

【００５９】ＤＵＴ６の出力信号はＦＩＦＯ１１のデー
タ入力端子Ｄおよびコネクタ９に与えられ、ＦＩＦＯ１
１のデータ出力端子Ｑおよびコネクタ９は出力端子５に
共通に接続されている。

【００６０】次に図６を用いてＦＩＦＯモジュール１２
の構成を示す。図６に示すようにＦＩＦＯモジュール１
２内にはＦＩＦＯ１１と同一のＦＩＦＯ１１１〜１１３
が搭載されている。

【００６１】ＦＩＦＯ１１１〜１１３のそれぞれの入力
端子ＩＮＣＬＫは、外部接続端子ＩＬに共通に接続さ
れ、ＦＩＦＯ１１１〜１１３のそれぞれの入力端子ＯＵ
ＴＣＬＫおよびアウトプットイネーブル端子ＯＥは、外
部接続端子ＯＬ１〜ＯＬ３およびＯＥ１〜ＯＥ３に個々
に接続されている。

【００６２】また、ＦＩＦＯ１１１〜１１３のそれぞれ
のデータ入力端子Ｄおよびデータ出力端子Ｑは外部接続
端子Ｄ１〜Ｄ３およびＱ１〜Ｑ３に個々に接続されてい
る。なお、外部接続端子ＩＬ、ＯＬ１〜ＯＬ３、ＯＥ１
〜ＯＥ３、Ｄ１〜Ｄ３、Ｑ１〜Ｑ３はコネクタ９を介し
て、それぞれ入力端子３、選択回路１３のクロック出力
端子ＣＬＫＯＵＴ<1>〜<3>、選択回路１３の出力端子Ｅ
<1>〜<3>、出力端子５に接続される。

【００６３】＜Ｃ−２．装置動作＞次に図７〜図９を用
いて半導体装置試験治具１Ｃの動作について説明する。
まず、図７を用いてＦＩＦＯ１１単体での動作について
説明する。

【００６４】半導体試験装置８から入力端子２を介して
与えられたテストパターンおよび、入力端子３を介して
与えられたクロック信号ＣＬ１に基づいてＤＵＴ６が動
作する。このとき、入力端子ＩＮＣＬＫに与えられるク
ロック信号ＣＬ１はＤＵＴ６の実用動作周波数と同じ周
波数で与えられており、ＤＵＴ６は実用動作周波数で動
作した結果の出力信号を出力し、当該出力信号がＦＩＦ
Ｏ１１およびＦＩＦＯモジュール１２内のＦＩＦＯ１１
１〜１１３のデータ入力端子Ｄに与えられる。

【００６５】ＦＩＦＯ１１およびＦＩＦＯ１１１〜１１
３の入力端子ＩＮＣＬＫには入力端子３を介してクロッ
ク信号ＣＬ１が与えられており、図７に示すように当該
クロック信号の立ち上がりのタイミングでＤＵＴ６の出
力信号を一時的にＦＩＦＯ７に取り込む。

【００６６】クロック信号ＣＬ２は半導体試験装置８の
最大動作周波数以下の周波数で与えられており、ＦＩＦ
Ｏ７に取り込まれたＤＵＴ６の出力信号を、図７に示す
ようにクロック信号ＣＬ２の立ち上がりのタイミングで
データ出力端子Ｑから出力しようとするが、アウトプッ
トイネーブル端子ＯＥが有意である場合にのみＱ端子に
出力が可能となる。アウトプットイネーブル端子ＯＥに
与えられる信号が有意状態でない場合は、データ出力端
子Ｑの出力が抑止され、データ出力端子Ｑは高インピー
ダンス状態となる。

【００６７】すなわち、図７においてクロック信号ＣＬ
１のサイクルＴ１で取り込まれた１番目のデータは、ク
ロック信号ＣＬ２の１番目の立ち上がり（サイクルＴ１
のクロック信号ＣＬ１の立ち下がり）のタイミングでデ
ータ出力端子Ｑから出力される。これは、同時にアウト
プットイネーブル端子ＯＥが立ち上がって有意状態とな
っているからである。なお、１番目のデータの出力はア
ウトプットイネーブル端子ＯＥが有意状態にある期間続
く。

【００６８】そして、クロック信号ＣＬ２の２番目の立
ち上がり（サイクルＴ３のクロック信号ＣＬ１の立ち下
がり）の際には、クロック信号ＣＬ１のサイクルＴ２で
取り込まれた２番目のデータがデータ出力端子Ｑから出
力されるはずであるが、アウトプットイネーブル端子Ｏ
Ｅが有意状態となっていないので、データ出力端子Ｑの
出力が抑止され、データ出力端子Ｑは高インピーダンス
状態となっている。そして、クロック信号ＣＬ１のサイ
クルＴ５でアウトプットイネーブル端子ＯＥが有意状態
となるので、サイクルＴ２で取り込まれた２番目のデー
タがデータ出力端子Ｑから出力されるが、クロック信号
ＣＬ１のサイクルＴ６でアウトプットイネーブル端子Ｏ
Ｅが有意状態ではなくなるので、データ出力端子Ｑの出
力が抑止され、データ出力端子Ｑは高インピーダンス状
態となる。

【００６９】次に、図８および図９を用いて半導体装置
試験治具１Ｃの動作について説明する。なお、図８およ
び図９はＡＡ’線において接続される図である。

【００７０】まず、半導体試験装置８から入力端子２を
介してテストパターンを、入力端子３を介してクロック
信号ＣＬ１をＤＵＴ６に与えて、ＤＵＴ６を動作させ
る。

【００７１】ここで、選択回路１３はオフセット端子を
有した４ビットのカウンタ回路で構成されているので、
オフセット端子ＯＳ<0>および<1>に与えるデータの組み
合わせによって、ＦＩＦＯ１１およびＦＩＦＯ１１１〜
１１３のうち幾つを選択するかを決定できる。

【００７２】例えば、オフセット端子ＯＳ<0>および<1>
に与えられるデータが共に０の場合を選択番号０として
４ビットの出力を全て有意状態とし、また、オフセット
端子ＯＳ<0>および<1>に与えられるデータが０および１
の場合を、選択番号１として上位３ビットの出力を有意
状態とし、また、オフセット端子ＯＳ<0>および<1>に与
えられるデータが１および０の場合を、選択番号２とし
て上位２ビットの出力を有意状態とし、また、オフセッ
ト端子ＯＳ<0>および<1>に与えられるデータが共に１の
場合を、選択番号３として上位１ビットを有意状態にす
るように決定する。

【００７３】なお、図８および図９においては、クロッ
ク信号ＣＬ１のサイクルＴ１でオフセット端子ＯＳ<0>
および<1>に所定のデータを与えて選択番号を２とし、
４ビットのうち上位２ビットを有意状態とし、ＦＩＦＯ
モジュール１２内のＦＩＦＯ１１２および１１３を選択
している。

【００７４】すなわち、図９に示すように、クロック信
号ＣＬ１のサイクルＴ２およびＴ５において出力端子Ｅ
<2>およびクロック出力端子ＣＬＫＯＵＴ<2>を有意状態
とすると、ＦＩＦＯモジュール１２のデータ入力端子Ｄ
２を介してＦＩＦＯ１１２にクロック信号ＣＬ１のサイ
クルＴ１で取り込まれたデータ１ｃが、ＦＩＦＯモジュ
ール１２のデータ出力端子Ｑ２に出力され、クロック信
号ＣＬ１のサイクルＴ２で取り込まれたデータ２ｃが、
サイクルＴ５でＦＩＦＯモジュール１２のデータ出力端
子Ｑ２に出力される。

【００７５】また、クロック信号ＣＬ１のサイクルＴ３
およびＴ６において出力端子Ｅ<3>およびクロック出力
端子ＣＬＫＯＵＴ<3>を有意状態とすると、ＦＩＦＯモ
ジュール１２のデータ入力端子Ｄ３を介してＦＩＦＯ１
１３にクロック信号ＣＬ１のサイクルＴ１で取り込まれ
たデータ１ｄが、ＦＩＦＯモジュール１２のデータ出力
端子Ｑ３に出力され、クロック信号ＣＬ１のサイクルＴ
２で取り込まれたデータ２ｄが、サイクルＴ６でＦＩＦ
Ｏモジュール１２のデータ出力端子Ｑ３に出力される。

【００７６】従って、選択番号を２とした場合にはＦＩ
ＦＯモジュール１２のデータ出力端子Ｑ２およびＱ３か
らの出力信号が出力端子５に与えられる。ここで、デー
タ出力端子Ｑ２およびＱ３から出力される出力信号は、
それぞれ時間差を有して与えられるので、出力信号どう
しが競合することなく半導体試験装置８に与えられるこ
とになる。

【００７７】なお、以上の説明では選択番号を２とした
場合について説明したが、図８および図９には選択番号
を１とする場合、選択番号を０とする場合についても示
している。ただし、これらの選択番号を決定するクロッ
ク信号ＣＬ１のサイクルは、選択番号を２とした場合と
は異なっているので、データの取り出しサイクルも異な
る。従って、図８および図９では選択番号を２とした場
合について示し、選択番号を１とする場合、選択番号を
０とする場合に対応した図とはなっていない。

【００７８】また、１のＤＵＴの試験においては選択番
号は予め決定されている。従って、図８および図９のよ
うに１の試験中に選択番号を次々と変更するような場合
はない。例えば、図５においては、オフセット端子ＯＳ
<0>および<1>には接地電位が与えられる構成を示した
が、この場合は、オフセット端子ＯＳ<0>および<1>に与
えられるデータは共に０となり選択番号は０となる。試
験対象となるＤＵＴが全て同じものであれば、選択番号
を変更する必要はない。

【００７９】選択番号を変更するにはオフセット端子Ｏ
Ｓ<0>および<1>に与えるデータを変更しなければならな
い。そのためには、オフセット端子ＯＳ<0>および<1>の
少なくとも一方にデータ１を与える必要があるが、その
場合には、その端子を所定の電源電位に接続すれば良
い。また、オフセット端子ＯＳ<0>および<1>を半導体試
験装置８の所定の端子に接続し、そこから任意に０デー
タあるいは１データを与えるようにしても良い。

【００８０】＜Ｃ−３．特徴的作用効果＞以上説明した
ように、ＤＵＴ６の多ビットの出力を取り込む複数のＦ
ＩＦＯの出力を排他的に選択し、ＤＵＴ６の多ビットの
出力を時間差をつけて半導体試験装置８に与えることに
より、半導体試験装置８の信号端子の個数を削減するこ
とができる。

【００８１】また、ＤＵＴ６の出力端子よりも半導体試
験装置８の入力端子の個数が少ないような場合、ＤＵＴ
６の出力を１つにまとめて出力することにより、ＤＵＴ
６の全ての出力に対して試験結果の観測を行うことがで
きる。

【００８２】＜Ｄ．実施の形態４＞ ＜Ｄ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態４として、図１０に半導体装置試験治具１
Ｄの構成を示す。先に説明した実施の形態１〜３におい
ては、半導体試験装置８を用いてＤＵＴ６の交流試験を
行うための構成であったが、以下においてはＤＵＴ６の
直流試験も可能とする構成を示す。

【００８３】図１０において、出力４ビットのＤＵＴ６
が半導体装置試験治具１Ｄに搭載され、ＤＵＴ６の試験
を行うための半導体試験装置８が半導体装置試験治具１
Ｄに接続されている。

【００８４】半導体装置試験治具１Ｄは半導体試験装置
８との間で信号の授受を行うための入力端子２、３、４
および出力端子５１〜５４を有している。また、半導体
装置試験治具１ＤにはＦＩＦＯ７、ＦＩＦＯモジュール
１０、およびリレー装置１４１〜１４４８が搭載されて
いる。

【００８５】図１０において入力端子２にはＤＵＴ６が
接続され、半導体試験装置８からテストパターンが与え
られる。

【００８６】入力端子３にはＤＵＴ６およびＦＩＦＯ７
が接続されるとともに、ＦＩＦＯモジュール１０のコネ
クタ９が接続され、半導体試験装置８からクロック信号
ＣＬ１が与えられる。なお、当該クロック信号ＣＬ１は
ＦＩＦＯ７においては入力端子ＩＮＣＬＫに与えられ
る。

【００８７】また、入力端子４にはＦＩＦＯ７およびコ
ネクタ９が接続され、半導体試験装置８からクロック信
号ＣＬ２が与えられる。なお、当該クロック信号ＣＬ２
はＦＩＦＯ７においては入力端子ＯＵＴＣＬＫに与えら
れる。そして、ＤＵＴ６の４つの出力はリレー装置１４
１〜１４４の主端子Ｍにそれぞれ接続されている。

【００８８】リレー装置１４１〜１４８は主端子Ｍの他
に、２つの切り替え端子ＡおよびＢを有し、主端子Ｍを
切り替え端子ＡあるいはＢに接続することで、主端子Ｍ
に与えられる信号の経路を切り替える装置である。

【００８９】そして、図１０においてはリレー装置１４
１の切り替え端子ＢはＦＩＦＯ７のデータ入力端子Ｄに
接続され、リレー装置１４２〜１４４の切り替え端子Ｂ
はＦＩＦＯモジュール１０のコネクタ９に接続されてい
る。

【００９０】また、リレー装置１４１〜１４４の切り替
え端子Ａは、リレー装置１４５〜１４８の切り替え端子
Ａにそれぞれ接続され、リレー装置１４５の切り替え端
子ＢはＦＩＦＯ７のデータ出力端子Ｑに接続され、リレ
ー装置１４６〜１４８の切り替え端子ＢはＦＩＦＯモジ
ュール１０のコネクタ９に接続されている。

【００９１】そして、リレー装置１４５〜１４８の主端
子Ｍは出力端子５１〜５４にそれぞれ接続されている。

【００９２】なお、ＦＩＦＯモジュール１０の構成は実
施の形態２において図４を用いて説明しているので重複
する説明は省略するが、ＦＩＦＯ７１〜７３のそれぞれ
のデータ入力端子Ｄは外部接続端子Ｄ１〜Ｄ３に個々に
接続され、ＦＩＦＯ７１〜７３のそれぞれのデータ出力
端子Ｑは外部接続端子Ｑ１〜Ｑ３に個々に接続され、外
部接子Ｄ１〜Ｄ３、Ｑ１〜Ｑ３はコネクタ９を介して、
それぞれリレー装置１４２〜１４４の切り替え端子Ｂお
よびリレー装置１４６〜１４８の切り替え端子Ｂに接続
される。

【００９３】＜Ｄ−２．装置動作＞半導体装置試験治具
１Ｄを用いてＤＵＴ６の交流試験を行う際は、リレー装
置１４１〜１４８の全ての主端子Ｍを切り替え端子Ｂに
接続する。なお、交流試験の動作は、図３を用いて説明
した半導体装置試験治具１Ｂと同じであるので重複する
説明は省略する。

【００９４】一方、半導体装置試験治具１Ｄを用いてＤ
ＵＴ６の直流試験を行う際は、リレー装置１４１〜１４
８の全ての主端子Ｍを切り替え端子Ａに接続すること
で、ＤＵＴ６の出力信号がＦＩＦＯ７およびＦＩＦＯモ
ジュール１０内のＦＩＦＯ７１〜７３に与えられること
なく、直接に出力端子５１〜５４に与えられることにな
る。

【００９５】＜Ｄ−３．特徴的作用効果＞以上説明した
ように、半導体装置試験治具１Ｄにリレー装置１４１〜
１４８を備え、ＤＵＴ６の直流試験を行う場合には、Ｄ
ＵＴ６の出力信号をＦＩＦＯを介さずに直接に半導体試
験装置８に与えるように信号経路を切り替えるので、交
流試験だけでなく直流試験にも使用可能な半導体装置試
験治具を得ることができる。

【００９６】また、ＦＩＦＯ７およびＦＩＦＯモジュー
ル１０内のＦＩＦＯ７１〜７３は、直流試験の際にはリ
レー装置１４１〜１４８によってＤＵＴ６の出力信号が
与えられる経路から完全に電気的に切り離されるので、
ＦＩＦＯが負荷となってＤＵＴ６の出力信号が変化する
ことなどが防止され、高精度の試験が可能となる。

【００９７】＜Ｅ．実施の形態５＞ ＜Ｅ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態５として、図１１に半導体装置試験治具１
Ｅの構成を示す。先に説明した実施の形態１〜４におい
ては、半導体試験装置８がＤＵＴ６の動作周波数と同じ
程度の入力信号を生成することができるが、ＤＵＴ６の
出力信号がＤＵＴ６の実用動作周波数と同じ程度であっ
て、それが半導体試験装置８に固有の最大試験周波数よ
りも高い場合には、ＤＵＴ６の出力信号の観測が半導体
試験装置８の最大試験周波数で制限されるという問題を
解決するための構成を示したが、以下においては、半導
体試験装置８がＤＵＴ６の実用動作周波数と同じ周波数
の入力信号、すなわちテストパターンを生成することが
できない場合に、ＤＵＴ６を実用動作周波数で動作させ
ることができないという問題を解決するための構成につ
いて説明する。

【００９８】図１１において、ＤＵＴ６が半導体装置試
験治具１Ｅに搭載され、ＤＵＴ６の試験を行うための半
導体試験装置８が半導体装置試験治具１Ｅに接続されて
いる。

【００９９】半導体装置試験治具１Ｅは半導体試験装置
８との間で信号の授受を行うための入力端子２、３、４
および出力端子５を有している。また、半導体装置試験
治具１ＥにはＦＩＦＯ７が搭載されている。

【０１００】図１１において入力端子２にはＦＩＦＯ７
のデータ入力端子Ｄが接続され、半導体試験装置８から
テストパターンが与えられる。また、入力端子３にはＦ
ＩＦＯ７の入力端子ＩＮＣＬＫが接続され、半導体試験
装置８からクロック信号ＣＬ１が与えられる。また、入
力端子４にはＦＩＦＯ７の入力端子ＯＵＴＣＬＫおよび
ＤＵＴ６が接続され、半導体試験装置８からクロック信
号ＣＬ２が与えられる。そして、ＤＵＴ６の出力信号は
出力端子５に接続されている。

【０１０１】＜Ｅ−２．装置動作＞次に半導体装置試験
治具１Ｅの動作について説明する。なお、ＦＩＦＯ７の
単体での動作は、実施の形態１において図２を用いて説
明した動作と同じであるので、重複する説明は省略す
る。

【０１０２】まず、半導体試験装置８から入力端子２を
介してＦＩＦＯ７のデータ入力端子にテストパターンを
与える。また、半導体試験装置８から入力端子３を介し
て入力するクロック信号ＣＬ１は、半導体試験装置８の
最大試験周波数以下の周波数を有し、入力端子２から入
力されるテストパターンと同一の周波数に設定されてい
る。従って、入力端子２から入力されるテストパターン
は、クロック信号ＣＬ１に基づいてＦＩＦＯ７に一時的
に取り込まれる。

【０１０３】そして、テストパターンが所定量だけＦＩ
ＦＯ７に取り込まれると、入力端子４から入力されたク
ロック信号ＣＬ２に基づいて、取り込んだ順序が早いデ
ータから順にデータ出力端子ＱからＤＵＴ６に向けて出
力する。

【０１０４】なお、テストパターンをＦＩＦＯ７に取り
込むタイミングは、図２に示したようにクロック信号Ｃ
Ｌ１の立ち上がりのタイミングであっても良いし、ＦＩ
ＦＯ７に取り込まれたテストパターンを出力するタイミ
ングは、図２に示したようにクロック信号ＣＬ２の立ち
上がりのタイミングであっても良いことは言うまでもな
い。

【０１０５】ここで、クロック信号ＣＬ２はＤＵＴ６の
実用動作周波数と同一の周波数を有している。従って、
ＤＵＴ６は実用動作周波数で動作することになり、その
結果の出力信号が出力端子５を介して半導体試験装置８
に与えられることになる。なお、ここで被験対象となる
ＤＵＴ６は、実用動作周波数で動作した結果の出力信号
が半導体試験装置８の最大試験周波数以下の周波数とな
るような装置であるので、ＤＵＴ６の出力信号の観測が
半導体試験装置８の最大試験周波数で制限されるという
問題は発生しない。

【０１０６】＜Ｅ−３．特徴的作用効果＞以上説明した
ように半導体装置試験治具１Ｅは、半導体試験装置８か
ら入力端子２を介してＦＩＦＯ７のデータ入力端子にテ
ストパターンを与え、当該テストパターンを半導体試験
装置８の最大試験周波数以下の周波数を有するクロック
信号ＣＬ１に基づいて一時的に取り込み、ＤＵＴ６の実
用動作周波数と同一の周波数を有したクロック信号ＣＬ
２に基づいてＤＵＴ６に向けて出力するので、半導体試
験装置８がＤＵＴ６の実用動作周波数と同じ周波数の入
力信号、すなわちテストパターンを生成することができ
ない場合でも、ＤＵＴ６を実用動作周波数で動作させる
ことができる。

【０１０７】＜Ｆ．実施の形態６＞ ＜Ｆ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態６として、図１２に半導体装置試験治具１
Ｆの構成を示す。図１１を用いて説明した半導体装置試
験治具１Ｅにおいては、ＤＵＴ６の出力が１ビットの構
成を示したが、以下においてはＤＵＴ６の出力が多ビッ
トの構成を示す。

【０１０８】図１２において、ＤＵＴ６が半導体装置試
験治具１Ｆに搭載され、ＤＵＴ６の試験を行うための半
導体試験装置８が半導体装置試験治具１Ｆに接続されて
いる。

【０１０９】半導体装置試験治具１Ｆは半導体試験装置
８との間で信号の授受を行うための入力端子２１〜２
４、３、４および出力端子５を有している。また、半導
体装置試験治具１ＦにはＦＩＦＯ７およびＦＩＦＯモジ
ュール１０が搭載されている。

【０１１０】図１２において入力端子２１にはＦＩＦＯ
７のデータ入力端子Ｄが接続され、入力端子２２〜２４
にはＦＩＦＯモジュール１０のコネクタ９が接続され、
半導体試験装置８からテストパターンが与えられる。ま
た、入力端子３にはＦＩＦＯ７の入力端子ＩＮＣＬＫが
接続されるとともにＦＩＦＯモジュール１０のコネクタ
９が接続され、半導体試験装置８からクロック信号ＣＬ
１が与えられる。また、入力端子４にはＦＩＦＯ７の入
力端子ＯＵＴＣＬＫおよびＤＵＴ６が接続され、半導体
試験装置８からクロック信号ＣＬ２が与えられる。

【０１１１】そして、ＦＩＦＯ７のデータ出力端子Ｑお
よびＦＩＦＯモジュール１０のコネクタ９はＤＵＴ６に
接続され、ＤＵＴ６の出力は出力端子５に接続されてい
る。

【０１１２】なお、ＦＩＦＯモジュール１０の構成は図
４を用いて説明しているので重複する説明は省略する
が、ＦＩＦＯモジュール１０の外部接続端子ＩＬ、Ｏ
Ｌ、Ｄ１〜Ｄ３、Ｑ１〜Ｑ３はコネクタ９を介して、そ
れぞれ入力端子３、４、２２〜２４およびＤＵＴ６に接
続される。

【０１１３】＜Ｆ−２．装置動作＞半導体装置試験治具
１Ｆの動作は、図１１を用いて説明した半導体装置試験
治具１Ｅと基本的には同じである。すなわち、半導体試
験装置８から入力端子２１〜２４を介してＦＩＦＯ７お
よびＦＩＦＯモジュール１０内のＦＩＦＯ７１〜７３の
データ入力端子Ｄにテストパターンを与える。また、半
導体試験装置８から入力端子３を介して入力するクロッ
ク信号ＣＬ１は、半導体試験装置８の最大試験周波数以
下の周波数を有し、入力端子２１〜２４から入力される
テストパターンと同一の周波数に設定されている。従っ
て、入力端子２１〜２４から入力されるテストパターン
は、クロック信号ＣＬ１に基づいてＦＩＦＯ７およびＦ
ＩＦＯ７１〜７３に一時的に取り込まれる。

【０１１４】そして、テストパターンが所定量だけＦＩ
ＦＯ７およびＦＩＦＯ７１〜７３に取り込まれると、入
力端子４から入力されたクロック信号ＣＬ２に基づい
て、取り込んだ順序が早いデータから順にそれぞれのデ
ータ出力端子ＱからＤＵＴ６に向けて出力する。

【０１１５】なお、テストパターンをＦＩＦＯ７に取り
込むタイミングは、図２に示したようにクロック信号Ｃ
Ｌ１の立ち上がりのタイミングであっても良いし、ＦＩ
ＦＯ７に取り込まれたテストパターンを出力するタイミ
ングは、図２に示したようにクロック信号ＣＬ２の立ち
上がりのタイミングであっても良いことは言うまでもな
い。

【０１１６】ここで、クロック信号ＣＬ２はＤＵＴ６の
実用動作周波数と同一の周波数を有している。従って、
ＤＵＴ６は実用動作周波数で動作することになり、その
結果の出力信号が出力端子５を介して半導体試験装置８
に与えられることになる。なお、ここで被験対象となる
ＤＵＴ６は、実用動作周波数で動作した結果の出力信号
が半導体試験装置８の最大試験周波数以下の周波数とな
るような装置であるので、ＤＵＴ６の出力信号の観測が
半導体試験装置８の最大試験周波数で制限されるという
問題は発生しない。

【０１１７】＜Ｆ−３．特徴的作用効果＞このように、
半導体試験装置８から入力端子２１〜２４を介してＦＩ
ＦＯ７およびＦＩＦＯ７１〜７３のデータ入力端子にテ
ストパターンを与え、当該テストパターンを半導体試験
装置８の最大試験周波数以下の周波数を有するクロック
信号ＣＬ１に基づいて一時的に取り込み、ＤＵＴ６の実
用動作周波数と同一の周波数を有したクロック信号ＣＬ
２に基づいてＤＵＴ６に向けて出力するので、半導体試
験装置８がＤＵＴ６の実用動作周波数と同じ周波数の入
力信号を生成することができない場合でも、ＤＵＴ６を
実用動作周波数で動作させることができる。

【０１１８】また、ＦＩＦＯモジュール１０を用いて多
ビットの入力に対応する構成であるので、試験対象とな
るＤＵＴの入力が１ビットである場合には、ＦＩＦＯモ
ジュール１０をコネクタ９から取り外すことで、図１１
に示した半導体装置試験治具１Ｅと実質的に同じ構成に
することができ、半導体装置試験治具の転用が可能とな
って治具作成費用を低減させることができる。また、Ｆ
ＩＦＯモジュール１０を取り外して他の半導体装置試験
治具に取り付けることで、ＦＩＦＯモジュール１０を共
有することができ、治具作成費用を低減させることがで
きる。

【０１１９】＜Ｇ．実施の形態７＞ ＜Ｇ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態７として、図１３に半導体装置試験治具１
Ｇの構成を示す。図１２を用いて説明した半導体装置試
験治具１Ｆにおいては、ＤＵＴ６の出力が４ビットで、
半導体装置試験治具１Ｆから当該出力を同時に半導体試
験装置８に与える構成について示したが、以下において
はＤＵＴ６の多ビットの出力を時間差をつけて半導体試
験装置８に与える構成について示す。

【０１２０】図１３において、ＤＵＴ６が半導体装置試
験治具１Ｇに搭載され、ＤＵＴ６の試験を行うための半
導体試験装置８が半導体装置試験治具１Ｇに接続されて
いる。

【０１２１】半導体装置試験治具１Ｇは半導体試験装置
８との間で信号の授受を行うための入力端子２、３、４
および出力端子５を有している。また、半導体装置試験
治具１Ｇにはインプットイネーブル端子ＩＥを有したＦ
ＩＦＯ１５およびＦＩＦＯモジュール１６、オフセット
端子を有した４ビットのカウンタ回路で構成される選択
回路１３が搭載されている。

【０１２２】図１３において入力端子２にはＦＩＦＯ１
５のデータ入力端子ＤおよびＦＩＦＯモジュール１６の
コネクタが接続され、半導体試験装置８からテストパタ
ーンが与えられる。

【０１２３】入力端子３にはＦＩＦＯ１５の入力端子Ｏ
ＵＴＣＬＫおよびコネクタ９が接続されるとともにＤＵ
Ｔ６が接続され、半導体試験装置８からクロック信号Ｃ
Ｌ１が与えられる。

【０１２４】また、入力端子４は選択回路１３の入力端
子Ｔに接続され、半導体試験装置８からクロック信号Ｃ
Ｌ２が与えられる。また、選択回路１３の４つのクロッ
ク出力端子ＣＬＫＯＵＴ<0>〜<3>は、ＦＩＦＯ１５の入
力端子ＩＮＣＬＫおよびコネクタ９に接続され、選択回
路１３の４つの出力端子Ｅ<0>〜<3>は、ＦＩＦＯ１５の
インプットイネーブルＩＥおよびコネクタ９に接続され
ている。そして、選択回路１３の２つのオフセット端子
ＯＳ<0>および<1>には接地電位が与えられる構成となっ
ている。

【０１２５】そして、ＦＩＦＯ１５のデータ出力端子Ｑ
およびＦＩＦＯモジュール１５のコネクタ９はＤＵＴ６
に接続され、ＤＵＴ６の出力は出力端子５に接続されて
いる。

【０１２６】次に図１４を用いてＦＩＦＯモジュール１
６の構成を示す。図１４に示すように、ＦＩＦＯモジュ
ール１６内にはＦＩＦＯ１６と同一のＦＩＦＯ１５１〜
１５３が搭載されている。

【０１２７】ＦＩＦＯ１５１〜１５３のそれぞれの入力
端子ＯＵＴＣＬＫは外部接続端子ＯＬに共通に接続され
ている。そして、ＦＩＦＯ１５１〜１５３のそれぞれの
入力端子ＩＮＣＬＫおよびインプットイネーブル端子Ｉ
Ｅは、外部接続端子ＩＬ１〜ＩＬ３およびＩＥ１〜ＩＥ
３に個々に接続されている。

【０１２８】また、ＦＩＦＯ１５１〜１５３のそれぞれ
のデータ入力端子Ｄおよびデータ出力端子Ｑは外部接続
端子Ｄ１〜Ｄ３およびＱ１〜Ｑ３に個々に接続されてい
る。なお、外部接続端子ＯＬ、ＩＬ１〜ＩＬ３、ＯＥ１
〜ＯＥ３、Ｄ１〜Ｄ３、Ｑ１〜Ｑ３はコネクタ９を介し
て、それぞれ入力端子３、選択回路１３のクロック出力
端子ＣＬＫＯＵＴ<1>〜<3>、選択回路１３の出力端子Ｅ
<1>〜<3>、ＤＵＴ６の所定の入力端子に接続される。

【０１２９】＜Ｇ−２．装置動作＞次に半導体装置試験
治具１Ｇの動作について説明する。まず、図１５を用い
てＦＩＦＯ１１単体での動作について説明する。図１５
において、データ入力端子Ｄに与えられたデータを、入
力端子ＩＮＣＬＫに与えられたクロック信号とインプッ
トイネーブル端子ＩＥに与えられた信号が有意である場
合に取り込み、入力端子ＯＵＴＣＬＫに与えられたクロ
ック信号の立ち上がりのタイミングで先に取り込まれた
データから順にデータ出力端子Ｑに出力する。

【０１３０】例えば、入力端子ＯＵＴＣＬＫに与えられ
たクロック信号のサイクルＴ２において、入力端子ＩＮ
ＣＬＫに入力されたクロック信号の立ち上がりのタイミ
ングに基づいて取り込まれたデータ入力端子Ｄのデータ
は、インプットイネーブル端子ＩＥに与えられた信号が
有意であるので、データ出力端子Ｑに出力される。

【０１３１】サイクルＴ４においてデータ入力端子Ｄに
与えられたデータは、入力端子ＩＮＣＬＫに入力された
クロック信号の立ち上がりのタイミングに基づいて取り
込まれようとするが、インプットイネーブル端子ＩＥに
与えられた信号が有意ではないので、取り込みを抑止さ
れる。

【０１３２】そして、サイクルＴ７において入力端子Ｉ
ＮＣＬＫに入力されたクロックの立ち上がりのタイミン
グに基づいて取り込まれたデータ入力端子Ｄのデータ
は、インプットイネーブル端子ＩＥに与えられた信号が
有意であるので、データ出力端子Ｑに出力される。従っ
て、サイクルＴ２において取り込まれたデータがサイク
ルＴ７まで出力され続け、サイクルＴ７で更新されるこ
とになる。

【０１３３】図１３に示す半導体装置試験治具１Ｇにお
いては、選択回路１３が出力する有意信号を用いて入力
端子２から入力されたテストパターンを排他的にＦＩＦ
Ｏ１５および、コネクタ９を介してＦＩＦＯモジュール
１６内のＦＩＦＯ１５１〜１５３に取り込む。

【０１３４】そして、入力端子３から入力されるクロッ
ク信号ＣＬ１に基づいて、ＦＩＦＯ１５およびＦＩＦＯ
１５１〜１５３のそれぞれのデータ出力端子Ｑから出力
し、ＤＵＴ６に与える。なお、クロック信号ＣＬ１はＤ
ＵＴ６の実用動作周波数の周波数を有しているので、Ｄ
ＵＴ６は実用動作周波数で試験されることになる。

【０１３５】＜Ｇ−３．特徴的作用効果＞このように、
入力端子２から入力されたテストパターンを排他的にＦ
ＩＦＯ１５およびＦＩＦＯ１５１〜１５３に取り込み、
ＤＵＴ６の実用動作周波数の周波数を有するクロック信
号ＣＬ１に基づいてＤＵＴ６に与えるので、半導体試験
装置８がＤＵＴ６の実用動作周波数と同じ程度の入力信
号を生成させることができない場合でも、ＤＵＴ６を実
用動作周波数で動作させることができる。

【０１３６】＜Ｈ．実施の形態８＞ ＜Ｈ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態８として、図１６に半導体装置試験治具１
Ｈの構成を示す。先に説明した実施の形態５〜７におい
ては、半導体試験装置８を用いてＤＵＴ６の交流試験を
行うための構成であったが、以下においてはＤＵＴ６の
直流試験を行うための構成を示す。

【０１３７】図１６において、入力４ビットのＤＵＴ６
が半導体装置試験治具１Ｈに搭載され、ＤＵＴ６の試験
を行うための半導体試験装置８が半導体装置試験治具１
Ｈに接続されている。

【０１３８】半導体装置試験治具１Ｈは半導体試験装置
８との間で信号の授受を行うための入力端子２１〜２
４、３、４および出力端子５を有している。また、半導
体装置試験治具１ＨにはＦＩＦＯ７、ＦＩＦＯモジュー
ル１０、およびリレー装置１４１〜１４４８が搭載され
ている。

【０１３９】図１６において、入力端子２１〜２４はリ
レー装置１４１〜１４４の主端子Ｍにそれぞれ接続さ
れ、半導体試験装置８からテストパターンが与えられ
る。リレー装置１４１〜１４８は主端子Ｍの他に、２つ
の切り替え端子ＡおよびＢを有し、主端子Ｍを切り替え
端子ＡあるいはＢに接続することで、主端子Ｍに与えら
れる信号の経路を切り替える装置である。

【０１４０】入力端子３にはＤＵＴ６およびＦＩＦＯ７
が接続されるとともに、ＦＩＦＯモジュール１０のコネ
クタ９が接続され、半導体試験装置８からクロック信号
ＣＬ１が与えられる。なお、当該クロック信号ＣＬ１は
ＦＩＦＯ７においては入力端子ＯＵＴＣＬＫに与えられ
る。

【０１４１】また、入力端子４にはＦＩＦＯ７およびコ
ネクタ９が接続され、半導体試験装置８からクロック信
号ＣＬ２が与えられる。なお、当該クロック信号ＣＬ２
はＦＩＦＯ７においては入力端子ＩＮＣＬＫに与えられ
る。

【０１４２】そして、図１６においてはリレー装置１４
１の切り替え端子ＢはＦＩＦＯ７のデータ入力端子Ｄに
接続され、リレー装置１４２〜１４４の切り替え端子Ｂ
はＦＩＦＯモジュール１０のコネクタ９に接続されてい
る。

【０１４３】また、リレー装置１４１〜１４４の切り替
え端子Ａは、リレー装置１４５〜１４８の切り替え端子
Ａにそれぞれ接続され、リレー装置１４５の切り替え端
子ＢはＦＩＦＯ７のデータ出力端子Ｑに接続され、リレ
ー装置１４６〜１４８の切り替え端子ＢはＦＩＦＯモジ
ュール１０のコネクタ９に接続されている。

【０１４４】そして、リレー装置１４５〜１４８の主端
子ＭはＤＵＴ６の所定の入力端子にそれぞれ接続されて
いる。また、ＤＵＴ６の出力は出力端子５に接続されて
いる。

【０１４５】なお、ＦＩＦＯモジュール１０の構成は実
施の形態２において図４を用いて説明しているので重複
する説明は省略するが、ＦＩＦＯ７１〜７３のそれぞれ
のデータ入力端子Ｄは外部接続端子Ｄ１〜Ｄ３に個々に
接続され、ＦＩＦＯ７１〜７３のそれぞれのデータ出力
端子Ｑは外部接続端子Ｑ１〜Ｑ３に個々に接続され、外
部接子Ｄ１〜Ｄ３、Ｑ１〜Ｑ３はコネクタ９を介して、
それぞれリレー装置１４２〜１４４の切り替え端子Ｂお
よびリレー装置１４６〜１４８の切り替え端子Ｂに接続
される。

【０１４６】また、ＦＩＦＯ７１〜７３のそれぞれの入
力端子ＩＮＣＬＫおよび入力端子ＯＵＴＣＬＫは、外部
接続端子ＩＬおよびＯＬに共通に接続され、外部接続端
子ＩＬおよびＩＬは、それぞれ入力端子４および３に接
続されている。

【０１４７】＜Ｈ−２．装置動作＞半導体装置試験治具
１Ｈを用いてＤＵＴ６の交流試験を行う際は、リレー装
置１４１〜１４８の全ての主端子Ｍを切り替え端子Ｂに
接続する。なお、交流試験の動作は、図１２を用いて説
明した半導体装置試験治具１Ｆと同じであるので重複す
る説明は省略する。

【０１４８】一方、半導体装置試験治具１Ｈを用いてＤ
ＵＴ６の直流試験を行う際は、リレー装置１４１〜１４
８の全ての主端子Ｍを切り替え端子Ａに接続すること
で、入力端子２１〜２４から与えられるテストパターン
がＦＩＦＯ７およびＦＩＦＯモジュール１０内のＦＩＦ
Ｏ７１〜７３に与えられることなく、直接にＤＵＴ６に
与えられることになる。

【０１４９】＜Ｈ−３．特徴的作用効果＞以上説明した
ように、半導体装置試験治具１Ｈにリレー装置１４１〜
１４８を備え、ＤＵＴ６の直流試験を行う場合には、テ
ストパターンをＦＩＦＯを介さずに直接にＤＵＴ６に与
えるように信号経路を切り替えるので、交流試験だけで
なく直流試験にも使用可能な半導体装置試験治具を得る
ことができる。

【０１５０】また、ＦＩＦＯ７およびＦＩＦＯモジュー
ル１０内のＦＩＦＯ７１〜７３は、直流試験の際にはリ
レー装置１４１〜１４８によってＤＵＴ６の出力信号が
与えられる経路から完全に電気的に切り離されるので、
ＦＩＦＯが負荷となってテストパターンが変化すること
などが防止され、高精度の試験が可能となる。

【０１５１】＜Ｉ．実施の形態９＞ ＜Ｉ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態９として、図１７に半導体装置試験治具１
Ｉの構成を示す。図１７に示す導体装置試験治具１Ｉ
は、図１を用いて説明した半導体装置試験治具１Ａと、
図１１を用いて説明した半導体装置試験治具１Ｅとを組
み合わせた構成を有している。

【０１５２】図１７においてＤＵＴ６が半導体装置試験
治具１Ｉに搭載され、ＤＵＴ６の試験を行うための半導
体試験装置８が半導体装置試験治具１Ｉに接続されてい
る。

【０１５３】半導体装置試験治具１Ｉは半導体試験装置
８との間で信号の授受を行うための入力端子２、３、４
および出力端子５を有している。また、半導体装置試験
治具１ＩにはＦＩＦＯ７およびＦＩＦＯ７と同一のＦＩ
ＦＯ７’が搭載されている。

【０１５４】図１７において入力端子２にはＦＩＦＯ７
のデータ入力端子Ｄが接続され、半導体試験装置８から
テストパターンが与えられる。また、入力端子３にはＦ
ＩＦＯ７の入力端子ＩＮＣＬＫおよびＦＩＦＯ７’の入
力端子ＯＵＴＣＬＫが接続され、半導体試験装置８から
クロック信号ＣＬ１が与えられる。また、入力端子４に
はＦＩＦＯ７の入力端子ＯＵＴＣＬＫおよびＤＵＴ６が
接続されるとともに、ＦＩＦＯ７’の入力端子ＩＮＣＬ
Ｋが接続され、半導体試験装置８からクロック信号ＣＬ
２が与えられる。そして、ＤＵＴ６の出力信号はＦＩＦ
Ｏ７’のデータ入力端子Ｄに接続され、ＦＩＦＯ７’の
データ出力端子Ｑは出力端子５に接続されている。

【０１５５】＜Ｉ−２．装置動作＞次に半導体装置試験
治具１Ｉの動作について説明する。なお、ＦＩＦＯ７お
よび７’の単体での動作は、実施の形態１において図２
を用いて説明した動作と同じであるので、重複する説明
は省略する。

【０１５６】まず、半導体試験装置８から入力端子２を
介してＦＩＦＯ７のデータ入力端子にテストパターンを
与える。また、半導体試験装置８から入力端子３を介し
て入力するクロック信号ＣＬ１は、半導体試験装置８の
最大試験周波数以下の周波数を有し、入力端子２から入
力されるテストパターンと同一の周波数に設定されてい
る。従って、入力端子２から入力されるテストパターン
は、クロック信号ＣＬ１に基づいてＦＩＦＯ７に一時的
に取り込まれる。

【０１５７】そして、テストパターンが所定量だけＦＩ
ＦＯ７に取り込まれると、入力端子４から入力されたク
ロック信号ＣＬ２に基づいて、取り込んだ順序が早いデ
ータから順にデータ出力端子ＱからＤＵＴ６に向けて出
力する。

【０１５８】ここで、クロック信号ＣＬ２はＤＵＴ６の
実用動作周波数と同一の周波数を有している。従って、
ＤＵＴ６は実用動作周波数で動作することになり、その
結果の出力信号がＦＩＦＯ７’のデータ入力端子Ｄに与
えられることになる。

【０１５９】ここで、ＦＩＦＯ７’の入力端子ＩＮＣＬ
Ｋには入力端子４を介してクロック信号ＣＬ２が与えら
れており、当該クロック信号に基づいてＤＵＴ６の出力
信号を一時的にＦＩＦＯ７’に取り込む。

【０１６０】クロック信号ＣＬ２はＤＵＴ６の実用動作
周波数と同一の周波数を有しているので、ＤＵＴ６の出
力は実用動作周波数と同一の周波数でＦＩＦＯ７’に取
り込まれる。一方、クロック信号ＣＬ１は、半導体試験
装置８の最大動作周波数以下の周波数で与えられてお
り、ＦＩＦＯ７’に取り込まれたＤＵＴ６の出力信号は
当該クロック信号に基づいてデータ出力端子Ｑから出力
される。なお、出力の順序は取り込んだ順である。

【０１６１】＜Ｉ−３．特徴的作用効果＞以上説明した
ように半導体装置試験治具１Ｉは、半導体試験装置８か
ら入力端子２を介してＦＩＦＯ７のデータ入力端子にテ
ストパターンを与え、当該テストパターンを半導体試験
装置８の最大試験周波数以下の周波数を有するクロック
信号ＣＬ１に基づいて一時的に取り込み、ＤＵＴ６の実
用動作周波数と同一の周波数を有したクロック信号ＣＬ
２に基づいてＤＵＴ６に向けて出力するので、半導体試
験装置８がＤＵＴ６の実用動作周波数と同じ周波数の入
力信号を生成することができない場合でも、ＤＵＴ６を
実用動作周波数で動作させることができる。

【０１６２】また、ＤＵＴ６の出力信号をクロック信号
ＣＬ２に基づいてＦＩＦＯ７’に取り込み、任意の周期
を与えることが可能なクロック信号ＣＬ１のタイミング
に合わせて出力することにより、ＤＵＴ６の出力信号を
半導体試験装置８において最大動作周波数以下で観測す
ることが可能となる。

【０１６３】＜Ｊ．実施の形態１０＞ ＜Ｊ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態１０として、図１８に半導体装置試験治具
１Ｊの構成を示す。図１８に示す導体装置試験治具１Ｊ
は、図３を用いて説明した半導体装置試験治具１Ｂと、
図１２を用いて説明した半導体装置試験治具１Ｆとを組
み合わせた構成を有している。

【０１６４】図１８において、ＤＵＴ６が半導体装置試
験治具１Ｊに搭載され、ＤＵＴ６の試験を行うための半
導体試験装置８が半導体装置試験治具１Ｊに接続されて
いる。

【０１６５】半導体装置試験治具１Ｊは半導体試験装置
８との間で信号の授受を行うための入力端子２１〜２
４、３、４および出力端子５１〜５４を有している。ま
た、半導体装置試験治具１ＪにはＦＩＦＯ７および
７’、ＦＩＦＯモジュール１０およびＦＩＦＯ１０と同
一のＦＩＦＯモジュール１０’が搭載されている。

【０１６６】図１８において入力端子２１にはＦＩＦＯ
７のデータ入力端子Ｄが接続され、入力端子２２〜２４
にはＦＩＦＯモジュール１０のコネクタ９が接続され、
半導体試験装置８からテストパターンが与えられる。ま
た、入力端子３にはＦＩＦＯ７および７’の入力端子Ｉ
ＮＣＬＫおよび入力端子ＯＵＴＣＬＫが接続されるとと
もに、ＦＩＦＯモジュール１０および１０’のコネクタ
９および９が接続され、半導体試験装置８からクロック
信号ＣＬ１が与えられる。また、入力端子４にはＦＩＦ
Ｏ７および７’の入力端子ＯＵＴＣＬＫおよび入力端子
ＩＮＣＬＫが接続されるとともに、ＦＩＦＯモジュール
１０および１０’のコネクタ９および９とＤＵＴ６が接
続され、半導体試験装置８からクロック信号ＣＬ２が与
えられる。

【０１６７】そして、ＦＩＦＯ７のデータ出力端子Ｑお
よびＦＩＦＯモジュール１０のコネクタ９はＤＵＴ６の
所定の入力端子に接続され、ＤＵＴ６の出力はＦＩＦＯ
７’のデータ入力端子ＤおよびＦＩＦＯモジュール１
０’のコネクタ９に接続されている。

【０１６８】また、ＦＩＦＯ７’のデータ出力端子Ｑお
よびコネクタ９は出力端子５１〜５４に接続されてい
る。

【０１６９】なお、ＦＩＦＯモジュール１０および１
０’の構成は図４を用いて説明しているので重複する説
明は省略するが、ＦＩＦＯモジュール１０の外部接続端
子ＩＬ、ＯＬ、Ｄ１〜Ｄ３、Ｑ１〜Ｑ３はコネクタ９を
介して、それぞれ入力端子３、４、２２〜２４およびＤ
ＵＴ６に接続され、ＦＩＦＯモジュール１０’の外部接
続端子ＩＬ、ＯＬ、Ｄ１〜Ｄ３、Ｑ１〜Ｑ３はコネクタ
９を介して、それぞれ入力端子４、３、ＤＵＴ６、出力
端子５２〜５４に接続される。

【０１７０】＜Ｊ−２．装置動作＞次に半導体装置試験
治具１Ｊの動作について説明する。半導体試験装置８か
ら入力端子２１〜２４を介してＦＩＦＯ７およびＦＩＦ
Ｏモジュール１０内のＦＩＦＯ７１〜７３のデータ入力
端子Ｄにテストパターンを与える。また、半導体試験装
置８から入力端子３を介して入力するクロック信号ＣＬ
１は、半導体試験装置８の最大試験周波数以下の周波数
を有し、入力端子２１〜２４から入力されるテストパタ
ーンと同一の周波数に設定されている。従って、入力端
子２１〜２４から入力されるテストパターンは、クロッ
ク信号ＣＬ１に基づいてＦＩＦＯ７およびＦＩＦＯ７１
〜７３に一時的に取り込まれる。

【０１７１】そして、テストパターンが所定量だけＦＩ
ＦＯ７およびＦＩＦＯ７１〜７３に取り込まれると、入
力端子４から入力されたクロック信号ＣＬ２に基づい
て、取り込んだ順序が早いデータから順にそれぞれのデ
ータ出力端子ＱからＤＵＴ６に向けて出力する。

【０１７２】ここで、クロック信号ＣＬ２はＤＵＴ６の
実用動作周波数と同一の周波数を有している。従って、
ＤＵＴ６は実用動作周波数で動作することになり、その
結果の出力信号がＦＩＦＯ７’およびＦＩＦＯモジュー
ル１０’内のＦＩＦＯ７１〜７３のデータ入力端子Ｄに
与えられる。そして、ＦＩＦＯ７’およびＦＩＦＯ７１
〜７３の入力端子ＩＮＣＬＫに与えられるクロック信号
ＣＬ２に基づいてＤＵＴ６の出力信号を一時的にＦＩＦ
Ｏ７’およびＦＩＦＯ７１〜７３に取り込む。そして、
ＦＩＦＯ７’およびＦＩＦＯ７１〜７３に取り込まれた
ＤＵＴ６の出力信号を、半導体試験装置８の最大動作周
波数以下の周波数を有するクロック信号ＣＬ１に基づい
てデータ出力端子Ｑから出力し、出力端子５１〜５４に
与える。

【０１７３】＜Ｊ−３．特徴的作用効果＞このように、
半導体試験装置８から入力端子２１〜２４を介してＦＩ
ＦＯ７およびＦＩＦＯモジュール１０内のＦＩＦＯ７１
〜７３のデータ入力端子にテストパターンを与え、当該
テストパターンを半導体試験装置８の最大試験周波数以
下の周波数を有するクロック信号ＣＬ１に基づいて一時
的に取り込み、ＤＵＴ６の実用動作周波数と同一の周波
数を有したクロック信号ＣＬ２に基づいてＤＵＴ６に向
けて出力するので、半導体試験装置８がＤＵＴ６の実用
動作周波数と同じ周波数の入力信号を生成させることが
できない場合でも、ＤＵＴ６を実用動作周波数で動作さ
せることができる。

【０１７４】また、ＤＵＴ６の出力信号を一時的にＦＩ
ＦＯ７’およびＦＩＦＯモジュール１０’内のＦＩＦＯ
７１〜７３に取り込み、任意の周期を与えることが可能
なクロック信号ＣＬ１のタイミングに合わせて出力する
ことにより、出力４ビットのＤＵＴ６を実用動作周波数
で試験することができ、ＤＵＴ６の出力信号を半導体試
験装置８において最大動作周波数以下で観測することが
可能となる。

【０１７５】＜Ｋ．実施の形態１１＞ ＜Ｋ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態１１として、図１９に半導体装置試験治具
１Ｋの構成を示す。図１９に示す導体装置試験治具１Ｋ
は、図５を用いて説明した半導体装置試験治具１Ｃと、
図１３を用いて説明した半導体装置試験治具１Ｇとを組
み合わせた構成を有している。

【０１７６】図１９において、ＤＵＴ６が半導体装置試
験治具１Ｋに搭載され、ＤＵＴ６の試験を行うための半
導体試験装置８が半導体装置試験治具１Ｋに接続されて
いる。

【０１７７】半導体装置試験治具１Ｋは半導体試験装置
８との間で信号の授受を行うための入力端子２、３、４
および出力端子５を有している。また、半導体装置試験
治具１Ｋにはインプットイネーブル端子を有したＦＩＦ
Ｏ１５およびＦＩＦＯモジュール１６、アウトプットイ
ネーブル端子を有したＦＩＦＯ１１およびＦＩＦＯモジ
ュール１０、オフセット端子を有した４ビットのカウン
タ回路で構成される選択回路１３および選択回路１３と
同一の選択回路１３’が搭載されている。

【０１７８】図１９において入力端子２にはＦＩＦＯ１
５のデータ入力端子ＤおよびＦＩＦＯモジュール１６の
コネクタ９が接続され、半導体試験装置８からテストパ
ターンが与えられる。

【０１７９】入力端子３にはＦＩＦＯ１５の入力端子Ｏ
ＵＴＣＬＫおよびＦＩＦＯモジュール１６のコネクタ
９、ＦＩＦＯ１１の入力端子ＩＮＣＬＫおよびＦＩＦＯ
モジュール１２のコネクタ９が接続されるとともにＤＵ
Ｔ６が接続され、半導体試験装置８からクロック信号Ｃ
Ｌ１が与えられる。

【０１８０】また、入力端子４は選択回路１３および１
３’の入力端子Ｔに接続され、半導体試験装置８からク
ロック信号ＣＬ２が与えられる。また、選択回路１３の
４つのクロック出力端子ＣＬＫＯＵＴ<0>〜<3>は、ＦＩ
ＦＯ１５の入力端子ＩＮＣＬＫおよびコネクタ９に接続
され、選択回路１３の４つの出力端子Ｅ<0>〜<3>は、Ｆ
ＩＦＯ１５のインプットイネーブル端子ＩＥおよびコネ
クタ９に接続されている。そして、選択回路１３の２つ
のオフセット端子ＯＳ<0>および<1>には接地電位が与え
られる構成となっている。

【０１８１】また、選択回路１３’の４つのクロック出
力端子ＣＬＫＯＵＴ<0>〜<3>は、ＦＩＦＯ１１の入力端
子ＯＵＴＣＬＫおよびコネクタ９に接続され、選択回路
１３’の４つの出力端子Ｅ<0>〜<3>は、ＦＩＦＯ１１の
アウトプットイネーブル端子ＯＥおよびコネクタ９に接
続されている。そして、選択回路１３’の２つのオフセ
ット端子ＯＳ<0>および<1>には接地電位が与えられる構
成となっている。

【０１８２】そして、ＦＩＦＯ１５のデータ出力端子Ｑ
およびＦＩＦＯモジュール１６のコネクタ９はＤＵＴ６
の所定の入力端子に接続され、ＤＵＴ６の出力は、ＦＩ
ＦＯ１１のデータ入力端子ＤおよびＦＩＦＯモジュール
１２のコネクタ９に接続され、ＦＩＦＯ１１のデータ出
力端子ＱおよびＦＩＦＯモジュール１２のコネクタ９は
出力端子５に接続されている。

【０１８３】なお、図５を用いて説明した半導体装置試
験治具１Ｃおよび、図１３を用いて説明した半導体装置
試験治具１Ｇと同一の構成については同一の符号を付
し、重複する説明は省略するが、ＦＩＦＯモジュール１
６の外部接続端子ＯＬ、ＩＬ１〜ＩＬ３、ＩＥ１〜ＩＥ
３、Ｄ１〜Ｄ３、Ｑ１〜Ｑ３はコネクタ９を介して、そ
れぞれ入力端子３、選択回路１３のクロック出力端子Ｃ
ＬＫＯＵＴ<1>〜<3>、選択回路１３の出力端子Ｅ<1>〜<
3>、入力端子２、ＤＵＴ６の所定の入力端子に接続され
る。

【０１８４】また、ＦＩＦＯモジュール１２の外部接続
端子ＩＬ、ＯＬ１〜ＯＬ３、ＯＥ１〜ＯＥ３、Ｄ１〜Ｄ
３、Ｑ１〜Ｑ３はコネクタ９を介して、それぞれ入力端
子３、選択回路１３のクロック出力端子ＣＬＫＯＵＴ<1
>〜<3>、選択回路１３の出力端子Ｅ<1>〜<3>、出力端子
５に接続される。

【０１８５】＜Ｋ−２．装置動作＞次に半導体装置試験
治具１Ｋの動作について説明する。選択回路１３が出力
する有意信号を用いて入力端子２から入力されたテスト
パターンを、排他的にＦＩＦＯ１５および、コネクタ９
を介してＦＩＦＯモジュール１６内のＦＩＦＯ１５１〜
１５３に取り込む。

【０１８６】そして、入力端子３から入力されるクロッ
ク信号ＣＬ１に基づいて、ＦＩＦＯ１５およびＦＩＦＯ
１５１〜１５３のそれぞれのデータ出力端子Ｑから出力
し、ＤＵＴ６に与える。なお、クロック信号ＣＬ１はＤ
ＵＴ６の実用動作周波数の周波数を有しているので、Ｄ
ＵＴ６は実用動作周波数で試験されることになる。ま
た、入力端子４から与えられるクロック信号ＣＬ２は半
導体試験装置８の最大試験周波数以下の周波数で与えら
れる。

【０１８７】続いて、入力端子３から入力されたクロッ
ク信号ＣＬ１に基づいてＤＵＴ６の出力をＦＩＦＯ１１
および、コネクタ９を介してＦＩＦＯモジュール１２内
のＦＩＦＯ１１１〜１１３に取り込む。そして、取り込
まれたＤＵＴ６の出力を選択回路１３’が出力する有意
信号を用いてＦＩＦＯ１１およびＦＩＦＯ１１１〜１１
３のそれぞれのデータ出力端子Ｑから排他的に出力す
る。

【０１８８】なお、データ出力端子Ｑ２およびＱ３から
出力される出力信号は、それぞれ時間差を有して与えら
れるので、出力信号どうしが競合することなく半導体試
験装置８に与えられることになる。

【０１８９】＜Ｋ−３．特徴的作用効果＞このように、
入力端子２から入力されたテストパターンを排他的にＦ
ＩＦＯ１５およびＦＩＦＯ１５１〜１５３に取り込み、
ＤＵＴ６の実用動作周波数の周波数を有するクロック信
号ＣＬ１に基づいてＤＵＴ６に与えるので、半導体試験
装置８がＤＵＴ６の実用動作周波数と同じ周波数の入力
信号を生成させることができない場合でも、ＤＵＴ６を
実用動作周波数で動作させることができる。

【０１９０】さらに、ＤＵＴ６の多ビットの出力を取り
込む複数のＦＩＦＯの出力を排他的に選択し、ＤＵＴ６
の多ビットの出力を時間差をつけて半導体試験装置８に
与えることにより、半導体試験装置８の信号端子の個数
を削減することができる。

【０１９１】また、ＤＵＴ６の出力端子よりも半導体試
験装置８の入力端子の個数が少ない場合、ＤＵＴ６の出
力を１つにまとめて出力することにより、ＤＵＴ６の全
ての出力に対して試験結果の観測を行うことができる。

【０１９２】＜Ｌ．実施の形態１２＞ ＜Ｌ−１．装置構成＞本発明に係る半導体装置試験治具
の実施の形態１２として、図２０に半導体装置試験治具
１Ｌの構成を示す。図２０に示す導体装置試験治具１Ｌ
は、図１０を用いて説明した半導体装置試験治具１Ｄ
と、図１６を用いて説明した半導体装置試験治具１Ｈと
を組み合わせた構成を有している。

【０１９３】図２０において、入力４ビット、出力４ビ
ットのＤＵＴ６が半導体装置試験治具１Ｌに搭載され、
ＤＵＴ６の試験を行うための半導体試験装置８が半導体
装置試験治具１Ｌに接続されている。

【０１９４】半導体装置試験治具１Ｌは半導体試験装置
８との間で信号の授受を行うための入力端子２１〜２
４、３、４および出力端子５１〜５４を有している。ま
た、半導体装置試験治具１ＬにはＦＩＦＯ７および
７’、ＦＩＦＯモジュール１０および１０’、リレー装
置１４１〜１４８および１４１’〜１４８’が搭載され
ている。

【０１９５】図２０において、入力端子２１〜２４はリ
レー装置１４１〜１４４の主端子Ｍにそれぞれ接続さ
れ、半導体試験装置８からテストパターンが与えられ
る。

【０１９６】入力端子３にはＦＩＦＯ７および７’が接
続されるとともに、ＦＩＦＯモジュール１０および１
０’のコネクタ９、ＤＵＴ６が接続され、半導体試験装
置８からクロック信号ＣＬ１が与えられる。なお、当該
クロック信号ＣＬ１はＦＩＦＯ７においては入力端子Ｏ
ＵＴＣＬＫに与えられ、ＦＩＦＯ７’においては入力端
子ＩＮＣＬＫに与えられる。

【０１９７】また、入力端子４にはＦＩＦＯ７および
７’が接続されるとともに、ＦＩＦＯモジュール１０お
よび１０’のコネクタ９が接続され、半導体試験装置８
からクロック信号ＣＬ２が与えられる。なお、当該クロ
ック信号ＣＬ２はＦＩＦＯ７においては入力端子ＩＮＣ
ＬＫに、ＦＩＦＯ７’においては入力端子ＯＵＴＣＬＫ
に与えられる。

【０１９８】そして、図２０においてはリレー装置１４
１の切り替え端子ＢはＦＩＦＯ７のデータ入力端子Ｄに
接続され、リレー装置１４２〜１４４の切り替え端子Ｂ
はＦＩＦＯモジュール１０のコネクタ９に接続されてい
る。

【０１９９】また、リレー装置１４１〜１４４の切り替
え端子Ａは、リレー装置１４５〜１４８の切り替え端子
Ａにそれぞれ接続され、リレー装置１４５の切り替え端
子ＢはＦＩＦＯ７のデータ出力端子Ｑに接続され、リレ
ー装置１４６〜１４８の切り替え端子ＢはＦＩＦＯモジ
ュール１０のコネクタ９に接続されている。

【０２００】そして、リレー装置１４５〜１４８の主端
子ＭはＤＵＴ６の所定の入力端子にそれぞれ接続されて
いる。

【０２０１】また、リレー装置１４１’の切り替え端子
ＢはＦＩＦＯ７’のデータ入力端子Ｄに接続され、リレ
ー装置１４２’〜１４４’の切り替え端子ＢはＦＩＦＯ
モジュール１０’のコネクタ９に接続されている。

【０２０２】また、ＤＵＴ６の所定の出力端子はリレー
装置１４１’〜１４４’の主端子Ｍにそれぞれ接続さ
れ、リレー装置１４１’〜１４４’の切り替え端子Ａ
は、リレー装置１４５’〜１４８’の切り替え端子Ａに
それぞれ接続され、リレー装置１４５’の切り替え端子
ＢはＦＩＦＯ７’のデータ出力端子Ｑに接続され、リレ
ー装置１４６’〜１４８’の切り替え端子ＢはＦＩＦＯ
モジュール１０’のコネクタ９に接続されている。

【０２０３】そして、リレー装置１４５’〜１４８’の
主端子Ｍは出力端子５１〜５４にそれぞれ接続されてい
る。

【０２０４】＜Ｌ−２．装置動作＞半導体装置試験治具
１Ｌを用いてＤＵＴ６の交流試験を行う際は、リレー装
置１４１〜１４８の全ての主端子およびリレー装置１４
１’〜１４８’の全ての主端子Ｍのうち少なくともどち
らか一方を切り替え端子Ｂに接続する。

【０２０５】すなわち、リレー装置１４１〜１４８の全
ての主端子Ｍを切り替え端子Ｂに接続し、リレー装置１
４１’〜１４８’の全ての主端子Ｍを切り替え端子Ａに
接続すると、交流試験の動作は、図１２を用いて説明し
た半導体装置試験治具１Ｆと同じ動作となる。

【０２０６】また、リレー装置１４１’〜１４８’の全
ての主端子Ｍを切り替え端子Ｂに接続し、リレー装置１
４１〜１４８の全ての主端子Ｍを切り替え端子Ａに接続
すると、交流試験の動作は、図３を用いて説明した半導
体装置試験治具１Ｂと同じ動作となる。

【０２０７】また、リレー装置１４１〜１４８、および
リレー装置１４１’〜１４８’の全ての主端子Ｍを切り
替え端子Ｂに接続すると、交流試験の動作は、図１２を
用いて説明した半導体装置試験治具１Ｆの動作と、図３
を用いて説明した半導体装置試験治具１Ｂの動作とを合
わせた動作となる。

【０２０８】一方、半導体装置試験治具１Ｌを用いてＤ
ＵＴ６の直流試験を行う際は、リレー装置１４１〜１４
８および、リレー装置１４１’〜１４８’の全ての主端
子Ｍを切り替え端子Ａに接続することで、入力端子２１
〜２４から与えられるテストパターンがＦＩＦＯ７およ
び７’、ＦＩＦＯモジュール１０および１０’に与えら
れることなく、直接にＤＵＴ６に与えられることにな
る。

【０２０９】＜Ｌ−３．特徴的作用効果＞半導体装置試
験治具１Ｈにリレー装置１４１〜１４８および１４１’
〜１４８’を備え、ＤＵＴ６の直流試験を行う場合に
は、テストパターンをＦＩＦＯを介さずに直接にＤＵＴ
６に与えるように信号経路を切り替えるので、交流試験
だけでなく直流試験にも使用可能な半導体装置試験治具
を得ることができる。

【０２１０】また、ＦＩＦＯ７および７’、ＦＩＦＯモ
ジュール１０および１０’内のＦＩＦＯは、直流試験の
際にはリレー装置１４１〜１４８およびリレー装置１４
１’〜１４８’によってＤＵＴ６の出力信号が与えられ
る経路から完全に電気的に切り離されるので、ＦＩＦＯ
が負荷となってテストパターンが変化することなどが防
止され、高精度の試験が可能となる。

【０２１１】

【発明の効果】本発明に係る請求項１記載の半導体装置
試験治具によれば、半導体試験装置の最大試験周波数が
被試験半導体装置の実用動作周波数よりも低い場合であ
っても、信号保持手段に被試験半導体装置の出力信号を
一時的に保持し、当該出力信号を半導体試験装置の試験
能力を示す値である最大試験周波数以下の周波数で半導
体試験装置に与えるので、被試験半導体装置を実用動作
周波数で試験できるとともに、半導体試験装置において
被試験半導体装置の出力信号と、予め準備された期待値
との比較を最大試験周波数以下で行うことが可能とな
る。従って、実用動作周波数の増大に伴う試験時間の増
大を抑制することができ、また、最大動作周波数が被試
験半導体装置の実用動作周波数と同じ半導体試験装置を
準備する必要がないので、実用動作周波数の増大に伴う
設備投資の増大を防止することができる。

【０２１２】本発明に係る請求項２記載の半導体装置試
験治具によれば、第１のクロック信号の周波数を被試験
半導体装置の実用動作周波数とし、第２のクロック信号
の周波数を半導体試験装置の最大試験周波数以下の周波
数とすることで、被試験半導体装置を実用動作周波数で
試験し、かつ、半導体試験装置において被試験半導体装
置の出力信号と、予め準備された期待値との比較を最大
試験周波数以下で行うための具体的構成を得ることがで
きる。

【０２１３】本発明に係る請求項３記載の半導体装置試
験治具によれば、少なくとも１のメモリが複数のメモリ
である場合に、そのうちの少なくとも一部をモジュール
化し、所定のコネクタに着脱自在に取り付けることで、
被試験半導体装置の出力数が異なる場合には当該モジュ
ールを取り外し、被試験半導体装置の出力数に合致した
モジュールを取り付けることで対応することができ、半
導体装置試験治具の転用が可能となって治具作成費用を
低減させることができる。また、モジュールを取り外し
て他の半導体装置試験治具に取り付けることで、モジュ
ールの共有化を図ることができ、治具作成費用を低減さ
せることができる。

【０２１４】本発明に係る請求項４記載の半導体装置試
験治具によれば、被試験半導体装置が多ビット出力であ
る場合に、それらの出力信号が時間差をつけて半導体試
験装置に与えられることになるので、半導体試験装置の
入力端子の個数を削減することができる。また、被試験
半導体装置の出力端子よりも半導体試験装置の入力端子
の個数が少ないような場合、被試験半導体装置の出力を
１つにまとめて出力することにより、被試験半導体装置
の全ての出力に対して試験結果の観測を行うことができ
る。

【０２１５】本発明に係る請求項５記載の半導体装置試
験治具によれば、被試験半導体装置が多ビットの出力で
ある場合に、複数のメモリの出力を排他的に選択するこ
とができるので、被試験半導体装置の出力数がメモリの
個数よりも少ない場合には不要なメモリからの出力を抑
止することができる。

【０２１６】本発明に係る請求項６記載の半導体装置試
験治具によれば、被試験半導体装置の交流試験を行う場
合には出力信号を信号保持手段に与え、被試験半導体装
置の直流試験を行う場合には、被試験半導体装置の出力
信号を信号保持手段を介さずに直接に前記半導体試験装
置に与えるように出力信号の経路を切り替えるので、交
流試験だけでなく直流試験にも使用可能な半導体装置試
験治具を得ることができる。

【０２１７】本発明に係る請求項７記載の半導体装置試
験治具によれば、被試験半導体装置の交流試験を行う場
合には、第１および第２のリレー装置により、信号保持
手段データ入力端子およびデータ出力端子が、被試験半
導体装置の出力信号が与えられる経路から完全に電気的
に切り離されるので、信号保持手段が負荷となって被試
験半導体装置の出力信号が変化することなどが防止さ
れ、高精度の試験が可能となる。

【０２１８】本発明に係る請求項８記載の半導体装置試
験治具によれば、半導体試験装置が被試験半導体装置の
実用動作周波数と同じ周波数のテストパターンを生成す
ることができない場合であっても、信号保持手段に半導
体試験装置のテストパターンを一時的に保持し、当該テ
ストパターンを被試験半導体装置の実用動作周波数で被
試験半導体装置に与えるので、被試験半導体装置を実用
動作周波数で試験できる。

【０２１９】本発明に係る請求項９記載の半導体装置試
験治具によれば、第１のクロック信号の周波数を半導体
試験装置の最大試験周波数以下の周波数とし、第２のク
ロック信号の周波数を被試験半導体装置の実用動作周波
数とすることで、被試験半導体装置を実用動作周波数で
試験するための具体的構成を得ることができる。

【０２２０】本発明に係る請求項１０記載の半導体装置
試験治具によれば、少なくとも１のメモリが複数のメモ
リである場合に、そのうちの少なくとも一部をモジュー
ル化し、所定のコネクタに着脱自在に取り付けること
で、半導体試験装置の出力数が異なる場合には当該モジ
ュールを取り外し、半導体試験装置の出力数に合致した
モジュールを取り付けることで対応することができ、半
導体装置試験治具の転用が可能となって治具作成費用を
低減させることができる。また、モジュールを取り外し
て他の半導体装置試験治具に取り付けることで、モジュ
ールの共有化を図ることができ、治具作成費用を低減さ
せることができる。

【０２２１】本発明に係る請求項１１記載の半導体装置
試験治具によれば、半導体試験装置が多ビット出力であ
る場合に、それらの出力信号が時間差をつけて複数のメ
モリに取り込まれ、被試験半導体装置の実用動作周波数
の周波数を有する第１のクロック信号に基づいて被試験
半導体装置に与えられるので、半導体試験装置が被試験
半導体装置の実用動作周波数と同じ程度の入力信号を生
成させることができない場合でも、被試験半導体装置を
実用動作周波数で動作させることができる。

【０２２２】本発明に係る請求項１２記載の半導体装置
試験治具によれば、半導体試験装置が多ビットの出力で
ある場合に、複数のメモリの入力を排他的に選択するこ
とができるので、半導体試験装置の出力数がメモリの個
数よりも少ない場合には不要なメモリへの入力を抑止す
ることができる。

【０２２３】本発明に係る請求項１３記載の半導体装置
試験治具によれば、被試験半導体装置の交流試験を行う
場合にはテストパターンを信号保持手段に与え、被試験
半導体装置の直流試験を行う場合には、テストパターン
を信号保持手段を介さずに直接に前記被試験半導体装置
に与えるようにテストパターンの経路を切り替えるの
で、交流試験だけでなく直流試験にも使用可能な半導体
装置試験治具を得ることができる。

【０２２４】本発明に係る請求項１４記載の半導体装置
試験治具によれば、被試験半導体装置の交流試験を行う
場合には、第１および第２のリレー装置により、信号保
持手段データ入力端子およびデータ出力端子が、テスト
パターンが与えられる経路から完全に電気的に切り離さ
れるので、信号保持手段が負荷となってテストパターン
が変化することなどが防止され、高精度の試験が可能と
なる。

【０２２５】本発明に係る請求項１５記載の半導体装置
試験治具によれば、半導体試験装置が被試験半導体装置
の実用動作周波数と同じ周波数のテストパターンを生成
することができない場合であっても、第１の信号保持手
段に半導体試験装置のテストパターンを一時的に保持
し、当該テストパターンを被試験半導体装置の実用動作
周波数で被試験半導体装置に与えるので、被試験半導体
装置を実用動作周波数で試験できる。また、半導体試験
装置の最大試験周波数が被試験半導体装置の実用動作周
波数よりも低い場合であっても、第２の信号保持手段に
被試験半導体装置の出力信号を一時的に保持し、当該出
力信号を半導体試験装置の試験能力を示す値である最大
試験周波数以下の周波数で半導体試験装置に与えるの
で、半導体試験装置において被試験半導体装置の出力信
号と、予め準備された期待値との比較を最大試験周波数
以下で行うことが可能となる。従って、実用動作周波数
の増大に伴う試験時間の増大を抑制することができ、ま
た、最大動作周波数が被試験半導体装置の実用動作周波
数と同じ半導体試験装置を準備する必要がないので、実
用動作周波数の増大に伴う設備投資の増大を防止するこ
とができる。

【図面の簡単な説明】

【図１】 本発明に係る半導体装置試験治具の実施の形
態１の構成を説明するブロック図である。

【図２】 本発明に係る半導体装置試験治具の実施の形
態１の動作を説明するタイミングチャートである。

【図３】 本発明に係る半導体装置試験治具の実施の形
態２の構成を説明するブロック図である。

【図４】 本発明に係る半導体装置試験治具の実施の形
態２の部分構成を説明するブロック図である。

【図５】 本発明に係る半導体装置試験治具の実施の形
態３の構成を説明するブロック図である。

【図６】 本発明に係る半導体装置試験治具の実施の形
態３の部分構成を説明するブロック図である。

【図７】 本発明に係る半導体装置試験治具の実施の形
態３の動作を説明するタイミングチャートである。

【図８】 本発明に係る半導体装置試験治具の実施の形
態３の動作を説明するタイミングチャートである。

【図９】 本発明に係る半導体装置試験治具の実施の形
態３の動作を説明するタイミングチャートである。

【図１０】 本発明に係る半導体装置試験治具の実施の
形態４の構成を説明するブロック図である。

【図１１】 本発明に係る半導体装置試験治具の実施の
形態５の構成を説明するブロック図である。

【図１２】 本発明に係る半導体装置試験治具の実施の
形態６の構成を説明するブロック図である。

【図１３】 本発明に係る半導体装置試験治具の実施の
形態７の構成を説明するブロック図である。

【図１４】 本発明に係る半導体装置試験治具の実施の
形態７の部分構成を説明するブロック図である。

【図１５】 本発明に係る半導体装置試験治具の実施の
形態７の動作を説明するタイミングチャートである。

【図１６】 本発明に係る半導体装置試験治具の実施の
形態８の構成を説明するブロック図である。

【図１７】 本発明に係る半導体装置試験治具の実施の
形態９の構成を説明するブロック図である。

【図１８】 本発明に係る半導体装置試験治具の実施の
形態１０の構成を説明するブロック図である。

【図１９】 本発明に係る半導体装置試験治具の実施の
形態１１の構成を説明するブロック図である。

【図２０】 本発明に係る半導体装置試験治具の実施の
形態１２の構成を説明するブロック図である。

【図２１】 従来の半導体装置試験治具の構成を説明す
るブロック図である。

【符号の説明】

１Ａ〜１Ｌ 半導体装置試験治具、１４１〜１４８ リ
レー装置。

Claims (15)

【特許請求の範囲】
1. 【請求項１】 被試験半導体装置にテストパターンを与
   え、該テストパターンに対応して出力される前記被試験
   半導体装置の出力信号と、予め準備された期待値との比
   較を行って前記被試験半導体装置の動作試験を行う半導
   体試験装置と、前記被試験半導体装置との電気的接続を
   行う半導体装置試験治具であって、 前記被試験半導体装置に接続され、前記被試験半導体装
   置の前記出力信号を受け、該出力信号を一時的に保持し
   た後、所定の周波数で前記半導体試験装置に与える信号
   保持手段を備え、 前記所定の周波数は、前記半導体試験装置の試験能力を
   示す値である最大試験周波数以下であることを特徴とす
   る半導体装置試験治具。
2. 【請求項２】 前記信号保持手段は、データの先入れ先
   出し動作が可能な少なくとも１のメモリを有し、 前記少なくとも１のメモリは、前記半導体試験装置から
   与えられる第１のクロック信号に基づいて前記被試験半
   導体装置の前記出力信号を取り込み、 前記半導体試験装置から与えられる第２のクロック信号
   に基づいて前記出力信号を取り込んだ順に出力する機能
   を有する請求項１記載の半導体装置試験治具。
3. 【請求項３】 前記少なくとも１のメモリは複数のメモ
   リであって、 前記複数のメモリのうち少なくとも一部はモジュール化
   され、所定のコネクタに着脱自在に取り付けられ、前記
   所定のコネクタを介して前記被試験半導体装置および前
   記半導体試験装置に電気的に接続される請求項２記載の
   半導体装置試験治具。
4. 【請求項４】 前記信号保持手段は、データの先入れ先
   出し動作が可能な複数のメモリを有し、 前記複数のメモリは、所定の信号を受けて保持データの
   出力を制御する出力制御機能を有し、そのデータ出力端
   子は共通して前記半導体試験装置に接続され、 前記複数のメモリは、前記半導体試験装置から与えられ
   る第１のクロック信号に基づいて前記被試験半導体装置
   の前記出力信号を取り込み、 前記複数のメモリに個々に与えるための前記所定の信号
   を生成するとともに、前記半導体試験装置から与えられ
   る第２のクロック信号に基づいて前記複数のメモリに個
   々に与えるための第３のクロック信号を生成する信号生
   成手段をさらに備え、 前記所定の信号および前記第３のクロック信号は、前記
   複数のメモリに個々に異なったタイミングで有意状態と
   なるように生成され、 前記複数のメモリは、前記所定の信号が有意状態であ
   り、かつ前記第３のクロック信号が有意状態となった場
   合に、前記第１のクロック信号に基づいて取り込んだ前
   記出力信号を出力する請求項１記載の半導体装置試験治
   具。
5. 【請求項５】 前記信号生成手段は、前記複数のメモリ
   に有意状態となった前記所定の信号および前記第３のク
   ロック信号を選択的に与える機能を有する請求項４記載
   の半導体装置試験治具。
6. 【請求項６】 前記被試験半導体装置の前記出力信号を
   出力する所定の出力端子と、前記出力信号が入力される
   前記半導体試験装置の所定の入力端子との間に介挿さ
   れ、前記被試験半導体装置の前記出力信号を前記信号保
   持手段に与えるか、あるいは前記信号保持手段を介さず
   に直接に前記半導体試験装置に与えるかを選択するよう
   に、前記出力信号の経路を切り替えるリレー手段をさら
   に備える請求項１記載の半導体装置試験治具。
7. 【請求項７】 前記リレー手段は、 前記信号保持手段のデータ入力端子を、前記被試験半導
   体装置の前記所定の出力端子に電気的に接続するか、あ
   るいは電気的な接続を断つ第１のリレー装置と、 前記信号保持手段のデータ出力端子を、前記半導体試験
   装置の前記所定の入力端子に電気的に接続するか、ある
   いは電気的な接続を断つ第２のリレー装置とを有する請
   求項６記載の半導体装置試験治具。
8. 【請求項８】 被試験半導体装置にテストパターンを与
   え、該テストパターンに対応して出力される前記被試験
   半導体装置の出力信号と、予め準備された期待値との比
   較を行って前記被試験半導体装置の動作試験を行う半導
   体試験装置と、前記被試験半導体装置との電気的接続を
   行う半導体装置試験治具であって、 前記半導体試験装置に接続され、前記半導体試験装置か
   らの前記テストパターンを受け、該テストパターンを一
   時的に保持した後、所定の周波数で前記被試験半導体装
   置に与える信号保持手段を備え、 前記所定の周波数は、前記被試験半導体装置の実用動作
   周波数であることを特徴とする半導体装置試験治具。
9. 【請求項９】 前記信号保持手段は、データの先入れ先
   出し動作が可能な少なくとも１のメモリを有し、 前記少なくとも１のメモリは、前記半導体試験装置から
   与えられる第１のクロック信号に基づいて前記半導体試
   験装置からの前記テストパターンを取り込み、 前記半導体試験装置から与えられる第２のクロック信号
   に基づいて前記テストパターンを取り込んだ順に出力す
   る機能を有する請求項８記載の半導体装置試験治具。
10. 【請求項１０】 前記少なくとも１のメモリは複数のメ
    モリであって、 前記複数のメモリのうち少なくとも一部はモジュール化
    され、所定のコネクタに着脱自在に取り付けられ、前記
    所定のコネクタを介して前記半導体試験装置および前記
    被試験半導体装置に電気的に接続される請求項９記載の
    半導体装置試験治具。
11. 【請求項１１】 前記信号保持手段は、データの先入れ
    先出し動作が可能な複数のメモリを有し、 前記複数のメモリは、所定の信号を受けて取り込むべき
    データの入力を制御する入力制御機能を有し、 前記複数のメモリは取り込んだ前記テストパターンを、
    前記半導体試験装置から与えられる第１のクロック信号
    に基づいて出力し、 前記複数のメモリに個々に与えるための前記所定の信号
    を生成するとともに、前記半導体試験装置から与えられ
    る第２のクロック信号に基づいて前記複数のメモリに個
    々に与えるための第３のクロック信号を生成する信号生
    成手段をさらに備え、 前記所定の信号および前記第３のクロック信号は、前記
    複数のメモリに個々に異なったタイミングで有意状態と
    なるように生成され、 前記複数のメモリは、前記所定の信号が有意状態であ
    り、かつ前記第３のクロック信号が有意状態となった場
    合に、前記テストパターンを前記第３のクロック信号に
    基づいて取り込む請求項８記載の半導体装置試験治具。
12. 【請求項１２】 前記信号生成手段は、前記複数のメモ
    リに有意状態となった前記所定の信号および前記第３の
    クロック信号を選択的に与える機能を有する請求項１１
    記載の半導体装置試験治具。
13. 【請求項１３】 前記半導体試験装置の前記テストパタ
    ーンを出力する所定の出力端子と、前記テストパターン
    が入力される前記被試験半導体装置の所定の入力端子と
    の間に介挿され、前記半導体試験装置の前記テストパタ
    ーンを前記信号保持手段に与えるか、あるいは前記信号
    保持手段を介さずに直接に前記被試験半導体装置に与え
    るかを選択するように、前記テストパターンの経路を切
    り替えるリレー手段をさらに備える請求項８記載の半導
    体装置試験治具。
14. 【請求項１４】 前記リレー手段は、 前記信号保持手段のデータ入力端子を、前記半導体試験
    装置の前記所定の出力端子に電気的に接続するか、ある
    いは電気的な接続を断つ第１のリレー装置と、前記信号
    保持手段のデータ出力端子を、前記被試験半導体装置の
    前記所定の入力端子に電気的に接続するか、あるいは電
    気的な接続を断つ第２のリレー装置とを有する請求項１
    ３記載の半導体装置試験治具。
15. 【請求項１５】 被試験半導体装置にテストパターンを
    与え、該テストパターンに対応して出力される前記被試
    験半導体装置の出力信号と、予め準備された期待値との
    比較を行って前記被試験半導体装置の動作試験を行う半
    導体試験装置と、前記被試験半導体装置との電気的接続
    を行う半導体装置試験治具であって、 前記半導体試験装置に接続され、前記半導体試験装置か
    らの前記テストパターンを受け、該テストパターンを一
    時的に保持した後、第１の周波数で前記被試験半導体装
    置に与える第１の信号保持手段と、 前記被試験半導体装置に接続され、前記被試験半導体装
    置の前記出力信号を受け、該出力信号を一時的に保持し
    た後、第２の周波数で前記半導体試験装置に与える第２
    の信号保持手段とを備え、 前記第１の周波数は、前記被試験半導体装置の実用動作
    周波数であり、 前記第２の周波数は、前記半導体試験装置の試験能力を
    示す値である最大試験周波数以下であることを特徴とす
    る半導体装置試験治具。