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JPH11146656A - Inverter - Google Patents

Inverter

Info

Publication number
JPH11146656A
JPH11146656A JP9309001A JP30900197A JPH11146656A JP H11146656 A JPH11146656 A JP H11146656A JP 9309001 A JP9309001 A JP 9309001A JP 30900197 A JP30900197 A JP 30900197A JP H11146656 A JPH11146656 A JP H11146656A
Authority
JP
Japan
Prior art keywords
switching element
inverter
electrode
switching elements
joined
Prior art date
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Granted
Application number
JP9309001A
Other languages
Japanese (ja)
Other versions
JP3777755B2 (en
Inventor
Masato Mizukoshi
正人 水越
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
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Publication of JPH11146656A publication Critical patent/JPH11146656A/en
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  • Inverter Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To reduce the size of an inverter. SOLUTION: Switching elements 11a-11c which constitute the arms of an inverter are laid on top each other. Then, surface electrodes of the switching element 11a and rear electrodes of the switching element 11b are joined and surface electrodes of the switching element 11b of rear electrodes of the switching element 11c are joined by soldering to integrate them into a module.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、直流電圧を交流電
圧に変換するインバータ装置に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an inverter for converting a DC voltage into an AC voltage.

【0002】[0002]

【従来の技術】従来、この種のインバータ装置において
は、特開平7−123738号公報に示されるように、
直列接続された複数のスイッチング素子を平面配置し
て、それぞれの端子をブスバーにて電気接続するように
している。
2. Description of the Related Art Conventionally, in an inverter device of this type, as disclosed in Japanese Patent Application Laid-Open No.
A plurality of switching elements connected in series are arranged on a plane, and each terminal is electrically connected by a bus bar.

【0003】[0003]

【発明が解決しようとする課題】しかしながら、このよ
うに複数のスイッチング素子を平面配置した場合には、
体格が大きくならざるを得ないという問題がある。本発
明は上記問題に鑑みたもので、インバータ装置の小型化
を図ることを目的とする。
However, when a plurality of switching elements are arranged in a plane as described above,
There is a problem that the physique must be large. The present invention has been made in view of the above problems, and has as its object to reduce the size of an inverter device.

【0004】[0004]

【課題を解決するための手段】上記目的を達成するた
め、請求項1に記載の発明においては、正母線と負母線
の間において直列に接続された少なくとも2つのスイッ
チング素子を、一方のスイッチング素子の裏面電極と他
方のスイッチング素子の表面電極とを接合するようにし
て積層構造としたことを特徴としている。
In order to achieve the above object, according to the present invention, at least two switching elements connected in series between a positive bus and a negative bus are connected to one switching element. And a stacked structure in which the back surface electrode of the second switching element and the front surface electrode of the other switching element are joined to each other.

【0005】このような積層構造とすることによって、
インバータ装置の小型化を図ることができる。この場
合、請求項2に記載の発明においては、他方のスイッチ
ング素子の表面側で一方のスイッチング素子と積層され
ていない領域に電極パッドを形成しているから、積層構
造とした場合であっても下側のスイッチング素子上にお
いて電極取り出しを行うことができる。
[0005] With such a laminated structure,
The size of the inverter device can be reduced. In this case, according to the second aspect of the present invention, since the electrode pad is formed in a region on the surface side of the other switching element that is not laminated with the one switching element, even in the case of a laminated structure. Electrodes can be taken out on the lower switching element.

【0006】なお、一方のスイッチング素子の裏面電極
と前記他方のスイッチング素子の表面電極は、請求項3
に記載の発明のように、ろう付けにより接合することが
できる。また、請求項4に記載の発明のように、板状電
極を挟んで接合するようにすれば、スイッチング素子の
放熱を良好に行うことができる。
The back electrode of one switching element and the front electrode of the other switching element are connected to each other.
Can be joined by brazing as in the invention described in (1). Further, as in the fourth aspect of the invention, when the plate electrodes are joined to each other with the plate electrodes interposed therebetween, the switching elements can be radiated well.

【0007】[0007]

【発明の実施の形態】以下、本発明を図に示す実施形態
について説明する。図1に、マルチレベル電力変換器と
して4レベルインバータを用いた場合の部分的な電気結
線図を示す。図において、直流電圧源1と並列に、コン
デンサ2、3、4が直列接続されている。また、インバ
ータの正母線5と負母線6の間には、U相のインバータ
アーム10が設けられている。このインバータアーム1
0は、複数の半導体スイッチング素子(縦方向に電流が
流れる縦型のパワーMOSトランジスタ)11a〜11
fと、逆並列ダイオード(フライホイールダイオード)
12a〜12fと、出力電圧レベルを変えるときの電流
経路を形成するダイオード13a〜13dにより構成さ
れている。ここで、スイッチング素子11a〜11cは
上アームを構成し、スイッチング素子11d〜11fは
下アームを構成している。また、図示しないが、V相、
W相のインバータアームも、U相と同様の構成で、コン
デンサ2〜4を共通使用して、正母線5と負母線6の間
にそれぞれ設けられている。
BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing a first embodiment of the present invention. FIG. 1 shows a partial electrical connection diagram when a four-level inverter is used as a multi-level power converter. In the figure, capacitors 2, 3, and 4 are connected in series in parallel with a DC voltage source 1. A U-phase inverter arm 10 is provided between the positive bus 5 and the negative bus 6 of the inverter. This inverter arm 1
0 denotes a plurality of semiconductor switching elements (vertical power MOS transistors in which current flows in the vertical direction) 11a to 11
f and anti-parallel diode (flywheel diode)
12a to 12f, and diodes 13a to 13d forming a current path when changing the output voltage level. Here, the switching elements 11a to 11c constitute an upper arm, and the switching elements 11d to 11f constitute a lower arm. Although not shown, the V phase,
The W-phase inverter arm has the same configuration as that of the U-phase, and is provided between the positive bus 5 and the negative bus 6 by using the capacitors 2 to 4 in common.

【0008】このような構成において、U相、V相、W
相のインバータアームにおける各スイッチング素子をオ
ンオフ制御することにより、直流電圧源1の直流電圧を
交流電圧に変換して、図示しない負荷例えば3相交流電
動機を駆動する。本実施形態では、上記した上アームを
構成するスイッチング素子11a〜11cと、下アーム
を構成するスイッチング素子11d〜11fを、それぞ
れ積層して1モジュール化した構造としている。図2
に、上アームを構成するスイッチング素子11a〜11
cを積層した構造の模式的な外観構成を示す。
In such a configuration, U-phase, V-phase, W-phase
By turning on / off each switching element in the phase inverter arm, the DC voltage of the DC voltage source 1 is converted to an AC voltage, and a load (not shown), for example, a three-phase AC motor is driven. In the present embodiment, the switching elements 11a to 11c forming the upper arm and the switching elements 11d to 11f forming the lower arm are stacked to form one module. FIG.
Switching elements 11a to 11 forming an upper arm
3 shows a schematic external configuration of a structure in which c is laminated.

【0009】図に示すように、スイッチング素子11a
からスイッチング素子11cに向けてチップサイズが順
次小さくなっており、それらを積層したときに、スイッ
チング素子11a、11b、11cのゲート電極パッド
101、111、121とソース電極パッド102、1
12、122のそれぞれが重ならないようになってい
る。すなわち、スイッチング素子11a、11b、11
cを階段状に積層して、それぞれの表面(スイッチング
素子11a、11bについては、上側のスイッチング素
子と積層されていない領域の表面)にゲート電極パッ
ド、ソース電極パッドが形成されるようになっている。
これらのゲート電極パッド、ソース電極パッドは、ワイ
ヤボンディングによって、外部と電気接続される。な
お、各スイッチング素子の表面側には表面電極をなすソ
ース電極が形成されているが、ゲート電極パッドおよび
ソース電極パッドは、ソース電極上に形成された図示し
ない保護膜の上に形成されている。
As shown in the figure, the switching element 11a
From the chip size to the switching element 11c, and when they are stacked, the gate electrode pads 101, 111, 121 and the source electrode pads 102, 1 of the switching elements 11a, 11b, 11c are stacked.
12 and 122 do not overlap each other. That is, the switching elements 11a, 11b, 11
The gate electrode pad and the source electrode pad are formed on the respective surfaces (for the switching elements 11a and 11b, the surface of the region not stacked with the upper switching element). I have.
These gate electrode pads and source electrode pads are electrically connected to the outside by wire bonding. A source electrode serving as a surface electrode is formed on the front surface side of each switching element, but the gate electrode pad and the source electrode pad are formed on a protective film (not shown) formed on the source electrode. .

【0010】図3に、スイッチング素子11a〜11c
を積層した部分の断面構成を示す。スイッチング素子1
1a、11b、11cは、図に示すように、表面電極と
してソース電極103、113、123が形成され、裏
面電極としてドレイン電極104、114、124が形
成されたものであって、それぞれは縦方向に電流が流れ
る周知の縦型MOSトランジタを構成している。そし
て、スイッチング素子11aのソース電極103とスイ
ッチング素子11bのドレイン電極114の間、および
スイッチング素子11bのソース電極113とスイッチ
ング素子11cのドレイン電極124の間は、ろう付け
によってそれぞれ接合されている。
FIG. 3 shows switching elements 11a to 11c.
2 shows a cross-sectional configuration of a portion where is laminated. Switching element 1
As shown in the figure, 1a, 11b, and 11c have source electrodes 103, 113, and 123 formed as front electrodes and drain electrodes 104, 114, and 124 formed as back electrodes, respectively, and each has a vertical direction. A well-known vertical MOS transistor through which a current flows. The source electrode 103 of the switching element 11a and the drain electrode 114 of the switching element 11b, and the source electrode 113 of the switching element 11b and the drain electrode 124 of the switching element 11c are joined by brazing.

【0011】このような積層構造とすることによって、
スイッチング素子11aからスイッチング素子11cの
方向に電流を流すようにすることができる。また、下ア
ームを構成するスイッチング素子11d〜11fについ
ても、上アームを構成するスイッチング素子11a〜1
1cと同様に、積層した構造になっている。
With such a laminated structure,
A current can flow in the direction from the switching element 11a to the switching element 11c. The switching elements 11d to 11f forming the lower arm also include the switching elements 11a to 11f forming the upper arm.
1c, it has a laminated structure.

【0012】このように複数のスイッチング素子を積層
構造として1モジュール化することにより、低損失、低
ノイズで小型のインバータ装置とすることができる。な
お、上記した実施形態においては、スイッチング素子1
1aのソース電極103とスイッチング素子11bのド
レイン電極114の間、およびスイッチング素子11b
のソース電極113とスイッチング素子11cのドレイ
ン電極124の間を直接ろう付けにて接合するものを示
したが、図4に示すように、それぞれの間に金属の板状
電極130、131を挟み、ろう付けによって接合する
ようにしてもよい。この場合、パワー素子であるスイッ
チング素子の放熱を良好にすることができる。
By forming a plurality of switching elements into a single layered structure with a laminated structure, a small inverter device with low loss and low noise can be obtained. In the embodiment described above, the switching element 1
1a between the source electrode 103 and the drain electrode 114 of the switching element 11b;
In FIG. 4, the source electrode 113 and the drain electrode 124 of the switching element 11c are directly joined by brazing. However, as shown in FIG. You may make it join by brazing. In this case, it is possible to improve the heat radiation of the switching element that is the power element.

【0013】また、上記実した施形態においては、4レ
ベルインバータに適用した場合の構成について説明した
が、3レベルインバータ、あるいは5レベル以上のイン
バータにおいても、上記と同様の積層構造とすることが
できる。
Further, in the above-described embodiment, a configuration in which the present invention is applied to a four-level inverter has been described. However, a three-level inverter or an inverter having five or more levels may have the same laminated structure as described above. it can.

【図面の簡単な説明】[Brief description of the drawings]

【図1】4レベルインバータの部分的な電気結線図であ
る。
FIG. 1 is a partial electrical connection diagram of a four-level inverter.

【図2】上アームを構成するスイッチング素子11a〜
11cを積層した構造の模式的な外観図である。
FIG. 2 shows switching elements 11a to 11c constituting an upper arm.
It is a schematic external view of the structure which laminated | stacked 11c.

【図3】スイッチング素子11a〜11cを積層した部
分の断面構成を示す図である。
FIG. 3 is a diagram illustrating a cross-sectional configuration of a portion where switching elements 11a to 11c are stacked.

【図4】他の実施形態を示す図である。FIG. 4 is a diagram showing another embodiment.

【符号の説明】[Explanation of symbols]

1…直流電圧源、2〜4…コンデンサ、5…正母線、6
…負母線、10…インバータアーム、11a〜11f…
スイッチング素子、12a〜12f…逆並列ダイオー
ド、13a〜13d…ダイオード、101、111、1
21…ゲート電極パッド、102、112、122…ソ
ース電極パッド、103、113、123…表面電極と
してのソース電極、104、114、124…裏面電極
としてドレイン電極。
1: DC voltage source, 2-4: Capacitor, 5: Positive bus, 6
... Negative bus, 10 ... Inverter arm, 11a-11f ...
Switching elements, 12a to 12f: anti-parallel diodes, 13a to 13d: diodes, 101, 111, 1
21 ... gate electrode pads, 102, 112, 122 ... source electrode pads, 103, 113, 123 ... source electrodes as surface electrodes, 104, 114, 124 ... drain electrodes as back electrodes.

Claims (4)

【特許請求の範囲】[Claims] 【請求項1】 正母線と負母線の間において直列に接続
された少なくとも2つのスイッチング素子を、一方のス
イッチング素子の裏面電極と他方のスイッチング素子の
表面電極とを接合するようにして積層構造としたことを
特徴とするインバータ装置。
1. A laminated structure comprising at least two switching elements connected in series between a positive bus and a negative bus, wherein a back electrode of one switching element and a front electrode of the other switching element are joined. An inverter device characterized in that:
【請求項2】 前記他方のスイッチング素子の表面側
に、前記一方のスイッチング素子と積層されていない領
域を有し、この領域に前記他方のスイッチング素子の電
極パッドが形成されていることを特徴とする請求項1に
記載のインバータ装置。
2. The semiconductor device according to claim 1, further comprising a region on the front surface side of the other switching element that is not stacked with the one switching element, and wherein an electrode pad of the other switching element is formed in this region. The inverter device according to claim 1.
【請求項3】 前記一方のスイッチング素子の裏面電極
と前記他方のスイッチング素子の表面電極は、ろう付け
により接合されていることを特徴とする請求項1又は2
に記載のインバータ装置。
3. The device according to claim 1, wherein a back electrode of the one switching element and a front electrode of the other switching element are joined by brazing.
3. The inverter device according to claim 1.
【請求項4】 前記一方のスイッチング素子の裏面電極
と前記他方のスイッチング素子の表面電極は、板状電極
を挟んで接合されていることを特徴とする請求項1又は
2に記載のインバータ装置。
4. The inverter device according to claim 1, wherein the back electrode of the one switching element and the front electrode of the other switching element are joined with a plate-shaped electrode interposed therebetween.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004047850A (en) * 2002-07-15 2004-02-12 Mitsubishi Electric Corp Power semiconductor device
US6867560B2 (en) 2002-04-01 2005-03-15 Nissan Motor Co., Ltd. Drive of rotary electric machine
WO2022250462A1 (en) * 2021-05-28 2022-12-01 울산과학기술원 Device and method for driving buck-boost converter

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6867560B2 (en) 2002-04-01 2005-03-15 Nissan Motor Co., Ltd. Drive of rotary electric machine
JP2004047850A (en) * 2002-07-15 2004-02-12 Mitsubishi Electric Corp Power semiconductor device
WO2022250462A1 (en) * 2021-05-28 2022-12-01 울산과학기술원 Device and method for driving buck-boost converter

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