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JPH11160391A - Semiconductor device - Google Patents

Semiconductor device

Info

Publication number
JPH11160391A
JPH11160391A JP32667797A JP32667797A JPH11160391A JP H11160391 A JPH11160391 A JP H11160391A JP 32667797 A JP32667797 A JP 32667797A JP 32667797 A JP32667797 A JP 32667797A JP H11160391 A JPH11160391 A JP H11160391A
Authority
JP
Japan
Prior art keywords
power supply
test
burn
supply terminal
terminal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP32667797A
Other languages
Japanese (ja)
Inventor
Seiichi Suzuki
征一 鈴木
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Priority to JP32667797A priority Critical patent/JPH11160391A/en
Publication of JPH11160391A publication Critical patent/JPH11160391A/en
Pending legal-status Critical Current

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  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
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  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

PROBLEM TO BE SOLVED: To realize cost reduction of the burn-in test of a semiconductor device which is formed of a semiconductor element including a circuit main body of multi power supplies and mounted on a tape carrier. SOLUTION: A semiconductor element 1 forming a semiconductor device is provided with a circuit main body 16 and a testing circuit 15 including switches 17, 18 and 19 of PMOS transistors, an inverter 20, voltage dividing resistors 22, 23 and a pull-up resistor 21. The number of power supplies to the circuit main body 16 is three, i.e., a voltage supplied from a VDD power supply terminal 11, a voltage supplied from a VSS power supply terminal 14, and a voltage supplied from a VCC power supply terminal 24, which are similar to a multi power supply circuits in response to the functions of the circuit main body 16. An input terminal 9 and an output terminal 10 of the semiconductor element 1, the VDD power supply terminal 11, the VSS power supply terminal 14, the VCC power supply terminal 24, and a testing terminal 12 are connected with leads and pads of the semiconductor device.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は半導体装置に関し、
特にテープキャリア方式により実装された半導体素子
に、機能テスト用の通電回路を設けて構成される半導体
装置に関する。
The present invention relates to a semiconductor device,
In particular, the present invention relates to a semiconductor device configured by providing an energizing circuit for a function test to a semiconductor element mounted by a tape carrier method.

【0002】[0002]

【従来の技術】従来の半導体装置における半導体素子に
ついては、初期不良品を排除するために、製造直後にお
いて当該半導体素子に対する機能テストが行われている
が、その後において経時的に現れてくる不良について
は、製造後一定時間デバイスに通電をして、不良品を除
去するためのバーインテストが行われている。通常、こ
のバーインテストにおいては、高温にて経時的に現れる
不良の発生を加速させて行うことが多い。
2. Description of the Related Art For a semiconductor device in a conventional semiconductor device, a function test is performed on the semiconductor device immediately after manufacturing to eliminate an initial defective product. A burn-in test is performed to remove a defective product by energizing the device for a certain period of time after manufacturing. Usually, in the burn-in test, the occurrence of defects that appear with time at high temperatures is often accelerated.

【0003】一般に、本発明の対象とする、複数個の半
導体素子を、一つのテープに搭載して、所謂テープキャ
リア方式により実装されている半導体素子においては、
構成要素の半導体素子に含まれる回路本体は、主として
ドライバとしての機能を有する半導体集積回路であり、
従って、高耐圧としての対応機能を有するとともに、コ
ントロール系の電源とドライバ系の電源が輻輳して存在
しており、所謂多電源素子としての性質を有している。
このような回路本体を含む半導体素子に対して、上記の
バーインテストを行う場合には、各半導体素子に対して
同時に通電を行うことが必要となるが、対応する半導体
素子内の回路本体が多電源であるために、各半導体素子
に対して、共通してバーインテスト用の電源を供給する
ことに関して、当該バーインテスト実行上の困難な問題
が存在している。
[0003] In general, in a semiconductor device which is a subject of the present invention, a plurality of semiconductor devices are mounted on one tape and mounted by a so-called tape carrier system.
The circuit body included in the component semiconductor element is a semiconductor integrated circuit mainly having a function as a driver,
Therefore, while having a function to cope with a high withstand voltage, the power supply of the control system and the power supply of the driver system are congested, and have a property as a so-called multiple power supply element.
When the burn-in test is performed on a semiconductor element including such a circuit body, it is necessary to energize each semiconductor element at the same time, but there are many circuit bodies in the corresponding semiconductor element. Since the power supply is used as the power supply, there is a difficult problem in executing the burn-in test with respect to supplying the power for the burn-in test to each semiconductor element in common.

【0004】上述のように、半導体素子に対してバーイ
ンテストを行う場合には、一般に、各半導体素子に対し
て同時に通電を行うために、それぞれの半導体素子に対
しては、共通してバーインテスト用の電源ラインが設け
られている。その従来例として、図1、図4および図5
には、特開平06−310578号公報に示されている
半導体装置における外観構成を示す部分平面図、および
当該半導体装置に含まれる第1および第2の半導体素子
の回路構成図が示されている。この従来例においては、
長尺フィルムにより形成されるテープキャリア1の幅方
向の中央部位には、複数個のデバイスホール3が配列形
成されており、またテープキャリア2の両側には、多数
個のスプロケットホール4が配列されている。また、こ
のテープキャリア2の片面には、銅箔等の導電膜により
デバイスホール3に臨んでリード5とパッド6が形成さ
れており、同様に、テープキャリア2の両側に沿って、
バーインテスト用VDDライン7とVSSライン8が延設さ
れている。そして、前記デバイスホール3には、それぞ
れに半導体素子1が搭載されている。この半導体素子1
は、図示されてはいないが、例えば、電極に設けられて
いるバンプを、前記リード5にボンディングする等の手
法によって搭載される。
[0004] As described above, when a burn-in test is performed on a semiconductor element, generally, a current is applied to each semiconductor element at the same time. Power supply line is provided. FIGS. 1, 4 and 5 show conventional examples.
1 shows a partial plan view showing an external configuration of a semiconductor device disclosed in Japanese Patent Application Laid-Open No. 06-310578, and a circuit configuration diagram of first and second semiconductor elements included in the semiconductor device. . In this conventional example,
A plurality of device holes 3 are arrayed and formed at the center in the width direction of the tape carrier 1 formed by the long film, and a large number of sprocket holes 4 are arrayed on both sides of the tape carrier 2. ing. On one side of the tape carrier 2, leads 5 and pads 6 are formed by a conductive film such as a copper foil so as to face the device hole 3. Similarly, along both sides of the tape carrier 2,
A burn-in test V DD line 7 and a V SS line 8 are extended. The semiconductor element 1 is mounted in each of the device holes 3. This semiconductor element 1
Although not shown, is mounted by a method of bonding a bump provided on an electrode to the lead 5, for example.

【0005】この従来の半導体装置における第1の半導
体素子の回路構成が図4に示される。回路本体16は、
半導体素子1の本来の機能回路である。図4において、
当該半導体素子1は、入力端子9、出力端子10、バー
インテスト用VDD電源端子13、VDD電源端子11およ
びテスティング端子12に対応して、回路本体16と、
PMOSトランジスタにより形成されるスイッチ29、
インバータ30およびプルアップ抵抗31を含むテステ
ィング回路15とを備えて構成される。なお、入力端子
9、出力端子10、VDD電源端子11およびテストティ
ング端子12は、それぞれ図1に示されるリード5およ
びパッド6に接続されている。
FIG. 4 shows a circuit configuration of a first semiconductor element in this conventional semiconductor device. The circuit body 16
This is an original function circuit of the semiconductor element 1. In FIG.
The semiconductor element 1 includes a circuit body 16 corresponding to the input terminal 9, the output terminal 10, the burn-in test VDD power terminal 13, the VDD power terminal 11, and the testing terminal 12,
A switch 29 formed by a PMOS transistor;
A testing circuit 15 including an inverter 30 and a pull-up resistor 31 is provided. The input terminal 9, output terminal 10, VDD power supply terminal 11, and testing terminal 12 are connected to the lead 5 and the pad 6 shown in FIG. 1, respectively.

【0006】この半導体装置について機能テストを行う
場合には、テープキャリア2に搭載されている各半導体
素子1の機能テストがそれぞれ独立に行われる。即ち、
図4において、テスティング端子12が“L”レベルに
設定されると、インバータ31を介してスイッチ29を
形成するPMOSトランジスタはOFFとなり、回路本
体16は、バーインテスト用VDD電源端子13より切離
される。この状態において、VDD電源端子11およびV
SS電源端子14より供給される電源電圧の入力を受け
て、入力端子9および出力端子10を、パッド6を利用
して、外部のテスト装置に接続することにより、当該半
導体素子1の機能テストが、他の半導体素子から独立し
た状態で行われる。この機能テストの結果、半導体素子
1に不良品が発見される場合には、当該半導体素子1
は、テープキャリア2から機械的に打ち抜いて除去され
る。
When a function test is performed on the semiconductor device, a function test of each semiconductor element 1 mounted on the tape carrier 2 is performed independently. That is,
In FIG. 4, when the testing terminal 12 is set to “L” level, the PMOS transistor forming the switch 29 via the inverter 31 is turned off, and the circuit body 16 is disconnected from the burn-in test VDD power supply terminal 13. Separated. In this state, the V DD power supply terminal 11 and V DD
By receiving the input of the power supply voltage supplied from the SS power supply terminal 14 and connecting the input terminal 9 and the output terminal 10 to an external test device using the pad 6, the function test of the semiconductor element 1 can be performed. , In a state independent of other semiconductor elements. If a defective product is found in the semiconductor device 1 as a result of the function test, the semiconductor device 1
Is mechanically punched out of the tape carrier 2 and removed.

【0007】上記の機能テストの結果良品となった半導
体素子1に対してバーインテストを行う場合には、VDD
電源端子11に電圧を印加することなく、バーインテス
ト用VDDライン7とVSSライン8には所定の電圧が印加
される。また同時に、図4におけるティスティング端子
12をオープン状態として、インバータ30には、プル
アップ抵抗31による“H”レベルが印加され、その出
力の“L”レベルをゲートに受けて、スイッチ29はO
N状態となる。これにより、バーインテスト用VDD電源
端子13より供給されるバーインテスト用電源電圧が回
路本体16に供給され、他の半導体素子とともに回路本
体16のバーインテストが実施される。
When a burn-in test is performed on a semiconductor device 1 which has become a non-defective product as a result of the above function test, V DD
A predetermined voltage is applied to the burn-in test VDD line 7 and the VSS line 8 without applying a voltage to the power supply terminal 11. At the same time, the "H" level of the pull-up resistor 31 is applied to the inverter 30 and the "L" level of the output is received at the gate, and the switch 29 is turned on.
The state becomes the N state. As a result, the burn-in test power supply voltage supplied from the burn-in test VDD power supply terminal 13 is supplied to the circuit body 16, and the burn-in test of the circuit body 16 is performed together with other semiconductor elements.

【0008】従って、この半導体装置においては、機能
テスト時には、テスティング端子12に“L”レベルの
信号を入力して、回路本体16をバーインテスト用VDD
ライン7から切離して、独立してテストを行うことが可
能となり、また、バーインテスト時には、テスティング
端子12に“H”レベルの信号を入力することにより、
テープキャリア2上の全ての半導体素子にバーインテス
ト用VDDライン7が接続されて共通に通電され、バーイ
ンテストが行われる。
Therefore, in this semiconductor device, at the time of a function test, an "L" level signal is input to the testing terminal 12 and the circuit body 16 is connected to the burn-in test V DD.
It is possible to perform an independent test by disconnecting from the line 7. At the time of the burn-in test, by inputting an “H” level signal to the testing terminal 12,
A burn-in test V DD line 7 is connected to all the semiconductor elements on the tape carrier 2 and is commonly energized to perform a burn-in test.

【0009】また、図5は、本半導体装置における第2
の半導体素子の回路構成を示す図である。図5におい
て、当該半導体素子1は、入力端子9、出力端子10、
バーインテスト用VDD電源端子13、VDD電源端子11
およびVSS電源端子14に対応して、回路本体16と、
ダイオード32を含むテスティング回路12とを備えて
構成される。なお、入力端子9、出力端子10、VDD
源端子11およびテストティング端子12は、それぞれ
図1に示されるリード5およびパッド6に接続されてい
る。
FIG. 5 shows a second example of the present semiconductor device.
FIG. 3 is a diagram showing a circuit configuration of the semiconductor element of FIG. In FIG. 5, the semiconductor device 1 includes an input terminal 9, an output terminal 10,
V DD power terminal 13 for burn-in test, V DD power terminal 11
And in response to V SS power supply terminal 14, the circuit body 16,
And a testing circuit 12 including a diode 32. The input terminal 9, output terminal 10, VDD power supply terminal 11, and testing terminal 12 are connected to the lead 5 and the pad 6 shown in FIG. 1, respectively.

【0010】この半導体装置について機能テストを行う
場合には、機能テストを行う半導体素子1のVDD電源端
子11に所定の電源電圧が供給され、パーインテスト用
DD電源端子13が接続されているバースライン用VDD
ライン7には、VDD電源端子11に供給されている電圧
値よりも、ダイオード32のVF 電圧分だけ低い電圧が
印加される。これにより、ダイオード32には逆バイア
ス電圧が印加される状態となってOFFし、半導体素子
1における回路本体16は、バースライン用VDDライン
7より切離された状態となる。これにより、テープキャ
リア2に搭載されている各半導体素子は、個々に分離さ
れた状態となり、入力端子9および出力端子10を、パ
ッド6を介して外部のテスト装置に接続することによ
り、当該半導体素子1の機能テストが、他の半導体素子
から独立した状態で行われる。この機能テストの結果、
半導体素子1に不良品が発見される場合には、当該半導
体素子1は、テープキャリア2から機械的に打ち抜いて
除去される。
When performing a function test on this semiconductor device, a predetermined power supply voltage is supplied to the VDD power supply terminal 11 of the semiconductor element 1 to be subjected to the function test, and the VDD power supply terminal 13 for the part-in test is connected. V DD for berth line
The line 7, than the voltage value that is supplied to the V DD power supply terminal 11, a low voltage by V F voltage of the diode 32 is applied. As a result, a reverse bias voltage is applied to the diode 32 and the diode 32 is turned off, and the circuit body 16 of the semiconductor element 1 is disconnected from the berth line VDD line 7. As a result, the semiconductor elements mounted on the tape carrier 2 are individually separated, and by connecting the input terminal 9 and the output terminal 10 to an external test device via the pad 6, The function test of the device 1 is performed independently of other semiconductor devices. As a result of this functional test,
When a defective product is found in the semiconductor element 1, the semiconductor element 1 is mechanically punched out of the tape carrier 2 and removed.

【0011】上記の機能テストの結果良品となった半導
体素子1に対してバーインテストを行う場合には、VDD
電源端子11に電圧を印加することなく、パーインテス
ト用VDDライン7とVSSライン8に所定の電圧が印加さ
れる。これにより、ダイオード32はON状態となり、
回路本体16には、バーインテスト用VDD電源端子13
より所定のバーインテスト用電圧が印加される。この場
合には、テープキャリア2上の全ての半導体素子におけ
る回路本体に対して同時に電圧が印加され、各半導体素
子それぞれのバーインテストが行われる。
When a burn-in test is performed on a semiconductor device 1 which is a non-defective product as a result of the above function test, V DD
A predetermined voltage is applied to the VDD line 7 and the VSS line 8 for the per-in test without applying a voltage to the power supply terminal 11. As a result, the diode 32 is turned on,
The circuit body 16 includes a V DD power supply terminal 13 for burn-in test.
A more predetermined burn-in test voltage is applied. In this case, a voltage is simultaneously applied to the circuit bodies of all the semiconductor elements on the tape carrier 2, and a burn-in test is performed for each semiconductor element.

【0012】上述したように、図4および図5における
半導体素子1の回路本体16の場合には、当該回路本体
16に対する電源は、VDD電源端子11およびVSS電源
端子14より印加される2電源のみであるが、回路本体
16に供給される電源の種類が増大することに伴ない、
冒頭に説明したように、バーインテスト時における困難
な問題が生じてくる。
As described above, in the case of the circuit body 16 of the semiconductor device 1 in FIGS. 4 and 5, the power to the circuit body 16 is applied from the VDD power supply terminal 11 and the VSS power supply terminal 14. Although only the power source is provided, the type of power source supplied to the circuit body 16 increases,
As described at the beginning, a difficult problem occurs during the burn-in test.

【0013】[0013]

【発明が解決しようとする課題】上述した従来のテープ
キャリア方式により実装される半導体装置においては、
当該半導体装置を形成する半導体素子の回路本体は、主
としてドライバとしての機能を有する半導体集積回路で
あり、従って、高耐圧としての対応機能を有するととも
に、コントロール系の電源とドライバ系の電源が輻輳し
て存在しており、所謂多電源素子としての性質を有して
いる。このような多電源の回路本体を含む半導体素子に
対して、上記のバーインテストを行う場合には、各半導
体素子に対して同時に通電を行うことが必要とはなる
が、対応する半導体素子に含まれる各回路本体が多電源
回路素子であるために、それぞれの半導体素子に対し
て、共通に、そして同時にバーインテスト用の電源を供
給することには、実行面において極めて困難の問題があ
り、そのためには所要工数が増大してコスト上の障碍要
因になるという欠点がある。
In the semiconductor device mounted by the conventional tape carrier system described above,
The circuit body of the semiconductor element forming the semiconductor device is a semiconductor integrated circuit mainly having a function as a driver, and thus has a function as a high withstand voltage, and the power supply of the control system and the power supply of the driver system are congested. And has the property of a so-called multiple power supply element. When performing the burn-in test on a semiconductor element including such a multi-power-supply circuit body, it is necessary to energize each semiconductor element at the same time. Since each circuit body is a multi-power circuit element, it is extremely difficult to supply power for the burn-in test to each semiconductor element in common and at the same time. Has the drawback that the required man-hours increase and cause obstacles in cost.

【0014】[0014]

【課題を解決するための手段】第1の発明の半導体装置
は、テープキャリア上に複数の半導体素子を搭載して形
成され、当該複数の半導体素子に対するバーインテスト
を同時に行うための電源ラインを備えており、前記複数
の半導体素子が、それぞれ固有の基本機能を有する回路
本体と、当該回路本体の機能テストならびにバーインテ
ストの実施に対応して供給印加される複数の電源電圧源
からの電源電圧を切替制御するテスト制御手段とを少な
くとも備えて構成される半導体装置において、バーイン
テスト時において、前記半導体素子のバーインテスト用
DD電源端子より印加され、前記回路本体の第1の電源
端子に供給されるバーインテスト用電源電圧、ならびに
当該半導体素子のVSS電源端子に印加され、当該回路本
体の第2の電源端子に供給される電源電圧とともに、前
記バーインテスト用電源電圧の抵抗分圧により生成され
る電圧を多電源電圧の代替え電圧として、前記回路本体
に供給するように機能する少なくとも1個以上の抵抗分
圧回路と、機能テスト時の電源電圧の供給経路をバーイ
ンテスト時の電源電圧の供給経路に切替えるスイッチ手
段と、当該スイッチ手段のオン・オフを制御するスイッ
チ制御信号を生成出力する電源電圧切替手段とを、少な
くとも前記テスト制御手段内に備えて構成されることを
特徴としている。
According to a first aspect of the present invention, a semiconductor device is formed by mounting a plurality of semiconductor elements on a tape carrier, and includes a power supply line for simultaneously performing a burn-in test on the plurality of semiconductor elements. The plurality of semiconductor elements are each configured to have a circuit main body having a unique basic function, and a power supply voltage from a plurality of power supply voltage sources supplied and applied in response to execution of a function test and a burn-in test of the circuit main body. In a semiconductor device including at least test control means for performing switching control, during a burn-in test, a voltage is applied from a burn-in test VDD power supply terminal of the semiconductor element and supplied to a first power supply terminal of the circuit body. that burn-in test power supply voltage, and is applied to the V SS power supply terminal of the semiconductor element, a second power supply terminal of the circuit body At least one or more resistive voltage dividers that function to supply a voltage generated by resistance division of the burn-in test power supply voltage to the circuit body together with a power supply voltage supplied to the circuit main body A circuit, switch means for switching a supply path of the power supply voltage at the time of the function test to a supply path of the power supply voltage at the time of the burn-in test, and power supply voltage switching means for generating and outputting a switch control signal for controlling on / off of the switch means Is provided at least in the test control means.

【0015】なお、前記第1の発明において、前記電源
電圧切替手段は、前記半導体素子のバーインテスト用V
DD電源端子およびVSS電源端子より印加される電源電圧
の供給を受けて、前記半導体素子のテスティング端子に
設定されるレベル信号を反転し、所定のスイッチ制御信
号として出力するインバータと、前記バーインテスト用
DD電源端子と前記インバータの入力端との間に挿入接
続されるプルアップ抵抗と、を備えて構成してもよく、
また、前記スイッチ手段は、前記バーインテスト用VDD
電源端子と前記回路本体の第1の電源端子との間に挿入
接続され、前記スイッチ制御信号によりオン・オフ制御
される第1のスイッチ手段と、前記バーインテスト用V
DD電源端子と前記抵抗分圧回路の高電位側の端末との間
に挿入接続され、前記スイッチ制御信号によりオン・オ
フ制御される第2のスイッチ手段と、前記抵抗分圧回路
の電圧分割点と前記回路本体の第3の電源端子との間に
挿入接続され、前記スイッチ制御信号によりオン・オフ
制御される第3のスイッチ手段と、を備えて構成しても
よい。
In the first invention, the power supply voltage switching means may include a burn-in test V of the semiconductor element.
By receiving the power supply voltage applied from DD power supply terminal and the V SS power supply terminal, and inverts the level signal is set to the testing terminals of the semiconductor device, an inverter for outputting a predetermined switch control signal, the burn A pull-up resistor inserted and connected between the test VDD power supply terminal and the input terminal of the inverter,
Further, the switch means is provided with the burn-in test V DD.
First switch means inserted and connected between a power supply terminal and a first power supply terminal of the circuit main body and controlled to be turned on and off by the switch control signal;
Second switch means inserted and connected between the DD power supply terminal and a terminal on the high potential side of the resistance voltage dividing circuit and controlled to be turned on / off by the switch control signal; and a voltage dividing point of the resistance voltage dividing circuit. And a third switch means which is inserted and connected between the power supply terminal and a third power supply terminal of the circuit body, and is turned on / off by the switch control signal.

【0016】更に、前記抵抗分圧回路は、前記第2のス
イッチ手段と前記VSS電源端子との間に接続される第1
および第2の抵抗により形成され、当該第1および第2
の抵抗の接続点に対応する電圧分割点が、前記回路本体
の第3の電源端子に接続されるようにしてもよく、前記
第1のスイッチ手段は、ソースが前記バーインテスト用
DD電源端子に接続され、ゲートが前記インバータの出
力端に接続されて、ドレインが前記回路本体の第1の電
源端子に接続される第1のPMOSトランジスタにより
構成し、前記第2のスイッチ手段は、ソースが前記バー
インテスト用VDD電源端子に接続され、ゲートが前記イ
ンバータの出力端に接続されて、ドレインが前記抵抗分
割回路の高電位側の端末に接続される第2のPMOSト
ランジスタにより構成して、前記第3のスイッチ手段
は、ソースが前記抵抗分割回路の電圧分割点に接続さ
れ、ゲートが前記インバータの出力端に接続されて、ド
レインが前記回路本体の第2の電源端子に接続される第
3のPMOSトランジスタにより構成するようにしても
よい。
Further, the resistance voltage dividing circuit includes a first voltage dividing circuit connected between the second switch means and the VSS power supply terminal.
And the second resistor, the first and second resistors
May be connected to a third power supply terminal of the circuit body, the first switch means having a source connected to the burn-in test VDD power supply terminal. , A gate is connected to the output terminal of the inverter, and a drain is constituted by a first PMOS transistor connected to a first power supply terminal of the circuit body. A second PMOS transistor connected to the burn-in test VDD power supply terminal, a gate connected to the output terminal of the inverter, and a drain connected to a high-potential terminal of the resistance dividing circuit; The third switch has a source connected to a voltage dividing point of the resistance dividing circuit, a gate connected to an output terminal of the inverter, and a drain connected to the circuit main body. It may be formed by a third PMOS transistor connected to the second power supply terminal.

【0017】また、第2の発明の半導体装置は、テープ
キャリア上に複数の半導体素子を搭載して形成され、当
該複数の半導体素子に対するバーインテストを同時に行
うための電源ラインを備えており、前記複数の半導体素
子が、それぞれ固有の基本機能を有する回路本体と、当
該回路本体の機能テストならびにバーインテストの実施
に対応して供給印加される複数の電源電圧源からの電源
電圧を切替制御するテスト制御手段とを少なくとも備え
て構成される半導体装置において、前記テスト制御手段
が、陽極側が前記半導体装置のバーインテスト用VDD
源端子が接続され、陰極側が前記回路本体の第1の電源
端子に接続される第1のダイオードと、前記バーインテ
スト用VDD電源端子と、前記半導体素子の第2の電源端
子との間に挿入接続され、電圧分割点が前記回路本体の
第3の電源端子に接続される抵抗分圧回路と、陽極側が
前記抵抗分圧回路の電圧分割点に接続され、陰極側が前
記回路本体の第3の電源端子に接続される第2のダイオ
ードと、を備えて構成されており、機能テスト時におい
ては、前記回路本体の第1の電源端子に印加される所定
の電源電圧に対比して前記バーインテスト用VDD電源端
子に印加される電源電圧を低電位に抑制し、前記第1お
よび第2のダイオードをオフ状態に設定するとともに、
バーインテスト時においては、前記第1の電源端子に対
する所定の電源電圧の供給を停止し、前記バーインテス
ト用VDD電源端子より正規のバーインテスト用VDD電源
電圧を印加して、前記第1および第2のダイオードをオ
ン状態に設定することを特徴としている。
The semiconductor device of the second invention is formed by mounting a plurality of semiconductor elements on a tape carrier, and includes a power supply line for simultaneously performing a burn-in test on the plurality of semiconductor elements. A circuit in which a plurality of semiconductor elements each have a unique basic function, and a test for switching and controlling a power supply voltage from a plurality of power supply voltage sources supplied and applied in response to the function test and burn-in test of the circuit body And a test control means, wherein the test control means has an anode side connected to a burn-in test VDD power supply terminal of the semiconductor device, and a cathode side connected to a first power supply terminal of the circuit body. a first diode that is, a V DD power supply terminal for the burn-in test, insert contact between the second power supply terminal of the semiconductor element A voltage dividing point having a voltage dividing point connected to a third power supply terminal of the circuit main body, an anode side being connected to a voltage dividing point of the resistance voltage dividing circuit, and a cathode side being connected to a third power supply of the circuit main body. And a second diode connected to the terminal. At the time of a functional test, the second diode for the burn-in test is compared with a predetermined power supply voltage applied to a first power supply terminal of the circuit body. Suppressing the power supply voltage applied to the V DD power supply terminal to a low potential, setting the first and second diodes to an off state,
During burn-in test, the first stops supplying the predetermined power supply voltage to the power terminal applies a burn-in test V DD supply voltage of the normal from the burn-in test V DD power supply terminal, said first and The second diode is set to an ON state.

【0018】[0018]

【発明の実施の形態】次に、本発明について図面を参照
して説明する。
Next, the present invention will be described with reference to the drawings.

【0019】図1は本発明の1実施形態の構成概要を示
す平面図である。この構成概要自体については、前述の
図1そのものであり、既に説明したとうりである。本発
明の主眼とするところは、当該構成において、多電源の
回路本体を含む半導体素子により形成される半導体装置
のバーインテストに当り、従来のコスト上の障碍要因を
排除することのできる半導体装置を実現することにあ
る。図1については、説明が重複するが、長尺フィルム
により形成されるテープキャリア2の幅方向の中央部位
には、複数個のデバイスホール3が配列形成されてお
り、またテープキャリア2の両側には、多数個のスプロ
ケットホール4が配列されている。また、このテープキ
ャリア2の片面には、銅箔などの導電膜により、デバイ
スホール3に臨んでリード5とパッド6が形成されてお
り、同様にテープキャリア2の両端に沿って、バーイン
テスト用VDDライン7とVSSライン8が布設されてい
る。上記のデバイスホール3に対しては、それぞれ半導
体素子1が個別に搭載されている。
FIG. 1 is a plan view showing an outline of the configuration of an embodiment of the present invention. The configuration itself is the same as FIG. 1 described above, and has already been described. The main feature of the present invention is that, in the structure, a semiconductor device capable of eliminating a conventional cost obstacle factor in a burn-in test of a semiconductor device formed by a semiconductor element including a circuit body of multiple power supplies. Is to make it happen. Although the description of FIG. 1 is duplicated, a plurality of device holes 3 are arranged and formed in the center portion in the width direction of the tape carrier 2 formed of a long film. Has a large number of sprocket holes 4 arranged therein. A lead 5 and a pad 6 are formed on one surface of the tape carrier 2 by a conductive film such as a copper foil so as to face the device hole 3. Similarly, along the both ends of the tape carrier 2, a burn-in test is performed. V DD line 7 and V SS line 8 has been laid. The semiconductor elements 1 are individually mounted on the device holes 3 described above.

【0020】図2は、第1の発明の半導体装置における
半導体素子の1実施形態の回路構成を示す図である。図
2に示されるように、本実施形態の半導体素子1は、入
力端子9、出力端子10、バーインテスト用VDD電源端
子13、VDD電源端子11、VSS電源端子14、VCC
源端子24およびテスティング端子12に対応して、回
路本体16と、PMOSトランジスタにより形成される
スイッチ17、18および19、インバータ20、分圧
抵抗22および23、およびプルアップ抵抗21を含む
テスティング回路15とを備えて構成される。なお、本
実施形態の半導体素子1に含まれる回路本体16に対す
る供給電源の数は、VDD電源端子11、VSS電源端子1
4およびVCC電源端子24より、それぞれ供給印加され
る電源を含む3種類である。また入力端子9、出力端子
10、VDD電源端子11およびテスティング端子12
は、それぞれ図1に示されるリード5およびパッド6に
接続されている。
FIG. 2 is a diagram showing a circuit configuration of one embodiment of the semiconductor element in the semiconductor device of the first invention. As shown in FIG. 2, the semiconductor device 1 of the present embodiment has an input terminal 9, an output terminal 10, a burn-in test VDD power terminal 13, a VDD power terminal 11, a VSS power terminal 14, and a VCC power terminal. A testing circuit 15 including a circuit body 16 and switches 17, 18 and 19 formed by PMOS transistors, an inverter 20, voltage dividing resistors 22 and 23, and a pull-up resistor 21 corresponding to the testing terminal 24 and the testing terminal 12. And is provided. The number of power supplies supplied to the circuit body 16 included in the semiconductor device 1 of the present embodiment depends on the VDD power supply terminal 11, the VSS power supply terminal 1,
4 and Vcc power supply terminals 24, each of which includes three types of power supplies. Input terminal 9, output terminal 10, VDD power supply terminal 11, and testing terminal 12
Are connected to the leads 5 and the pads 6 shown in FIG. 1, respectively.

【0021】この半導体装置について機能テストを行う
場合には、テープキャリア2に搭載されている各半導体
素子1の機能テストがそれぞれ独立に行われる。即ち、
図2において、テスティング端子12が“L”レベルに
設定されると、インバータ20を介してスイッチ17、
18および19は全てOFF状態となり、回路本体16
は、バーインテスト用VDD電源端子13および分圧抵抗
22および23の電圧分割点より切離される。この状態
においては、半導体素子1は、テープキャリア2上に搭
載されている他の全ての半導体素子より分離されて独立
した状態となり、VDD電源端子11、VSS電源端子14
およびVCC電源端子24より供給される電源電圧を受け
て、当該半導体素子1単独の機能テストが行われる。
When a function test is performed on this semiconductor device, a function test of each semiconductor element 1 mounted on the tape carrier 2 is performed independently. That is,
In FIG. 2, when the testing terminal 12 is set to the “L” level, the switch 17
18 and 19 are all turned off, and the circuit body 16
Is separated from the voltage dividing point of the burn-in test VDD power supply terminal 13 and the voltage dividing resistors 22 and 23. In this state, the semiconductor element 1 is separated from all other semiconductor elements mounted on the tape carrier 2 and becomes independent, and the VDD power supply terminal 11 and the VSS power supply
In response to the power supply voltage supplied from the power supply terminal 24 and the V CC power supply terminal 24, the function test of the semiconductor device 1 alone is performed.

【0022】またバーインテストを行う場合には、バー
インテスト用VDDライン7とVSSライン8には所定の電
圧が印加される。また同時に、ティスティング端子12
をオープン状態として、図2のインバータ20には、プ
ルアップ抵抗21による“H”レベルが印加され、その
出力の“L”レベルをゲートに受けて、スイッチ17、
18および19は全てON状態となる。これにより、バ
ーインテスト用VDD電源端子13より供給されるバーイ
ンテスト用電源電圧が回路本体16に供給されるととも
に、当該バーインテスト用電源電圧と、VSS電源端子1
4の電源電圧との電位差の抵抗分割電圧が、VCC電源端
子からの代替電源電圧として回路本体16に印加され
る。このようにして、当該半導体素子1に対するバーイ
ンテストが実施されるが、本実施形態においては、多電
源の回路本体16に対応して、VDD電源端子11、VCC
電源端子24よりは電源電圧が供給されることはなく、
バーインテスト用電源電圧とVSS電源端子14の電源電
圧が供給印加されるのみである。即ち、回路本体16が
多電源回路であるにもかわらず、前述の従来例の場合と
同様に、バーインテスト用VDD電源端子13より印加さ
れるバーインテスト用電源電圧と、VSS電源端子14の
電源電圧が供給印加されるのみである。即ち、多電源回
路に伴なう前記問題に対応して、ティスティング回路1
5の内部に抵抗分割回路を設け、印加されるバーインテ
スト用電圧を分割処理することにより、多電源からの電
源電圧供給に対する代替機能を負わせることにより、当
該多電源の回路本体を含む半導体素子に対して、容易に
バーインテストを実行することができる。
When the burn-in test is performed, a predetermined voltage is applied to the burn-in test VDD line 7 and the VSS line 8. At the same time, the tasting terminal 12
Is in the open state, the “H” level by the pull-up resistor 21 is applied to the inverter 20 of FIG. 2, and the “L” level of the output is received by the gate, and the switch 17 is turned on.
18 and 19 are all in the ON state. Thus, together with the burn-in test power supply voltage supplied from the burn-in test for V DD power supply terminal 13 is supplied to the circuit body 16, and a power supply voltage for the burn-in test, V SS power supply terminal 1
4 is applied to the circuit main body 16 as a substitute power supply voltage from the V CC power supply terminal. In this manner, the burn-in test is performed on the semiconductor element 1. In this embodiment, the V DD power supply terminal 11 and the V CC power supply
No power supply voltage is supplied from the power supply terminal 24,
Burn power supply voltage of the test power supply voltage and V SS power supply terminal 14 is only supplied applied. That is, although the circuit body 16 is a multi-power supply circuit, the burn-in test power supply voltage applied from the burn-in test VDD power supply terminal 13 and the V SS power supply Is merely applied. That is, in response to the above problem associated with the multiple power supply circuit,
5. A semiconductor device including a circuit body of a multi-power supply by providing a resistance dividing circuit inside and performing an alternative function to supply of a power supply voltage from a multi-power supply by dividing an applied burn-in test voltage. , A burn-in test can be easily executed.

【0023】図3は、第2の発明の半導体装置における
半導体素子の1実施形態の回路構成を示す図である。図
3において、当該半導体素子1は、入力端子9、出力端
子10、バーインテスト用VDD電源端子13、VDD電源
端子11、VSS電源端子14およびVCC電源端子24に
対応して、回路本体16と、ダイオード25および2
6、および分圧抵抗27および28を含むテスティング
回路15とを備えて構成される。なお、入力端子9、出
力端子10およびVDD電源端子11は、それぞれ図1に
示されるリード5およびパッド6に接続されている。
FIG. 3 is a diagram showing a circuit configuration of one embodiment of the semiconductor element in the semiconductor device of the second invention. In FIG. 3, the semiconductor element 1 has a circuit corresponding to an input terminal 9, an output terminal 10, a burn-in test VDD power terminal 13, a VDD power terminal 11, a VSS power terminal 14, and a VCC power terminal 24. Body 16 and diodes 25 and 2
6, and a testing circuit 15 including voltage dividing resistors 27 and 28. The input terminal 9, the output terminal 10, and the VDD power supply terminal 11 are connected to the lead 5 and the pad 6 shown in FIG. 1, respectively.

【0024】この半導体装置について機能テストを行う
場合には、機能テストを行う半導体素子1のVDD電源端
子11に電源電圧が供給され、パーインテスト用VDD
源端子13が接続されているパーインテスト用VDDライ
ン7には、VDD電源端子11に供給される正規の電圧値
よりも、ダイオード26のVF 電圧分だけ低い電圧が印
加される。これにより、ダイオード26には逆バイアス
電圧が印加される状態となってOFFし、また、バーイ
ンテスト用電源電圧とVSS電源端子14の電圧の電位差
の、分圧抵抗27と分圧抵抗28による抵抗分割電圧
は、VCC電源より供給される電圧値よりも、ダイオード
25のVF 電圧分だけ低い電圧となるように設定され
る。これにより、ダイオード25も逆バイアス電圧が印
加される状態となってOFFし、半導体素子1における
回路本体16は、バーインテスト用VDD電源端子13お
よび分圧抵抗27および28の電圧分割点より切離され
る。この状態においては、半導体素子1は、テープキャ
リア2上に搭載されている他の全ての半導体素子より分
離されて独立した状態となり、入力端子9および出力端
子10を、パッド6を介して外部のテスト装置に接続す
ることにより、VDD電源端子11およびVSS電源端子1
4より供給される電源電圧を受けて、当該半導体素子1
単独の機能テストが行われる。この機能テストの結果、
半導体素子1に不良品が発見される場合には、当該半導
体素子1は、テープキャリア2から機械的に打ち抜いて
除去される。
When performing a function test on the semiconductor device, a power supply voltage is supplied to the VDD power supply terminal 11 of the semiconductor element 1 to be subjected to the function test, and the power supply voltage is supplied to the power supply terminal to which the VDD power supply terminal 13 for the part-in test is connected. the in-test V DD line 7, than the voltage value of the normal supplied to V DD power supply terminal 11, a low voltage by V F voltage of the diode 26 is applied. Thus, the diode 26 in a state where reverse bias voltage is applied to OFF, also, the potential difference between the voltage of the burn-in test power supply voltage and V SS power supply terminal 14, by the voltage dividing resistors 27 and voltage dividing resistors 28 resistance division voltage, than the voltage value supplied from the V CC power is set to be V F voltage of only low voltage of the diode 25. As a result, the diode 25 is also turned off in a state where the reverse bias voltage is applied, and the circuit body 16 in the semiconductor element 1 is disconnected from the voltage dividing point of the burn-in test VDD power supply terminal 13 and the voltage dividing resistors 27 and 28. Separated. In this state, the semiconductor element 1 is separated from all other semiconductor elements mounted on the tape carrier 2 and becomes an independent state, and the input terminal 9 and the output terminal 10 are connected to the external via the pad 6. By connecting to the test equipment, VDD power supply terminal 11 and VSS power supply terminal 1
4 receives the power supply voltage supplied from the semiconductor device 1.
A single functional test is performed. As a result of this functional test,
When a defective product is found in the semiconductor element 1, the semiconductor element 1 is mechanically punched out of the tape carrier 2 and removed.

【0025】上記の機能テストの結果良品となった半導
体素子1に対してバーインテストを行う場合には、VDD
電源端子11およびVCC電源端子25に対して、それぞ
れ電圧を印加することなく、バーインテスト用VDD電源
端子13に対しては所定のバーインテスト用電源電圧が
印加されて、これにより、ダイオード25および26は
共にON状態となり、回路本体16には、バーインテス
ト用VDD電源端子13からのバーインテスト用電源電圧
が印加され、また分圧抵抗27と分圧抵抗28による抵
抗分割電圧は、VCC電源電圧に相当する電圧として回路
本体16に供給されて、バーインテストが実行される。
また、この場合には、テープキャリア2上の全ての半導
体素子における回路本体に対して同時に電圧が印加さ
れ、各半導体素子それぞれのバーインテストが行われ
る。
When a burn-in test is performed on the semiconductor element 1 which has become a non-defective product as a result of the above function test, V DD
A predetermined burn-in test power supply voltage is applied to the burn-in test VDD power supply terminal 13 without applying a voltage to each of the power supply terminal 11 and the V CC power supply terminal 25. And 26 are both turned on, the burn-in test power supply voltage from the burn-in test VDD power supply terminal 13 is applied to the circuit body 16, and the voltage divided by the voltage dividing resistors 27 and 28 is V The burn-in test is performed by supplying the voltage corresponding to the CC power supply voltage to the circuit body 16.
In this case, a voltage is simultaneously applied to the circuit bodies of all the semiconductor elements on the tape carrier 2, and a burn-in test is performed for each semiconductor element.

【0026】即ち、第2の発明の半導体装置における半
導体素子の本実施形態においても、前記第1の発明の場
合と同様に、ティスティング回路15の内部に抵抗分割
回路を設け、印加されるバーインテスト用電圧を分割処
理することにより、多電源の回路本体を含む半導体素子
に対して、容易にバーインテストを実行することができ
る。
That is, in this embodiment of the semiconductor element in the semiconductor device of the second invention, similarly to the case of the first invention, a resistance dividing circuit is provided inside the tisting circuit 15 to apply a burn-in voltage. By dividing the test voltage, a burn-in test can be easily performed on a semiconductor device including a circuit body with multiple power supplies.

【0027】[0027]

【発明の効果】以上説明したように、本発明は、半導体
装置を形成する半導体素子内の多電源の回路本体に対応
して、当該半導体素子の機能テスト時においては、所定
のスイッチ手段により、前記回路本体に対するバーイン
テスト用電源電圧ならびに関連する電圧源の供給経路を
遮断することにより、当該半導体素子単体の機能テスト
を行うことを可能とするとともに、バーインテスト時に
おいては、前記スイッチ手段により、バーインテスト用
電源電圧ならびに関連する電圧源の前記回路本体に対す
る供給経路を全て導通状態とし、バーインテスト用VDD
電源端子より印加されるバーインテスト用電源電圧に併
せて、当該バーインテスト用電圧を抵抗分割して得られ
る分割電圧を、多電源電圧の代替えとして回路本体に供
給することにより、多電源の回路本体を含む半導体素子
のバーインテストを、低コストにて容易に実行すること
ができるという効果がある。
As described above, the present invention is applicable to a multi-power-supply circuit body in a semiconductor device forming a semiconductor device, and at the time of a function test of the semiconductor device, a predetermined switch means is used. By shutting off the supply path of the power supply voltage for the burn-in test and the related voltage source to the circuit main body, it is possible to perform a function test of the semiconductor element itself, and at the time of the burn-in test, The power supply voltage for the burn-in test and the supply path of the related voltage source to the circuit body are all made conductive, and the burn-in test V DD
In addition to the power supply voltage for the burn-in test applied from the power supply terminal, a divided voltage obtained by dividing the voltage for the burn-in test by resistance is supplied to the circuit body as an alternative to the multiple power supply voltage, so that the circuit body of the multiple power supply is provided. There is an effect that the burn-in test of the semiconductor device including the above can be easily executed at low cost.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の1実施形態の外観平面図である。FIG. 1 is an external plan view of an embodiment of the present invention.

【図2】前記実施形態に対応する第1の発明の半導体装
置における半導体素子の1実施形態を示す回路構成図で
ある。
FIG. 2 is a circuit configuration diagram showing one embodiment of a semiconductor element in the semiconductor device of the first invention corresponding to the embodiment.

【図3】前記実施形態に対応する第2の発明の半導体装
置における半導体素子の1実施形態を示す回路構成図で
ある。
FIG. 3 is a circuit configuration diagram showing one embodiment of a semiconductor element in a semiconductor device of a second invention corresponding to the embodiment.

【図4】従来例における半導体素子を示す回路構成図で
ある。
FIG. 4 is a circuit configuration diagram showing a semiconductor element in a conventional example.

【図5】他の従来例における半導体素子を示す回路構成
図である。
FIG. 5 is a circuit configuration diagram showing a semiconductor element in another conventional example.

【符号の説明】[Explanation of symbols]

1 半導体素子 2 テープキャリア 3 デバイスホール 4 スプロケットホール 5 リード 6 パッド 7 バーインテスト用VDDライン 8 VSSライン 9 入力端子 10 出力端子 11 VDD電源端子 12 テスティング端子 13 バーインテスト用VDD電源端子 14 VSS電源端子 15 テスティング回路 16 回路本体 17、18、19、29 スイッチ 20、30 インバータ 21、31 プルアップ抵抗 22、23、27、28 分圧抵抗 24 VCC電源端子 25、26、32 ダイオードDESCRIPTION OF SYMBOLS 1 Semiconductor element 2 Tape carrier 3 Device hole 4 Sprocket hole 5 Lead 6 pad 7 V DD line for burn-in test 8 V SS line 9 Input terminal 10 Output terminal 11 V DD power supply terminal 12 Testing terminal 13 V DD power supply terminal for burn-in test 14 V SS power supply terminal 15 Testing circuit 16 Circuit body 17, 18, 19, 29 Switch 20, 30 Inverter 21, 31 Pull-up resistor 22, 23, 27, 28 Voltage dividing resistor 24 V CC power supply terminal 25, 26, 32 diode

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 FI H01L 21/66 H01L 21/66 H ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/66 H01L 21/66 H

Claims (6)

【特許請求の範囲】[Claims] 【請求項1】 テープキャリア上に複数の半導体素子を
搭載して形成され、当該複数の半導体素子に対するバー
インテストを同時に行うための電源ラインを備えてお
り、前記複数の半導体素子が、それぞれ固有の基本機能
を有する回路本体と、当該回路本体の機能テストならび
にバーインテストの実施に対応して供給印加される複数
の電源電圧源からの電源電圧を切替制御するテスト制御
手段とを少なくとも備えて構成される半導体装置におい
て、 バーインテスト時において、前記半導体素子のバーイン
テスト用VDD電源端子より印加され、前記回路本体の第
1の電源端子に供給されるバーインテスト用電源電圧、
ならびに当該半導体素子のVSS電源端子に印加され、当
該回路本体の第2の電源端子に供給される電源電圧とと
もに、前記バーインテスト用電源電圧の抵抗分圧により
生成される電圧を多電源電圧の代替え電圧として、前記
回路本体に供給するように機能する少なくとも1個以上
の抵抗分圧回路と、機能テスト時の電源電圧の供給経路
をバーインテスト時の電源電圧の供給経路に切替えるス
イッチ手段と、当該スイッチ手段のオン・オフを制御す
るスイッチ制御信号を生成出力する電源電圧切替手段と
を、少なくとも前記テスト制御手段内に備えて構成され
ることを特徴とする半導体装置。
1. A power supply line for mounting a plurality of semiconductor elements on a tape carrier and simultaneously performing a burn-in test on the plurality of semiconductor elements, wherein each of the plurality of semiconductor elements has its own A circuit main body having a basic function, and at least test control means for switching and controlling power supply voltages from a plurality of power supply voltage sources supplied and applied in response to execution of a function test and a burn-in test of the circuit main body. A burn-in test power supply voltage applied from a burn-in test VDD power supply terminal of the semiconductor element and supplied to a first power supply terminal of the circuit body during a burn-in test;
And a power supply voltage applied to a Vss power supply terminal of the semiconductor element and supplied to a second power supply terminal of the circuit main body, and a voltage generated by resistance division of the burn-in test power supply voltage, As a substitute voltage, at least one or more resistive voltage dividing circuits functioning to supply the circuit main body, switch means for switching a power supply voltage supply path during a function test to a power supply voltage supply path during a burn-in test, And a power supply voltage switching means for generating and outputting a switch control signal for controlling on / off of the switch means, at least in the test control means.
【請求項2】 前記電源電圧切替手段が、前記半導体素
子のバーインテスト用VDD電源端子およびVSS電源端子
より印加される電源電圧の供給を受けて、前記半導体素
子のテスティング端子に設定されるレベル信号を反転
し、所定のスイッチ制御信号として出力するインバータ
と、 前記バーインテスト用VDD電源端子と前記インバータの
入力端との間に挿入接続されるプルアップ抵抗と、 を備えて構成されることを特徴とする請求項1記載の半
導体装置。
Wherein said power supply voltage switching means, said supplied with semiconductor burn-in test for V DD power source terminal and the V SS supply voltage applied from the power supply terminal of the device, it is set to testing terminals of the semiconductor element And a pull-up resistor inserted and connected between the burn-in test VDD power supply terminal and the input terminal of the inverter. The semiconductor device according to claim 1, wherein:
【請求項3】 前記スイッチ手段が、前記バーインテス
ト用VDD電源端子と前記回路本体の第1の電源端子との
間に挿入接続され、前記スイッチ制御信号によりオン・
オフ制御される第1のスイッチ手段と、 前記バーインテスト用VDD電源端子と前記抵抗分圧回路
の高電位側の端末との間に挿入接続され、前記スイッチ
制御信号によりオン・オフ制御される第2のスイッチ手
段と、 前記抵抗分圧回路の電圧分割点と前記回路本体の第3の
電源端子との間に挿入接続され、前記スイッチ制御信号
によりオン・オフ制御される第3のスイッチ手段と、 を備えて構成されることを特徴とする請求項1記載の半
導体装置。
3. The switch means is inserted and connected between the burn-in test VDD power supply terminal and a first power supply terminal of the circuit main body, and is turned on and off by the switch control signal.
A first switch means which is controlled to be turned off, and is inserted and connected between the burn-in test VDD power supply terminal and a terminal on the high potential side of the resistance voltage dividing circuit, and is turned on / off by the switch control signal. A second switch means, a third switch means inserted and connected between a voltage dividing point of the resistance voltage dividing circuit and a third power supply terminal of the circuit body, and being turned on and off by the switch control signal; The semiconductor device according to claim 1, further comprising:
【請求項4】 前記抵抗分圧回路が、前記第2のスイッ
チ手段と前記VSS電源端子との間に接続される第1およ
び第2の抵抗により形成され、当該第1および第2の抵
抗の接続点に対応する電圧分割点が、前記回路本体の第
3の電源端子に接続されることを特徴とする請求項1お
よび3記載の半導体装置。
4. The resistor voltage dividing circuit is formed by first and second resistors connected between the second switch means and the VSS power supply terminal, and the first and second resistors are connected to each other. 4. The semiconductor device according to claim 1, wherein a voltage division point corresponding to the connection point is connected to a third power supply terminal of the circuit body.
【請求項5】 前記第1のスイッチ手段が、ソースが前
記バーインテスト用VDD電源端子に接続され、ゲートが
前記インバータの出力端に接続されて、ドレインが前記
回路本体の第1の電源端子に接続される第1のPMOS
トランジスタにより構成され、 前記第2のスイッチ手段が、ソースが前記バーインテス
ト用VDD電源端子に接続され、ゲートが前記インバータ
の出力端に接続されて、ドレインが前記抵抗分割回路の
高電位側の端末に接続される第2のPMOSトランジス
タにより構成され、 前記第3のスイッチ手段が、ソースが前記抵抗分割回路
の電圧分割点に接続され、ゲートが前記インバータの出
力端に接続されて、ドレインが前記回路本体の第2の電
源端子に接続される第3のPMOSトランジスタにより
構成されることを特徴とする請求項3および4記載の半
導体装置。
5. The first switch means has a source connected to the burn-in test VDD power supply terminal, a gate connected to the output terminal of the inverter, and a drain connected to the first power supply terminal of the circuit body. First PMOS connected to
The second switch means includes a source connected to the burn-in test VDD power supply terminal, a gate connected to the output terminal of the inverter, and a drain connected to a high potential side of the resistance dividing circuit. A second PMOS transistor connected to a terminal, wherein the third switch means has a source connected to a voltage dividing point of the resistance dividing circuit, a gate connected to an output terminal of the inverter, and a drain connected to 5. The semiconductor device according to claim 3, further comprising a third PMOS transistor connected to a second power supply terminal of the circuit body.
【請求項6】 テープキャリア上に複数の半導体素子を
搭載して形成され、当該複数の半導体素子に対するバー
インテストを同時に行うための電源ラインを備えてお
り、前記複数の半導体素子が、それぞれ固有の基本機能
を有する回路本体と、当該回路本体の機能テストならび
にバーインテストの実施に対応して供給印加される複数
の電源電圧源からの電源電圧を切替制御するテスト制御
手段とを少なくとも備えて構成される半導体装置におい
て、 前記テスト制御手段が、陽極側が前記半導体装置のバー
インテスト用VDD電源端子が接続され、陰極側が前記回
路本体の第1の電源端子に接続される第1のダイオード
と、 前記バーインテスト用VDD電源端子と、前記半導体素子
の第2の電源端子との間に挿入接続され、電圧分割点が
前記回路本体の第3の電源端子に接続される抵抗分圧回
路と、 陽極側が前記抵抗分圧回路の電圧分割点に接続され、陰
極側が前記回路本体の第3の電源端子に接続される第2
のダイオードと、 を備えて構成され、機能テスト時においては、前記回路
本体の第1の電源端子に印加される所定の電源電圧に対
比して前記バーインテスト用VDD電源端子に印加される
電源電圧を低電位に抑制し、前記第1および第2のダイ
オードをオフ状態に設定するとともに、バーインテスト
時においては、前記第1の電源端子に対する所定の電源
電圧の供給を停止し、前記バーインテスト用VDD電源端
子より正規のバーインテスト用VDD電源電圧を印加し
て、前記第1および第2のダイオードをオン状態に設定
することを特徴とする半導体装置。
6. A power supply line formed by mounting a plurality of semiconductor elements on a tape carrier and simultaneously performing a burn-in test on the plurality of semiconductor elements, wherein each of the plurality of semiconductor elements has its own A circuit main body having a basic function, and at least test control means for switching and controlling power supply voltages from a plurality of power supply voltage sources supplied and applied in response to execution of a function test and a burn-in test of the circuit main body. A semiconductor device, wherein the test control means includes: a first diode having an anode connected to a burn-in test VDD power supply terminal of the semiconductor device and a cathode connected to a first power supply terminal of the circuit body; burn the test V DD power supply terminal, is inserted and connected between the second power supply terminal of the semiconductor element, a voltage dividing point the circuit present A resistor divider coupled to the third power supply terminal, the anode side is connected to the voltage dividing point of the resistance voltage dividing circuit, the second the cathode side is connected to a third power supply terminal of the circuit body
And a power supply applied to the burn-in test VDD power supply terminal in comparison with a predetermined power supply voltage applied to a first power supply terminal of the circuit body during a function test. The voltage is suppressed to a low potential, the first and second diodes are set to an off state, and during a burn-in test, the supply of a predetermined power supply voltage to the first power supply terminal is stopped. A normal burn-in test V DD power supply voltage from a power supply V DD power supply terminal to turn on the first and second diodes.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006284274A (en) * 2005-03-31 2006-10-19 Renesas Technology Corp Manufacturing method of semiconductor device

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