JPH11184752A - データ処理装置及びデータ処理システム - Google Patents
データ処理装置及びデータ処理システムInfo
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- JPH11184752A JPH11184752A JP9350330A JP35033097A JPH11184752A JP H11184752 A JPH11184752 A JP H11184752A JP 9350330 A JP9350330 A JP 9350330A JP 35033097 A JP35033097 A JP 35033097A JP H11184752 A JPH11184752 A JP H11184752A
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- Japan
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- cache
- unit
- address
- memory
- Prior art date
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- Withdrawn
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-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
Landscapes
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】 アドレスアレイとデータアレイを並列動作さ
せる形式のキャッシュメモリと同等のデータ読み出し速
度を維持しつつ、低消費電力を実現する。 【解決手段】 ＣＰＵ（１０１）は前回のアクセスアド
レスに対して今回のアクセスが連続的アクセスアドレス
であるかを示す第1信号（１０４）を出力する。キャッ
シュメモリ（４）は、ＣＰＵによる次回アクセスで第1
信号が連続的アクセスアドレスである事を示すならば次
回アクセスにおけるインデックス動作で選択されるキャ
ッシュラインが今回アクセスと同一になるべき場合に第
１状態に、そうでない場合には第２状態にされるフラグ
手段（３１３）を有し、ＣＰＵによるアクセス時に第1
信号が連続的アクセスアドレスであることを示し且つフ
ラグ手段が第1状態であるときはアドレスアレイ（１０
９）のメモリ動作を抑止しデータアレイ（１１０）だけ
を動作させる。
せる形式のキャッシュメモリと同等のデータ読み出し速
度を維持しつつ、低消費電力を実現する。 【解決手段】 ＣＰＵ（１０１）は前回のアクセスアド
レスに対して今回のアクセスが連続的アクセスアドレス
であるかを示す第1信号（１０４）を出力する。キャッ
シュメモリ（４）は、ＣＰＵによる次回アクセスで第1
信号が連続的アクセスアドレスである事を示すならば次
回アクセスにおけるインデックス動作で選択されるキャ
ッシュラインが今回アクセスと同一になるべき場合に第
１状態に、そうでない場合には第２状態にされるフラグ
手段（３１３）を有し、ＣＰＵによるアクセス時に第1
信号が連続的アクセスアドレスであることを示し且つフ
ラグ手段が第1状態であるときはアドレスアレイ（１０
９）のメモリ動作を抑止しデータアレイ（１１０）だけ
を動作させる。
Description
【０００１】
【発明の属する技術分野】本発明は、キャッシュメモリ
を有するデータ処理装置に係り、特にキャッシュメモリ
の電力消費低減と読み出しデータの早期確定を実現する
技術に関し、例えば命令用のキャッシュメモリを有する
マイクロプロセッサに適用して有効な技術に関するもの
である。また、本発明は、キャッシュメモリに限定され
ず、先行動作型のシステムメモリを有するデータ処理装
置にも適用可能な技術に関するものである。
を有するデータ処理装置に係り、特にキャッシュメモリ
の電力消費低減と読み出しデータの早期確定を実現する
技術に関し、例えば命令用のキャッシュメモリを有する
マイクロプロセッサに適用して有効な技術に関するもの
である。また、本発明は、キャッシュメモリに限定され
ず、先行動作型のシステムメモリを有するデータ処理装
置にも適用可能な技術に関するものである。
【０００２】
【従来の技術】キャッシュメモリは主記憶手段などが保
有する情報のうち最近使用された情報を一時的に保有
し、連想動作によって記憶情報の読み出し又は情報書き
込みを高速に行う。セットアソシアティブ形式のキャッ
シュメモリは複数のウェイを有し、各ウェイはタグ格納
領域などを有するアドレス部と、キャッシュラインを有
するデータ部を備える。一つのタグ格納領域は各ウェイ
毎に一つのキャッシュラインに対応され、キャッシュメ
モリの連想動作では、アドレス信号の一部を用いたイン
デックス動作により、ウェイ毎のタグ格納領域とキャッ
シュラインが選択され、選択されたタグがアクセスアド
レス信号の所定の一部に一致するか否か（アドレス比
較）などによってキャッシュヒット／ミスの判定が行わ
れる。キャッシュヒットの場合には対応するキャッシュ
ラインの情報が出力され、あるいは当該キャッシュライ
ンに情報書き込みが行われる。
有する情報のうち最近使用された情報を一時的に保有
し、連想動作によって記憶情報の読み出し又は情報書き
込みを高速に行う。セットアソシアティブ形式のキャッ
シュメモリは複数のウェイを有し、各ウェイはタグ格納
領域などを有するアドレス部と、キャッシュラインを有
するデータ部を備える。一つのタグ格納領域は各ウェイ
毎に一つのキャッシュラインに対応され、キャッシュメ
モリの連想動作では、アドレス信号の一部を用いたイン
デックス動作により、ウェイ毎のタグ格納領域とキャッ
シュラインが選択され、選択されたタグがアクセスアド
レス信号の所定の一部に一致するか否か（アドレス比
較）などによってキャッシュヒット／ミスの判定が行わ
れる。キャッシュヒットの場合には対応するキャッシュ
ラインの情報が出力され、あるいは当該キャッシュライ
ンに情報書き込みが行われる。
【０００３】上記キャッシュメモリにおいて、キャッシ
ュヒットするウェイの予測を行う機構を持たない場合に
は、全てのウェイのアドレス部をインデックス動作させ
てタグとアクセスアドレス信号との対応を調べなければ
ならない。キャッシュヒットは一つのウェイでしか起こ
らないから、残りのウェイの動作は結果として無意味に
なり、その部分での電力消費も結果として無駄になる。
ュヒットするウェイの予測を行う機構を持たない場合に
は、全てのウェイのアドレス部をインデックス動作させ
てタグとアクセスアドレス信号との対応を調べなければ
ならない。キャッシュヒットは一つのウェイでしか起こ
らないから、残りのウェイの動作は結果として無意味に
なり、その部分での電力消費も結果として無駄になる。
【０００４】データアレイの動作に関しては、キャッシ
ュヒット／ミスの判定が確定してからヒットしたウェイ
のデータアレイだけを動作させる場合と、それが確定す
る前に全てのウェイのデータアレイの動作を開始する場
合とがある。
ュヒット／ミスの判定が確定してからヒットしたウェイ
のデータアレイだけを動作させる場合と、それが確定す
る前に全てのウェイのデータアレイの動作を開始する場
合とがある。
【０００５】前者の場合、キャッシュミスしたアドレス
アレイの動作が無駄となるが、データアレイに関しては
必要なウェイだけを動作させるので消費電力の無駄は少
ない。しかし、その場合にはキャッシュヒットに係るデ
ータアクセスが遅くなり、ＣＰＵなどによるメモリアク
セスを高速化できない。
アレイの動作が無駄となるが、データアレイに関しては
必要なウェイだけを動作させるので消費電力の無駄は少
ない。しかし、その場合にはキャッシュヒットに係るデ
ータアクセスが遅くなり、ＣＰＵなどによるメモリアク
セスを高速化できない。
【０００６】後者の場合は、アドレスアレイの動作時間
を待つことなく、データアレイを動作開始するため、メ
モリアクセス速度を高速化することができる。しかし、
キャッシュミスしたウェイの電力消費が実質的に無駄に
なる。すなわち、データアレイとアドレスアレイを並行
してインデックスすることにより、アドレスアレイに並
行してデータアレイを動作させる。データアレイの各ウ
ェイから読み出されたデータはそれぞれデータラッチに
保持される。データラッチの出力は、各アドレスアレイ
毎の前記アドレス比較に基づいてセレクタで行われ、セ
レクタはアドレス比較が一致したウェイのデータラッチ
を選択する。アドレスアレイとデータアレイとを並行し
て動作させるので、データ読み出しのタイムラグを低減
できるが、キャッシュミスしたアドレスアレイ及びデー
タアレイの動作は無駄になり、その分、電力消費が増大
する。
を待つことなく、データアレイを動作開始するため、メ
モリアクセス速度を高速化することができる。しかし、
キャッシュミスしたウェイの電力消費が実質的に無駄に
なる。すなわち、データアレイとアドレスアレイを並行
してインデックスすることにより、アドレスアレイに並
行してデータアレイを動作させる。データアレイの各ウ
ェイから読み出されたデータはそれぞれデータラッチに
保持される。データラッチの出力は、各アドレスアレイ
毎の前記アドレス比較に基づいてセレクタで行われ、セ
レクタはアドレス比較が一致したウェイのデータラッチ
を選択する。アドレスアレイとデータアレイとを並行し
て動作させるので、データ読み出しのタイムラグを低減
できるが、キャッシュミスしたアドレスアレイ及びデー
タアレイの動作は無駄になり、その分、電力消費が増大
する。
【０００７】セットアソシアティブ形式のキャッシュメ
モリにおける低消費電力とデータ読み出し時のタイムラ
グの低減とを企図した技術として、例えば特開平７−３
３４４２３号公報がある。これに記載された技術は、セ
ットアソシアティブ形式のキャッシュメモリにおいて、
ウェイがヒットしたかを示すウェイ判定信号の予測値を
判定するウェイ予測部と、ウェイ予測部からの予測値に
基づき予測されたウェイのデータ格納部だけを活性化す
る手段と、ウェイ判定信号を出力するウェイ判定器から
のウェイ判定信号と前記予測値とを比較ウェイ予測判定
部と、ウェイ予測判定部による判定結果が不一致の場合
にはウェイ予測部の予測値をヒットしたウェイを示すウ
ェイ判定信号に変更する手段とを設けたものである。こ
れによれば、予測ヒットされたウェイだけを動作させる
ので、キャッシュメモリの低消費電力と、データ読み出
しのタイムラグを低減できる、とある。
モリにおける低消費電力とデータ読み出し時のタイムラ
グの低減とを企図した技術として、例えば特開平７−３
３４４２３号公報がある。これに記載された技術は、セ
ットアソシアティブ形式のキャッシュメモリにおいて、
ウェイがヒットしたかを示すウェイ判定信号の予測値を
判定するウェイ予測部と、ウェイ予測部からの予測値に
基づき予測されたウェイのデータ格納部だけを活性化す
る手段と、ウェイ判定信号を出力するウェイ判定器から
のウェイ判定信号と前記予測値とを比較ウェイ予測判定
部と、ウェイ予測判定部による判定結果が不一致の場合
にはウェイ予測部の予測値をヒットしたウェイを示すウ
ェイ判定信号に変更する手段とを設けたものである。こ
れによれば、予測ヒットされたウェイだけを動作させる
ので、キャッシュメモリの低消費電力と、データ読み出
しのタイムラグを低減できる、とある。
【０００８】
【発明が解決しようとする課題】上記技術において、ウ
ェイ判定器はキャッシュタグがアクセスアドレスの一部
に一致するかを判定し、判定結果はウェイ毎のウェイ判
定信号とされる。ウェイ予測部はウェイ判定信号をラッ
チに保持する。ラッチに保持された値はウェイ判定信号
と比較され、一致の場合には、予測されたウェイのデー
タアレイに対してキャッシュラインの選択動作をさせ
る。これにより、アドレスアレイの動作に並行してデー
タアレイを動作させる場合と同様に、高速アクセスを実
現できる。このとき、少なくとも、予測されたウェイの
アドレスアレイは動作されなければならない。全てのア
ドレスアレイの動作を停止すれば、予測されたウェイの
妥当性を判断することができなくなる。この点におい
て、さらなる低消費電力の余地のあることが本発明者に
よって明らかにされた。
ェイ判定器はキャッシュタグがアクセスアドレスの一部
に一致するかを判定し、判定結果はウェイ毎のウェイ判
定信号とされる。ウェイ予測部はウェイ判定信号をラッ
チに保持する。ラッチに保持された値はウェイ判定信号
と比較され、一致の場合には、予測されたウェイのデー
タアレイに対してキャッシュラインの選択動作をさせ
る。これにより、アドレスアレイの動作に並行してデー
タアレイを動作させる場合と同様に、高速アクセスを実
現できる。このとき、少なくとも、予測されたウェイの
アドレスアレイは動作されなければならない。全てのア
ドレスアレイの動作を停止すれば、予測されたウェイの
妥当性を判断することができなくなる。この点におい
て、さらなる低消費電力の余地のあることが本発明者に
よって明らかにされた。
【０００９】また、前記ラッチの値がウェイ判定信号と
不一致である場合、ウェイ予測部の予測値に従って正規
のウェイを動作させなければならない。したがって、予
測されたウェイのデータアレイに対して先行された動作
は無意味となり、正規のデータアレイに対するインデッ
クス動作を再度行わなければならない。したがって、ア
ドレスアレイの動作に並行してデータアレイを動作させ
る場合に比べて、高速アクセスが阻まれる場合のあるこ
とが本発明者によって見いだされた。
不一致である場合、ウェイ予測部の予測値に従って正規
のウェイを動作させなければならない。したがって、予
測されたウェイのデータアレイに対して先行された動作
は無意味となり、正規のデータアレイに対するインデッ
クス動作を再度行わなければならない。したがって、ア
ドレスアレイの動作に並行してデータアレイを動作させ
る場合に比べて、高速アクセスが阻まれる場合のあるこ
とが本発明者によって見いだされた。
【００１０】本発明の目的は、キャッシュメモリの低消
費電力とデータ高速読み出しとの双方を実現できるデー
タ処理装置を提供することにある。
費電力とデータ高速読み出しとの双方を実現できるデー
タ処理装置を提供することにある。
【００１１】本発明の別の目的は低消費電力とメモリの
高速アクセスとの双方を実現できるデータ処理装置を提
供することにある。
高速アクセスとの双方を実現できるデータ処理装置を提
供することにある。
【００１２】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。
【００１３】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。
【００１４】（１）データ処理装置は、アドレス信号を
出力するアクセス制御手段と、前記アクセス制御手段に
接続されたキャッシュメモリ手段とを含む。前記アクセ
ス制御手段は、前回のアクセスアドレスに対して今回の
アクセスが連続的アクセスアドレスであるか否かを示す
第1信号を出力する。前記キャッシュメモリ手段は、複
数のタグ格納部を有する第１メモリ部と、前記個々のタ
グ格納部に対応する複数のキャッシュラインを有する第
２メモリ部と、アクセスアドレス信号の第１の部分（イ
ンデックスアドレス）によって選択されるタグ格納部の
タグ（キャッシュタグ）が前記アクセスアドレス信号の
第２の部分（タグアドレス）に一致するか否かのアドレ
ス比較を行う比較部と、前記比較部の比較結果を入力す
る制御部とを有する。前記制御部は、前記アクセス制御
手段による次回アクセスにおいて前記第1信号が前記連
続的アクセスアドレスである事を示すならば当該次回ア
クセスにおける前記比較部の判定結果が今回アクセスと
同一キャッシュラインで一致になるべき場合に第１状態
に、そうでない場合には第２状態にされるフラグ手段を
有し、前記アクセス制御手段によるアクセス時に前記第
1信号が連続的アクセスアドレスであることを示し且つ
前記フラグ手段が第1状態であるときは前記第１メモリ
部のメモリ動作を抑止し前記第２メモリ部のキャッシュ
ラインをアクセスアドレス信号の第１の部分で選択す
る。
出力するアクセス制御手段と、前記アクセス制御手段に
接続されたキャッシュメモリ手段とを含む。前記アクセ
ス制御手段は、前回のアクセスアドレスに対して今回の
アクセスが連続的アクセスアドレスであるか否かを示す
第1信号を出力する。前記キャッシュメモリ手段は、複
数のタグ格納部を有する第１メモリ部と、前記個々のタ
グ格納部に対応する複数のキャッシュラインを有する第
２メモリ部と、アクセスアドレス信号の第１の部分（イ
ンデックスアドレス）によって選択されるタグ格納部の
タグ（キャッシュタグ）が前記アクセスアドレス信号の
第２の部分（タグアドレス）に一致するか否かのアドレ
ス比較を行う比較部と、前記比較部の比較結果を入力す
る制御部とを有する。前記制御部は、前記アクセス制御
手段による次回アクセスにおいて前記第1信号が前記連
続的アクセスアドレスである事を示すならば当該次回ア
クセスにおける前記比較部の判定結果が今回アクセスと
同一キャッシュラインで一致になるべき場合に第１状態
に、そうでない場合には第２状態にされるフラグ手段を
有し、前記アクセス制御手段によるアクセス時に前記第
1信号が連続的アクセスアドレスであることを示し且つ
前記フラグ手段が第1状態であるときは前記第１メモリ
部のメモリ動作を抑止し前記第２メモリ部のキャッシュ
ラインをアクセスアドレス信号の第１の部分で選択す
る。
【００１５】一つのキャッシュラインには同一タグのデ
ータ（タグを共通とするデータ）がアドレス順に格納さ
れることになる。例えば１キャッシュラインのデータサ
イズが１６バイトであるなら、１キャッシュラインのデ
ータから１バイトのデータを選択するときは、バイトア
ドレスとしてのアクセスアドレス信号の下位側４ビット
を用いればよい。アクセスアドレス信号の上位側が同一
で当該下位側４ビットが連続的に変化されるような連続
的アクセスアドレスに対しては、同一キャッシュライン
が選択される。前記第１信号は今回のアクセスアドレス
信号が前回のアクセスアドレス信号に対して連続的であ
るかを示す情報とされる。前記連続的なアクセスアドレ
ス信号によるメモリアクセスのとき、キャッシュヒット
になるキャッシュラインが同一であることが明らかであ
れば第１メモリ部（アドレスアレイ）を用いた前記アド
レス比較動作は不要になり、アドレスアレイの動作は必
要なくなる。前記フラグ手段は、キャッシュヒットにな
るキャッシュラインが次回の連続的アクセスアドレスに
よるアクセスでも同一であることを、その第１状態によ
って保証する。第１信号が連続的アクセスアドレス状態
であって、前記フラグ手段が第１状態のときは、前回ア
クセスと同一キャッシュラインでキャッシュヒットにな
る。したがって、その場合にはアドレスアレイの動作を
抑止しても、第２メモリ部（データアレイ）で選択（イ
ンデックス）されるキャッシュラインはアクセスアドレ
ス信号に対して正規のキャッシュエントリを含むキャッ
シュラインとなる。制御部はその状態を検出したときア
ドレスアレイの動作を抑止することにより、低消費電力
を実現する。さらに、上述より明らかなように、前回ア
クセスのインデックスアドレス（アクセスアドレス信号
の第１の部分）を単に覚え、これを今回のインデックス
アドレスと比較するような、単純な予想に基づく制御で
はないので、判定結果に誤りは生ぜず、再度アドレス判
定からやり直す事態を一切生ぜず、データ読み出し動作
の遅れを完全に防止できる。アドレスアレイとデータア
レイを並列動作させる形式と同等のデータ読み出し速度
を維持しつつ、低消費電力を実現できる。
ータ（タグを共通とするデータ）がアドレス順に格納さ
れることになる。例えば１キャッシュラインのデータサ
イズが１６バイトであるなら、１キャッシュラインのデ
ータから１バイトのデータを選択するときは、バイトア
ドレスとしてのアクセスアドレス信号の下位側４ビット
を用いればよい。アクセスアドレス信号の上位側が同一
で当該下位側４ビットが連続的に変化されるような連続
的アクセスアドレスに対しては、同一キャッシュライン
が選択される。前記第１信号は今回のアクセスアドレス
信号が前回のアクセスアドレス信号に対して連続的であ
るかを示す情報とされる。前記連続的なアクセスアドレ
ス信号によるメモリアクセスのとき、キャッシュヒット
になるキャッシュラインが同一であることが明らかであ
れば第１メモリ部（アドレスアレイ）を用いた前記アド
レス比較動作は不要になり、アドレスアレイの動作は必
要なくなる。前記フラグ手段は、キャッシュヒットにな
るキャッシュラインが次回の連続的アクセスアドレスに
よるアクセスでも同一であることを、その第１状態によ
って保証する。第１信号が連続的アクセスアドレス状態
であって、前記フラグ手段が第１状態のときは、前回ア
クセスと同一キャッシュラインでキャッシュヒットにな
る。したがって、その場合にはアドレスアレイの動作を
抑止しても、第２メモリ部（データアレイ）で選択（イ
ンデックス）されるキャッシュラインはアクセスアドレ
ス信号に対して正規のキャッシュエントリを含むキャッ
シュラインとなる。制御部はその状態を検出したときア
ドレスアレイの動作を抑止することにより、低消費電力
を実現する。さらに、上述より明らかなように、前回ア
クセスのインデックスアドレス（アクセスアドレス信号
の第１の部分）を単に覚え、これを今回のインデックス
アドレスと比較するような、単純な予想に基づく制御で
はないので、判定結果に誤りは生ぜず、再度アドレス判
定からやり直す事態を一切生ぜず、データ読み出し動作
の遅れを完全に防止できる。アドレスアレイとデータア
レイを並列動作させる形式と同等のデータ読み出し速度
を維持しつつ、低消費電力を実現できる。
【００１６】（２）上記（１）において前記制御部は、
フラグ手段と、前記アクセス制御手段による次回アクセ
スにおいて前記第1信号が前記連続的アクセスアドレス
である事を示すならば次回アクセスにおける前記比較部
の判定結果が今回アクセスと同一キャッシュラインで一
致になるかを判定し、一致になるべきときは前記フラグ
手段を第１状態に、そうでない場合には前記フラグ手段
を第２状態にするフラグ制御手段と、前記アクセス制御
手段によるアクセス時に前記第1信号が連続的アクセス
アドレスであることを示し且つ前記フラグ手段が第1状
態であるときは前記第１メモリ部のメモリ動作を抑止し
前記第２メモリ部のキャッシュラインをアクセスアドレ
ス信号の第１の部分で選択させ、そうでない場合には前
記第１メモリ部及び第２メモリ部の動作を許容し第１メ
モリ部のタグ格納部と第２メモリ部のキャッシュライン
とをアクセスアドレス信号の第１の部分で選択させるメ
モリ動作制御部とによって構成することができる。
フラグ手段と、前記アクセス制御手段による次回アクセ
スにおいて前記第1信号が前記連続的アクセスアドレス
である事を示すならば次回アクセスにおける前記比較部
の判定結果が今回アクセスと同一キャッシュラインで一
致になるかを判定し、一致になるべきときは前記フラグ
手段を第１状態に、そうでない場合には前記フラグ手段
を第２状態にするフラグ制御手段と、前記アクセス制御
手段によるアクセス時に前記第1信号が連続的アクセス
アドレスであることを示し且つ前記フラグ手段が第1状
態であるときは前記第１メモリ部のメモリ動作を抑止し
前記第２メモリ部のキャッシュラインをアクセスアドレ
ス信号の第１の部分で選択させ、そうでない場合には前
記第１メモリ部及び第２メモリ部の動作を許容し第１メ
モリ部のタグ格納部と第２メモリ部のキャッシュライン
とをアクセスアドレス信号の第１の部分で選択させるメ
モリ動作制御部とによって構成することができる。
【００１７】（３）前記フラグ制御手段は次のように構
成することができる。すなわち、前記フラグ制御手段
は、前記アクセス制御手段が出力するアクセスアドレス
信号のうちキャッシュラインのアクセス単位領域の選択
に割り当てられるオフセットアドレス情報のような第３
の部分と、前記比較部の比較結果とを入力し、比較結果
がキャッシュヒット状態で且つ前記アクセスアドレス信
号の第３の部分がキャッシュラインの最終アクセス単位
領域以外の領域を示すとき前記フラグ手段を第１状態と
し、前記比較結果がキャッシュミス状態又は前記アクセ
スアドレス信号の第３の部分が前記キャッシュラインの
最終アクセス単位領域を示すとき前記フラグ手段を第２
状態とする。これにより、次回アクセスにおいて、フラ
グ手段が第１状態にされていれば、前記第１信号が連続
的アクセスアドレスであることを示すことを条件に、当
該次回アクセスで選択されるキャッシュラインは前回ア
クセスで選択されたキャッシュラインと同一であること
が、理解されるであろう。
成することができる。すなわち、前記フラグ制御手段
は、前記アクセス制御手段が出力するアクセスアドレス
信号のうちキャッシュラインのアクセス単位領域の選択
に割り当てられるオフセットアドレス情報のような第３
の部分と、前記比較部の比較結果とを入力し、比較結果
がキャッシュヒット状態で且つ前記アクセスアドレス信
号の第３の部分がキャッシュラインの最終アクセス単位
領域以外の領域を示すとき前記フラグ手段を第１状態と
し、前記比較結果がキャッシュミス状態又は前記アクセ
スアドレス信号の第３の部分が前記キャッシュラインの
最終アクセス単位領域を示すとき前記フラグ手段を第２
状態とする。これにより、次回アクセスにおいて、フラ
グ手段が第１状態にされていれば、前記第１信号が連続
的アクセスアドレスであることを示すことを条件に、当
該次回アクセスで選択されるキャッシュラインは前回ア
クセスで選択されたキャッシュラインと同一であること
が、理解されるであろう。
【００１８】（４）前記フラグ手段の状態制御にはキャ
ッシュフィルを考慮することができる。すなわち、フラ
グ手段の状態制御にキャッシュフィルを考慮しない場
合、キャッシュミスに起因してキャッシュフィルが行わ
れてもフラグ手段は第１の状態にはされない。よって、
キャッシュフィルの次に、当該キャッシュフィルに係る
キャッシュラインが再度選択される場合であっても、フ
ラグ手段は第２状態であるから、全てのアドレスアレイ
を動作させてアドレス判定動作が行われるため、前記低
消費電力状態を実現できない。そこで、キャッシュフィ
ルの次に、当該キャッシュフィルに係るキャッシュライ
ンが再度選択される場合にも、アドレスアレイの動作を
抑止できるように、前記フラグ制御手段は、更に、前記
比較結果がキャッシュミス状態であることに呼応してキ
ャッシュフィル動作が行われ且つキャッシュミス状態に
係るアクセスアドレス信号の第３の部分がキャッシュラ
インの最終アクセス単位領域以外の領域を示すとき前記
フラグ手段を第１状態にすることができる。この具体例
は図１０及び図１１に示される。
ッシュフィルを考慮することができる。すなわち、フラ
グ手段の状態制御にキャッシュフィルを考慮しない場
合、キャッシュミスに起因してキャッシュフィルが行わ
れてもフラグ手段は第１の状態にはされない。よって、
キャッシュフィルの次に、当該キャッシュフィルに係る
キャッシュラインが再度選択される場合であっても、フ
ラグ手段は第２状態であるから、全てのアドレスアレイ
を動作させてアドレス判定動作が行われるため、前記低
消費電力状態を実現できない。そこで、キャッシュフィ
ルの次に、当該キャッシュフィルに係るキャッシュライ
ンが再度選択される場合にも、アドレスアレイの動作を
抑止できるように、前記フラグ制御手段は、更に、前記
比較結果がキャッシュミス状態であることに呼応してキ
ャッシュフィル動作が行われ且つキャッシュミス状態に
係るアクセスアドレス信号の第３の部分がキャッシュラ
インの最終アクセス単位領域以外の領域を示すとき前記
フラグ手段を第１状態にすることができる。この具体例
は図１０及び図１１に示される。
【００１９】（５）キャッシュメモリ手段はセットアソ
シアティブであってもダイレクトマップであってもよ
い。セットアソシアティブ形式とする場合、前記キャッ
シュメモリ手段は、第１メモリ部及び第２メモリ部が複
数のウェイに分割され、前記比較部がウェイ毎に前記一
致判定を行ない、ウェイ毎の前記一致判定結果に基づい
て前記第２メモリ部の読み出しデータをウェイ単位で選
択するヒットウェイセレクタが設けられる。この場合、
フラグ手段が第１状態にされ、前記第１信号が連続的ア
クセスアドレスを示すとき、アドレスアレイの動作及び
アドレス比較動作に負うことなく、ヒットすべきウェイ
の指定ができるように、上記（３）において、前記メモ
リ動作制御手段は、キャッシュヒット状態に同期して前
記比較部によるウェイ毎の判定結果がロードされるレジ
スタ手段と、前記フラグ手段が第１状態とされ且つ前記
第１信号が連続的アクセスアドレスであることを示すと
き前記レジスタ手段の出力を前記ヒットウェイセレクタ
に供給し、前記フラグ手段が第２状態にされ又は前記第
１信号が連続的アクセスアドレスでないことを示すとき
に前記比較部の出力を前記ヒットウェイセレクタに供給
するウェイ選択情報セレクタと、を更に含めばよい。
シアティブであってもダイレクトマップであってもよ
い。セットアソシアティブ形式とする場合、前記キャッ
シュメモリ手段は、第１メモリ部及び第２メモリ部が複
数のウェイに分割され、前記比較部がウェイ毎に前記一
致判定を行ない、ウェイ毎の前記一致判定結果に基づい
て前記第２メモリ部の読み出しデータをウェイ単位で選
択するヒットウェイセレクタが設けられる。この場合、
フラグ手段が第１状態にされ、前記第１信号が連続的ア
クセスアドレスを示すとき、アドレスアレイの動作及び
アドレス比較動作に負うことなく、ヒットすべきウェイ
の指定ができるように、上記（３）において、前記メモ
リ動作制御手段は、キャッシュヒット状態に同期して前
記比較部によるウェイ毎の判定結果がロードされるレジ
スタ手段と、前記フラグ手段が第１状態とされ且つ前記
第１信号が連続的アクセスアドレスであることを示すと
き前記レジスタ手段の出力を前記ヒットウェイセレクタ
に供給し、前記フラグ手段が第２状態にされ又は前記第
１信号が連続的アクセスアドレスでないことを示すとき
に前記比較部の出力を前記ヒットウェイセレクタに供給
するウェイ選択情報セレクタと、を更に含めばよい。
【００２０】（６）キャッシュフィルも考慮してフラグ
手段を制御する前記（４）においても前記（５）と同様
に、アドレスアレイの動作及びアドレス比較動作に負う
ことなく、ヒットすべきウェイの指定ができるようにす
るには、レジスタ手段が第１状態にされるべきキャッシ
ュフィル動作時の選択ウェイも記憶すればよい。すなわ
ち、前記メモリ動作制御手段は、キャッシュヒット状態
に呼応して前記比較部によるウェイ毎の判定結果がロー
ドされると共にキャッシュミス状態に呼応してキャッシ
ュフィル動作の対象とされたウェイの指定情報がロード
されるレジスタ手段と、前記フラグ手段の第１状態に基
づいて前記レジスタ手段の出力を前記ヒットウェイセレ
クタに供給し、前記フラグ手段の第２状態に基づいて前
記比較部の出力を前記ヒットウェイセレクタに供給する
ウェイ選択情報セレクタと、を更に含めばよい。
手段を制御する前記（４）においても前記（５）と同様
に、アドレスアレイの動作及びアドレス比較動作に負う
ことなく、ヒットすべきウェイの指定ができるようにす
るには、レジスタ手段が第１状態にされるべきキャッシ
ュフィル動作時の選択ウェイも記憶すればよい。すなわ
ち、前記メモリ動作制御手段は、キャッシュヒット状態
に呼応して前記比較部によるウェイ毎の判定結果がロー
ドされると共にキャッシュミス状態に呼応してキャッシ
ュフィル動作の対象とされたウェイの指定情報がロード
されるレジスタ手段と、前記フラグ手段の第１状態に基
づいて前記レジスタ手段の出力を前記ヒットウェイセレ
クタに供給し、前記フラグ手段の第２状態に基づいて前
記比較部の出力を前記ヒットウェイセレクタに供給する
ウェイ選択情報セレクタと、を更に含めばよい。
【００２１】（７）キャッシュメモリ手段は、命令キャ
ッシュメモリとすることができる。すなわち、前記第２
メモリ部は前記アクセス制御手段がフェッチする命令の
格納用とされる。
ッシュメモリとすることができる。すなわち、前記第２
メモリ部は前記アクセス制御手段がフェッチする命令の
格納用とされる。
【００２２】（８）キャッシュメモリ手段が命令キャッ
シュメモリとして利用される場合、前記第１信号は、ノ
ンオペレーション（ＮＯＰ）、命令フェッチに関する通
常命令フェッチ（ＮＩＦ）、及び命令フェッチに関する
強制命令フェッチ（ＦＩＦ）をそれぞれ固有のコードに
よって示す情報を含む信号であればよい。このとき、前
記通常命令フェッチに割り当てられたコードは前回のア
クセスアドレスに対して今回のアクセスが連続的アクセ
スアドレスであることを意味し、強制命令フェッチに割
り当てられたコードは前回のアクセスアドレスに対して
今回のアクセスが非連続的アクセスアドレスであること
を意味する。
シュメモリとして利用される場合、前記第１信号は、ノ
ンオペレーション（ＮＯＰ）、命令フェッチに関する通
常命令フェッチ（ＮＩＦ）、及び命令フェッチに関する
強制命令フェッチ（ＦＩＦ）をそれぞれ固有のコードに
よって示す情報を含む信号であればよい。このとき、前
記通常命令フェッチに割り当てられたコードは前回のア
クセスアドレスに対して今回のアクセスが連続的アクセ
スアドレスであることを意味し、強制命令フェッチに割
り当てられたコードは前回のアクセスアドレスに対して
今回のアクセスが非連続的アクセスアドレスであること
を意味する。
【００２３】（９）キャッシュメモリ手段はユニファイ
ドキャッシュメモリとして利用することも可能である。
すなわち、上記（２）において、前記第２メモリ部は前
記アクセス制御手段がフェッチする命令と前記アクセス
制御手段がアクセスするデータとの格納用とされる。前
記第１信号は前回の命令アクセスアドレスに対して今回
の命令アクセスが連続的アクセスアドレスであるか否か
を示す信号とされる。このとき、データアクセスのキャ
ッシュミスによってキャッシュフィルが行われると、命
令のキャッシュエントリがキャッシュラインから追い出
されることがある。追い出されたキャッシュラインが現
在命令フェッチに用いられていた命令を一部に含む場
合、そのままでは誤動作の虞がある。これに対処するた
めに、キャッシュミス時には無条件にフラグ手段を第２
状態にすればよい。すなわち、前記フラグ制御手段は、
前記アクセス制御手段が出力するアクセスアドレス信号
のうちキャッシュラインのアクセス単位領域の選択に割
り当てられる第３の部分と前記比較部の比較結果とを入
力し、命令アクセスにおいて前記比較部による比較結果
がキャッシュヒット状態で且つ前記アクセスアドレス信
号の第３の部分が前記キャッシュラインの最終アクセス
単位領域以外の領域を示すときフラグ手段を第１状態と
し、前記比較結果がキャッシュミス状態又は前記アクセ
スアドレス信号の第３の部分が前記キャッシュラインの
最終アクセス単位領域を示すとき前記フラグ手段を第２
状態とすればよい。
ドキャッシュメモリとして利用することも可能である。
すなわち、上記（２）において、前記第２メモリ部は前
記アクセス制御手段がフェッチする命令と前記アクセス
制御手段がアクセスするデータとの格納用とされる。前
記第１信号は前回の命令アクセスアドレスに対して今回
の命令アクセスが連続的アクセスアドレスであるか否か
を示す信号とされる。このとき、データアクセスのキャ
ッシュミスによってキャッシュフィルが行われると、命
令のキャッシュエントリがキャッシュラインから追い出
されることがある。追い出されたキャッシュラインが現
在命令フェッチに用いられていた命令を一部に含む場
合、そのままでは誤動作の虞がある。これに対処するた
めに、キャッシュミス時には無条件にフラグ手段を第２
状態にすればよい。すなわち、前記フラグ制御手段は、
前記アクセス制御手段が出力するアクセスアドレス信号
のうちキャッシュラインのアクセス単位領域の選択に割
り当てられる第３の部分と前記比較部の比較結果とを入
力し、命令アクセスにおいて前記比較部による比較結果
がキャッシュヒット状態で且つ前記アクセスアドレス信
号の第３の部分が前記キャッシュラインの最終アクセス
単位領域以外の領域を示すときフラグ手段を第１状態と
し、前記比較結果がキャッシュミス状態又は前記アクセ
スアドレス信号の第３の部分が前記キャッシュラインの
最終アクセス単位領域を示すとき前記フラグ手段を第２
状態とすればよい。
【００２４】（１０）セットアソシアティブ形式のキャ
ッシュメモリ手段を前記同様のユニファイドキャッシュ
メモリとする場合に、命令アクセス時のキャッシュフル
を考慮してフラグ手段を第１状態にすることができ、ま
た、データアクセス時におけるキャッシュフィルでは命
令のキャッシュエントリの追い出しを考慮することがで
きる。すなわち、上記（２）において、前記キャッシュ
メモリ手段は、第１メモリ部及び第２メモリ部が複数の
ウェイに分割され、前記比較部がウェイ毎に前記一致判
定を行ない、ウェイ毎の前記一致判定結果に基づいて前
記第２メモリ部の読み出しデータをウェイ単位で選択す
るヒットウェイセレクタが設けられた、セットアソシア
ティブ形式とされる。前記第２メモリ部は前記アクセス
制御手段がフェッチする命令と前記アクセス制御手段が
アクセスするデータとの格納用とされる。前記第１信号
は前回の命令アクセスアドレスに対して今回の命令アク
セスが連続的アクセスアドレスであるか否かを示す信号
とされる。前記メモリ動作制御手段は、命令アクセスに
おけるキャッシュヒット状態に呼応して前記比較部によ
るウェイ毎の判定結果がロードされると共に命令アクセ
スにおけるキャッシュミス状態に呼応してキャッシュフ
ィル動作の対象とされたウェイの指定情報がロードされ
るウェイレジスタ手段と、前記フラグ手段の第１状態に
基づいて前記ウェイレジスタ手段の出力を前記ヒットウ
ェイセレクタに供給し、前記フラグ手段の第２状態に基
づいて前記比較部の出力を前記ヒットウェイセレクタに
供給するウェイ選択情報セレクタと、命令アクセス時の
キャッシュヒットに係るアクセスアドレス信号の第１の
部分又は命令アクセス時のキャッシュミスに係るアクセ
スアドレス信号の第１の部分がロードされるアドレスレ
ジスタ手段とを含む。前記フラグ制御手段は、前記アク
セス制御手段が出力するアクセスアドレス信号のうちキ
ャッシュラインのアクセス単位領域の選択に割り当てら
れる第３の部分と前記比較部の比較結果とを入力し、命
令アクセスにおいて前記比較部による比較結果がキャッ
シュヒット状態で且つ前記アクセスアドレス信号の第３
の部分が前記キャッシュラインの最終アクセス単位領域
以外の領域を示すとき、又は命令アクセスにおいて前記
比較結果がキャッシュミス状態であることに呼応してキ
ャッシュフィル動作が行われ且つ当該キャッシュミス状
態に係るアクセスアドレス信号の第３の部分がキャッシ
ュラインの最終アクセス単位領域以外の領域を示すとき
フラグ手段を第１状態とし、命令アクセスにおいて前記
比較結果がキャッシュミス状態であるとき、命令アクセ
スにおいて前記アクセスアドレス信号の第３の部分が前
記キャッシュラインの最終アクセス単位領域を示すと
き、又はデータアクセスにおけるキャッシュミス状態に
よってキャッシュフィルされるウェイ及びキャッシュラ
インが前記ウェイレジスタ手段及びアドレスレジスタ手
段の保持値によって特定されるものであるときに第２状
態とする。
ッシュメモリ手段を前記同様のユニファイドキャッシュ
メモリとする場合に、命令アクセス時のキャッシュフル
を考慮してフラグ手段を第１状態にすることができ、ま
た、データアクセス時におけるキャッシュフィルでは命
令のキャッシュエントリの追い出しを考慮することがで
きる。すなわち、上記（２）において、前記キャッシュ
メモリ手段は、第１メモリ部及び第２メモリ部が複数の
ウェイに分割され、前記比較部がウェイ毎に前記一致判
定を行ない、ウェイ毎の前記一致判定結果に基づいて前
記第２メモリ部の読み出しデータをウェイ単位で選択す
るヒットウェイセレクタが設けられた、セットアソシア
ティブ形式とされる。前記第２メモリ部は前記アクセス
制御手段がフェッチする命令と前記アクセス制御手段が
アクセスするデータとの格納用とされる。前記第１信号
は前回の命令アクセスアドレスに対して今回の命令アク
セスが連続的アクセスアドレスであるか否かを示す信号
とされる。前記メモリ動作制御手段は、命令アクセスに
おけるキャッシュヒット状態に呼応して前記比較部によ
るウェイ毎の判定結果がロードされると共に命令アクセ
スにおけるキャッシュミス状態に呼応してキャッシュフ
ィル動作の対象とされたウェイの指定情報がロードされ
るウェイレジスタ手段と、前記フラグ手段の第１状態に
基づいて前記ウェイレジスタ手段の出力を前記ヒットウ
ェイセレクタに供給し、前記フラグ手段の第２状態に基
づいて前記比較部の出力を前記ヒットウェイセレクタに
供給するウェイ選択情報セレクタと、命令アクセス時の
キャッシュヒットに係るアクセスアドレス信号の第１の
部分又は命令アクセス時のキャッシュミスに係るアクセ
スアドレス信号の第１の部分がロードされるアドレスレ
ジスタ手段とを含む。前記フラグ制御手段は、前記アク
セス制御手段が出力するアクセスアドレス信号のうちキ
ャッシュラインのアクセス単位領域の選択に割り当てら
れる第３の部分と前記比較部の比較結果とを入力し、命
令アクセスにおいて前記比較部による比較結果がキャッ
シュヒット状態で且つ前記アクセスアドレス信号の第３
の部分が前記キャッシュラインの最終アクセス単位領域
以外の領域を示すとき、又は命令アクセスにおいて前記
比較結果がキャッシュミス状態であることに呼応してキ
ャッシュフィル動作が行われ且つ当該キャッシュミス状
態に係るアクセスアドレス信号の第３の部分がキャッシ
ュラインの最終アクセス単位領域以外の領域を示すとき
フラグ手段を第１状態とし、命令アクセスにおいて前記
比較結果がキャッシュミス状態であるとき、命令アクセ
スにおいて前記アクセスアドレス信号の第３の部分が前
記キャッシュラインの最終アクセス単位領域を示すと
き、又はデータアクセスにおけるキャッシュミス状態に
よってキャッシュフィルされるウェイ及びキャッシュラ
インが前記ウェイレジスタ手段及びアドレスレジスタ手
段の保持値によって特定されるものであるときに第２状
態とする。
【００２５】これにより、命令アクセス時のキャッシュ
フィルでフラグ手段を第１状態にできる。また、データ
アクセスにおけるキャッシュミス時のキャッシュフィル
によって着目命令キャッシュラインが追い出されたと
き、アクセスウェイ及びインデックスアドレスの比較動
作を介してフラグ手段を第２の状態にリセットすること
ができる。
フィルでフラグ手段を第１状態にできる。また、データ
アクセスにおけるキャッシュミス時のキャッシュフィル
によって着目命令キャッシュラインが追い出されたと
き、アクセスウェイ及びインデックスアドレスの比較動
作を介してフラグ手段を第２の状態にリセットすること
ができる。
【００２６】（１１）前記ユニファイドキャッシュの場
合、前記第１信号は、ノンオペレーション、データアク
セス、命令フェッチに関する通常命令フェッチ、及び命
令フェッチに関する強制命令フェッチをそれぞれ固有の
コードによって示す情報を含む信号とすることができ
る。前記通常命令フェッチに割り当てられたコードは前
回のアクセスアドレスに対して今回のアクセスが連続的
アクセスアドレスであることを意味し、強制命令フェッ
チに割り当てられたコードは前回のアクセスアドレスに
対して今回のアクセスが非連続的アクセスアドレスであ
ることを意味する。
合、前記第１信号は、ノンオペレーション、データアク
セス、命令フェッチに関する通常命令フェッチ、及び命
令フェッチに関する強制命令フェッチをそれぞれ固有の
コードによって示す情報を含む信号とすることができ
る。前記通常命令フェッチに割り当てられたコードは前
回のアクセスアドレスに対して今回のアクセスが連続的
アクセスアドレスであることを意味し、強制命令フェッ
チに割り当てられたコードは前回のアクセスアドレスに
対して今回のアクセスが非連続的アクセスアドレスであ
ることを意味する。
【００２７】（１２）データアレイの動作による消費電
力をさらに低減するためにキャッシュラインのバッファ
部を採用することができる。すなわち、データ処理装置
は、アドレス信号を出力するアクセス制御手段と、前記
アクセス制御手段に接続されたキャッシュメモリ手段と
を含む。前記アクセス制御手段は、前回のアクセスアド
レスに対して今回のアクセスが連続的アクセスアドレス
であるか否かを示す第1信号を出力する。前記キャッシ
ュメモリ手段は、複数のタグ格納部を有する第１メモリ
部と、前記個々のタグ格納部に対応する複数のキャッシ
ュラインを有する第２メモリ部と、前記第２メモリ部で
選択されたキャッシュラインの記憶情報を格納可能なバ
ッファ部と、アクセスアドレスの第１の部分によって選
択されるタグ格納部のタグが前記アクセスアドレスの第
２の部分に一致するか否かを判定する比較部と、前記比
較部の比較結果を入力する制御部とを有する。前記制御
部は、フラグ手段を有し、前記アクセス制御手段による
次回アクセスにおいて前記第1信号が前記連続的アクセ
スアドレスである事を示すならば次回アクセスにおける
前記比較部の判定結果が今回アクセスと同一キャッシュ
ラインで一致になるかを判定し、一致になるべきときは
前記フラグ手段を第１状態に、そうでない場合には前記
フラグ手段を第２状態にするフラグ制御手段を有する。
更に、前記制御部は、前記アクセス制御手段によるアク
セス時に前記フラグ手段が第１状態にされるのに呼応し
て前記第２メモリ部で選択されたキャッシュラインの記
憶情報を前記バッファ部に内部転送し、前記アクセス制
御手段によるアクセス時に前記第1信号が連続的アクセ
スアドレスであることを示し且つ前記フラグ手段が第1
状態であるときは前記第１メモリ部及び第２のメモリ動
作を抑止し前記バッファ部の格納データを選択させ、そ
うでない場合には前記第１メモリ部及び第２メモリ部の
動作を許容し第１メモリ部のタグ格納部と第２メモリ部
のキャッシュラインとをアクセスアドレス信号の第１の
部分で選択させるメモリ動作制御手段を有する。
力をさらに低減するためにキャッシュラインのバッファ
部を採用することができる。すなわち、データ処理装置
は、アドレス信号を出力するアクセス制御手段と、前記
アクセス制御手段に接続されたキャッシュメモリ手段と
を含む。前記アクセス制御手段は、前回のアクセスアド
レスに対して今回のアクセスが連続的アクセスアドレス
であるか否かを示す第1信号を出力する。前記キャッシ
ュメモリ手段は、複数のタグ格納部を有する第１メモリ
部と、前記個々のタグ格納部に対応する複数のキャッシ
ュラインを有する第２メモリ部と、前記第２メモリ部で
選択されたキャッシュラインの記憶情報を格納可能なバ
ッファ部と、アクセスアドレスの第１の部分によって選
択されるタグ格納部のタグが前記アクセスアドレスの第
２の部分に一致するか否かを判定する比較部と、前記比
較部の比較結果を入力する制御部とを有する。前記制御
部は、フラグ手段を有し、前記アクセス制御手段による
次回アクセスにおいて前記第1信号が前記連続的アクセ
スアドレスである事を示すならば次回アクセスにおける
前記比較部の判定結果が今回アクセスと同一キャッシュ
ラインで一致になるかを判定し、一致になるべきときは
前記フラグ手段を第１状態に、そうでない場合には前記
フラグ手段を第２状態にするフラグ制御手段を有する。
更に、前記制御部は、前記アクセス制御手段によるアク
セス時に前記フラグ手段が第１状態にされるのに呼応し
て前記第２メモリ部で選択されたキャッシュラインの記
憶情報を前記バッファ部に内部転送し、前記アクセス制
御手段によるアクセス時に前記第1信号が連続的アクセ
スアドレスであることを示し且つ前記フラグ手段が第1
状態であるときは前記第１メモリ部及び第２のメモリ動
作を抑止し前記バッファ部の格納データを選択させ、そ
うでない場合には前記第１メモリ部及び第２メモリ部の
動作を許容し第１メモリ部のタグ格納部と第２メモリ部
のキャッシュラインとをアクセスアドレス信号の第１の
部分で選択させるメモリ動作制御手段を有する。
【００２８】これによれば、一旦キャッシュヒット状態
にされたキャッシュラインのデータに対する連続的アク
セスでは、全てのメモリ部の動作を停止でき、更に低消
費電力化できる。また、そのとき必要な１キャッシュラ
イン分のデータはキャッシュラインのバッファ部に退避
されている。したがって、バッファ部に退避されたデー
タをキャッシュエントリとするキャッシュラインがキャ
ッシュフィルによって書き換えられても、当該退避され
ている１キャッシュラインデータの範囲での連続アクセ
スは全てキャッシュヒット状態にすることができる。
にされたキャッシュラインのデータに対する連続的アク
セスでは、全てのメモリ部の動作を停止でき、更に低消
費電力化できる。また、そのとき必要な１キャッシュラ
イン分のデータはキャッシュラインのバッファ部に退避
されている。したがって、バッファ部に退避されたデー
タをキャッシュエントリとするキャッシュラインがキャ
ッシュフィルによって書き換えられても、当該退避され
ている１キャッシュラインデータの範囲での連続アクセ
スは全てキャッシュヒット状態にすることができる。
【００２９】（１３）前記バッファ部を用いるとき、前
記フラグ制御手段は、前記アクセス制御手段が出力する
アクセスアドレス信号のうちキャッシュラインのアクセ
ス単位領域の選択に割り当てられる第３の部分と、前記
比較部の比較結果とを入力し、比較結果がキャッシュヒ
ット状態で且つ前記アクセスアドレス信号の第３の部分
がキャッシュラインの最終アクセス単位領域以外の領域
を示すとき前記フラグ手段を第１状態とし、前記比較結
果がキャッシュミス状態又は前記アクセスアドレス信号
の第３の部分が前記キャッシュラインの最終アクセス単
位領域を示すとき前記フラグ手段を第２状態とするよう
に構成することができる。
記フラグ制御手段は、前記アクセス制御手段が出力する
アクセスアドレス信号のうちキャッシュラインのアクセ
ス単位領域の選択に割り当てられる第３の部分と、前記
比較部の比較結果とを入力し、比較結果がキャッシュヒ
ット状態で且つ前記アクセスアドレス信号の第３の部分
がキャッシュラインの最終アクセス単位領域以外の領域
を示すとき前記フラグ手段を第１状態とし、前記比較結
果がキャッシュミス状態又は前記アクセスアドレス信号
の第３の部分が前記キャッシュラインの最終アクセス単
位領域を示すとき前記フラグ手段を第２状態とするよう
に構成することができる。
【００３０】（１４）上記（１３）においてもキャッシ
ュフィルを考慮してフラグ手段を第１状態にするには、
前記フラグ制御手段は、更に、前記比較結果がキャッシ
ュミス状態であることに呼応してキャッシュフィル動作
が行われてフィルの内容がメモリ部とバッファ部へ書き
込まれ（登録され）且つキャッシュミス状態に係るアク
セスアドレス信号の第３の部分がキャッシュラインの最
終アクセス単位領域以外の領域を示すとき前記フラグ手
段を第１状態とすればよい。
ュフィルを考慮してフラグ手段を第１状態にするには、
前記フラグ制御手段は、更に、前記比較結果がキャッシ
ュミス状態であることに呼応してキャッシュフィル動作
が行われてフィルの内容がメモリ部とバッファ部へ書き
込まれ（登録され）且つキャッシュミス状態に係るアク
セスアドレス信号の第３の部分がキャッシュラインの最
終アクセス単位領域以外の領域を示すとき前記フラグ手
段を第１状態とすればよい。
【００３１】フラグ手段の制御には複数のプログラムを
切換ながら実行するマルチプロセスを考慮しなければな
らない場合がある。マルチプロセスの場合、プロセス切
換が発生すると、プロセス切換前に第１の状態（セット
状態）にされたフラグ手段の有効性を保証できなくなる
ので誤動作の虞がある。これに対処するためには、例え
ば、簡単な手段として、プロセスの切り替わり時に中央
処理装置がプロセスの切り替わりを知らせる信号を出力
し、この信号によるプロセス切り替わりを条件として、
フラグ手段を第２の状態とすることができる。
切換ながら実行するマルチプロセスを考慮しなければな
らない場合がある。マルチプロセスの場合、プロセス切
換が発生すると、プロセス切換前に第１の状態（セット
状態）にされたフラグ手段の有効性を保証できなくなる
ので誤動作の虞がある。これに対処するためには、例え
ば、簡単な手段として、プロセスの切り替わり時に中央
処理装置がプロセスの切り替わりを知らせる信号を出力
し、この信号によるプロセス切り替わりを条件として、
フラグ手段を第２の状態とすることができる。
【００３２】（１５）前記アクセス制御手段はキャッシ
ュメモリ手段と一緒に同一半導体基板に設けられた中央
処理装置とすることができる。また、前記アクセス制御
手段はキャッシュメモリ手段と一緒に同一半導体基板に
設けられたディジタル信号処理手段とすることができ
る。
ュメモリ手段と一緒に同一半導体基板に設けられた中央
処理装置とすることができる。また、前記アクセス制御
手段はキャッシュメモリ手段と一緒に同一半導体基板に
設けられたディジタル信号処理手段とすることができ
る。
【００３３】（１６）前記データ処理装置を用いるデー
タ処理システムは、前記データ処理装置と、前記データ
処理装置によってアクセスされるメモリ手段と、前記デ
ータ処理装置の制御を受ける周辺回路とを含んで構成さ
れる。このデータ処理システムによれば、低消費電力と
メモリの高速アクセスとの双方を実現できる。
タ処理システムは、前記データ処理装置と、前記データ
処理装置によってアクセスされるメモリ手段と、前記デ
ータ処理装置の制御を受ける周辺回路とを含んで構成さ
れる。このデータ処理システムによれば、低消費電力と
メモリの高速アクセスとの双方を実現できる。
【００３４】（１７）上記では、キャッシュメモリに適
用した場合について説明したが、先行動作型のメモリ
（ＲＡＭ，ＲＯＭ）システムを有するデータ処理装置に
も、本発明が適用可能であることは容易に理解されるで
あろう。
用した場合について説明したが、先行動作型のメモリ
（ＲＡＭ，ＲＯＭ）システムを有するデータ処理装置に
も、本発明が適用可能であることは容易に理解されるで
あろう。
【００３５】
【発明の実施の形態】《マイクロコンピュータ》図２に
は本発明に係るデータ処理装置の一例であるマイクロコ
ンピュータ（シングルチップマイクロプロセッサ、シン
グルチップマイクロコントローラ）のブロック図が示さ
れる。同図に示されるマイクロコンピュータ（ＭＰＵ）
１は、例えば公知の半導体集積回路製造技術によって単
結晶シリコンのような１個の半導体基板（半導体チッ
プ）に形成される。このマイクロコンピュータ１は、特
に制限されないが、ローカルバスＬ−ｂｕｓ、内部バス
Ｉ−ｂｕｓ、及びペリフェラルバスＰ−ｂｕｓなどを有
する。それらバスはデータ、アドレス、制御信号の各信
号線群を備えている。
は本発明に係るデータ処理装置の一例であるマイクロコ
ンピュータ（シングルチップマイクロプロセッサ、シン
グルチップマイクロコントローラ）のブロック図が示さ
れる。同図に示されるマイクロコンピュータ（ＭＰＵ）
１は、例えば公知の半導体集積回路製造技術によって単
結晶シリコンのような１個の半導体基板（半導体チッ
プ）に形成される。このマイクロコンピュータ１は、特
に制限されないが、ローカルバスＬ−ｂｕｓ、内部バス
Ｉ−ｂｕｓ、及びペリフェラルバスＰ−ｂｕｓなどを有
する。それらバスはデータ、アドレス、制御信号の各信
号線群を備えている。
【００３６】ローカルバスＬ−ｂｕｓには、特に制限さ
れないが、中央処理装置（ＣＰＵ）１０１、ディジタル
・シグナル・プロセッサ（ＤＳＰ）３、キャッシュメモ
リ（ＣＡＣＨＥ）４及びクロックパルスジェネレータ
（ＣＰＧ）１４が結合される。キャッシュメモリ４は他
方において内部バスＩ−ｂｕｓに結合され、当該内部バ
スＩ−ｂｕｓにはライトバックバッファ（ＷＢＢＵＦ）
６及びバスコントローラ（ＢＳＣ）７が接続される。バ
スコントローラ７は、外部入出力回路（ＥＸＩＦ）９及
び前記ペリフェラルバスＰ−ｂｕｓに接続される。外部
入出力回路９は、アドレス、データ及び制御信号の各信
号線群を備えた外部バスＥＸ−ｂｕｓなどにインタフェ
ース可能になされる。外部バスＥＸ−ｂｕｓには外部メ
モリ（ＭＭＲＹ）２０が代表的に示されている。前記ペ
リフェラルバスＰ−ｂｕｓには、周辺モジュールとし
て、例えば、ダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）８、及びその他の周辺回路（ＰＭＤ）１０
が結合されている。
れないが、中央処理装置（ＣＰＵ）１０１、ディジタル
・シグナル・プロセッサ（ＤＳＰ）３、キャッシュメモ
リ（ＣＡＣＨＥ）４及びクロックパルスジェネレータ
（ＣＰＧ）１４が結合される。キャッシュメモリ４は他
方において内部バスＩ−ｂｕｓに結合され、当該内部バ
スＩ−ｂｕｓにはライトバックバッファ（ＷＢＢＵＦ）
６及びバスコントローラ（ＢＳＣ）７が接続される。バ
スコントローラ７は、外部入出力回路（ＥＸＩＦ）９及
び前記ペリフェラルバスＰ−ｂｕｓに接続される。外部
入出力回路９は、アドレス、データ及び制御信号の各信
号線群を備えた外部バスＥＸ−ｂｕｓなどにインタフェ
ース可能になされる。外部バスＥＸ−ｂｕｓには外部メ
モリ（ＭＭＲＹ）２０が代表的に示されている。前記ペ
リフェラルバスＰ−ｂｕｓには、周辺モジュールとし
て、例えば、ダイレクトメモリアクセスコントローラ
（ＤＭＡＣ）８、及びその他の周辺回路（ＰＭＤ）１０
が結合されている。
【００３７】前記マイクロコンピュータ１は、クロック
パルスジェネレータ（ＣＰＧ）１４から出力されるクロ
ック信号１５に同期動作される。前記ＣＰＵ３及びＤＭ
ＡＣ８がバスマスタモジュールを構成する。前記その他
の周辺回路１０は、特に制限されないが、シリアルコミ
ュニケーションインタフェースコントローラ、リアルタ
イムクロック回路及びタイマ回路等とされる。周辺回路
１０は前記バスコントローラ７を介してＣＰＵ１０１又
はＤＭＡＣ８によってアクセスされる。
パルスジェネレータ（ＣＰＧ）１４から出力されるクロ
ック信号１５に同期動作される。前記ＣＰＵ３及びＤＭ
ＡＣ８がバスマスタモジュールを構成する。前記その他
の周辺回路１０は、特に制限されないが、シリアルコミ
ュニケーションインタフェースコントローラ、リアルタ
イムクロック回路及びタイマ回路等とされる。周辺回路
１０は前記バスコントローラ７を介してＣＰＵ１０１又
はＤＭＡＣ８によってアクセスされる。
【００３８】前記ＣＰＵ１０１は、特に制限されない
が、汎用レジスタや算術論理演算器で代表される演算部
と、プログラムカウンタなどの制御用レジスタ群、そし
て命令のフェッチや解読並びに命令実行手順を制御した
り演算制御を行う命令制御部などを有する。前記ＣＰＵ
１０１は外部メモリ２０などから命令をフェッチし、そ
の命令を命令デコーダにて解読することにより、当該命
令に応じたデータ処理を行う。
が、汎用レジスタや算術論理演算器で代表される演算部
と、プログラムカウンタなどの制御用レジスタ群、そし
て命令のフェッチや解読並びに命令実行手順を制御した
り演算制御を行う命令制御部などを有する。前記ＣＰＵ
１０１は外部メモリ２０などから命令をフェッチし、そ
の命令を命令デコーダにて解読することにより、当該命
令に応じたデータ処理を行う。
【００３９】前記ディジタル・シグナル・プロセッサ３
は、それ専用のバスＸ−ｂｕｓ，Ｙ−ｂｕｓを介してＸ
メモリ（ＸＭＥＭ）１１及びＹメモリ（ＹＭＥＭ）１２
に接続される。Ｘメモリ１１及びＹメモリ１２は内部バ
スＩ−ｂｕｓにもインタフェースされる。メモリコント
ローラ（ＭＣＮＴ）１３はＸメモリ１１及びＹメモリ１
２に対するＤＳＰ３からのアクセス要求と内部バスＩ−
ｂｕｓ側からのアクセス要求とを監視し、アクセス要求
の調停などを行なう。前記メモリ１１，１２はＣＰＵ１
０１のワーク領域としても利用可能にされている。ＣＰ
Ｕ１０１はＤＳＰ３のためにデータフェッチを行なうだ
けでなく、ＤＳＰ３のための固定小数点命令を含む全て
の命令をフェッチする。
は、それ専用のバスＸ−ｂｕｓ，Ｙ−ｂｕｓを介してＸ
メモリ（ＸＭＥＭ）１１及びＹメモリ（ＹＭＥＭ）１２
に接続される。Ｘメモリ１１及びＹメモリ１２は内部バ
スＩ−ｂｕｓにもインタフェースされる。メモリコント
ローラ（ＭＣＮＴ）１３はＸメモリ１１及びＹメモリ１
２に対するＤＳＰ３からのアクセス要求と内部バスＩ−
ｂｕｓ側からのアクセス要求とを監視し、アクセス要求
の調停などを行なう。前記メモリ１１，１２はＣＰＵ１
０１のワーク領域としても利用可能にされている。ＣＰ
Ｕ１０１はＤＳＰ３のためにデータフェッチを行なうだ
けでなく、ＤＳＰ３のための固定小数点命令を含む全て
の命令をフェッチする。
【００４０】前記バスコントローラ７は、ＣＰＵ１０１
やＤＭＡＣ８によるアクセス対象回路（アクセス対象と
されるアドレスエリア）に応じて、アクセスデータサイ
ズ、アクセスタイム、ウェイトステートの挿入制御など
を行なって、バスサイクルを制御する。
やＤＭＡＣ８によるアクセス対象回路（アクセス対象と
されるアドレスエリア）に応じて、アクセスデータサイ
ズ、アクセスタイム、ウェイトステートの挿入制御など
を行なって、バスサイクルを制御する。
【００４１】《ＣＰＵのアドレス生成》図３にはＣＰＵ
１０１のアドレス生成部の構成が概略的に示されてい
る。ＣＰＵ１０１はアドレス生成部２０１とデータ処理
部２０２を有する。アドレス生成部２０１はアドレスバ
ス１０７へ出力するアドレス信号の生成を行う。データ
処理部２０２はフェッチした命令をデコードして制御信
号を生成する命令制御部や、フェッチしたオペランドな
どを用いて演算を行なうための演算回路などを有する。
１０１のアドレス生成部の構成が概略的に示されてい
る。ＣＰＵ１０１はアドレス生成部２０１とデータ処理
部２０２を有する。アドレス生成部２０１はアドレスバ
ス１０７へ出力するアドレス信号の生成を行う。データ
処理部２０２はフェッチした命令をデコードして制御信
号を生成する命令制御部や、フェッチしたオペランドな
どを用いて演算を行なうための演算回路などを有する。
【００４２】アドレス生成部２０１は、命令フェッチ用
のアドレス信号及びデータアクセス用のアドレス信号を
生成する。特に制限されないが、便宜上、命令フェッチ
を、通常命令フェッチ（ＮＩＦ（=Normal Inst. Fetc
h））と強制命令フェッチ（ＦＩＦ（=Forced Inst. Fet
ch））の２種類に大別する。
のアドレス信号及びデータアクセス用のアドレス信号を
生成する。特に制限されないが、便宜上、命令フェッチ
を、通常命令フェッチ（ＮＩＦ（=Normal Inst. Fetc
h））と強制命令フェッチ（ＦＩＦ（=Forced Inst. Fet
ch））の２種類に大別する。
【００４３】通常命令フェッチ（ＮＩＦ）は、前回フェ
ッチした命令アドレスに対し、ある決まった量を加えた
（インクリメントした）アドレスから今回の命令フェッ
チを行なうような場合である。図において２０４で示さ
れるものはプログラムカウンタ（ＰＣ）であり、通常命
令フェッチの時、プログラムカウンタ２０４の出力がセ
レクタ２０３で選択されてアドレスバス１０７に出力さ
れる。これに並行して、次回の通常命令フェッチの準備
が行われる。すなわち、図４に例示されるように、イン
クリメント回路（ＩＮＣ）２０５により、次回通常命令
フェッチのためのアドレスが生成される。インクリメン
ト回路２０５の出力はセレクタ２０６で選択され、プロ
グラムカウンタ２０４に格納される。こうして次回の通
常命令フェッチに備えられる。
ッチした命令アドレスに対し、ある決まった量を加えた
（インクリメントした）アドレスから今回の命令フェッ
チを行なうような場合である。図において２０４で示さ
れるものはプログラムカウンタ（ＰＣ）であり、通常命
令フェッチの時、プログラムカウンタ２０４の出力がセ
レクタ２０３で選択されてアドレスバス１０７に出力さ
れる。これに並行して、次回の通常命令フェッチの準備
が行われる。すなわち、図４に例示されるように、イン
クリメント回路（ＩＮＣ）２０５により、次回通常命令
フェッチのためのアドレスが生成される。インクリメン
ト回路２０５の出力はセレクタ２０６で選択され、プロ
グラムカウンタ２０４に格納される。こうして次回の通
常命令フェッチに備えられる。
【００４４】前記強制命令フェッチ（ＦＩＦ）は、前回
フェッチした命令アドレスとは直接的に関係のない命令
アドレスから今回の命令フェッチを行う場合である。例
えば、分岐命令等を実行したときの分岐先命令をフェッ
チする場合である。強制命令フェッチ時は、図５に例示
されるように、プログラムカウンタ２０４の出力ではな
く図示を省略する別のアドレス演算手段で生成された値
がアドレスとして経路２０７より与えられ、セレクタ２
０３で選択され、アドレスバス１０７に出力される。こ
れに並行して、分岐先での次回の通常命令フェッチのた
めに、セレクタ２０６により経路２０７を選択し、これ
をプログラムカウンタ２０４に格納する。
フェッチした命令アドレスとは直接的に関係のない命令
アドレスから今回の命令フェッチを行う場合である。例
えば、分岐命令等を実行したときの分岐先命令をフェッ
チする場合である。強制命令フェッチ時は、図５に例示
されるように、プログラムカウンタ２０４の出力ではな
く図示を省略する別のアドレス演算手段で生成された値
がアドレスとして経路２０７より与えられ、セレクタ２
０３で選択され、アドレスバス１０７に出力される。こ
れに並行して、分岐先での次回の通常命令フェッチのた
めに、セレクタ２０６により経路２０７を選択し、これ
をプログラムカウンタ２０４に格納する。
【００４５】データアクセス（ＤＡ）時は、図６に例示
されるように、図示を省略するアドレス演算手段で生成
された値がアドレスとして経路２０８より与えられ、セ
レクタ２０３で選択され、アドレスバス１０７に出力さ
れる。
されるように、図示を省略するアドレス演算手段で生成
された値がアドレスとして経路２０８より与えられ、セ
レクタ２０３で選択され、アドレスバス１０７に出力さ
れる。
【００４６】前記バスコマンド（ＢＣＭＤ）１０４は、
図７に例示されるように、ノンオペレーション（ＮＯ
Ｐ）、データアクセス（ＤＡ）、通常命令フェッチ（Ｎ
ＩＦ）及び強制命令フェッチ（ＦＩＦ）を指示するため
の２ビットの信号とされる。ＣＰＵ１０１は実行する命
令の種類に応じて前記バスコマンド１０４を決定する。
図７に例示されるように、ノンオペレーション（ＮＯ
Ｐ）、データアクセス（ＤＡ）、通常命令フェッチ（Ｎ
ＩＦ）及び強制命令フェッチ（ＦＩＦ）を指示するため
の２ビットの信号とされる。ＣＰＵ１０１は実行する命
令の種類に応じて前記バスコマンド１０４を決定する。
【００４７】上述より明らかなように、通常命令フェッ
チ（ＮＩＦ）では今回の命令フェッチアドレスと前回の
命令フェッチアドレスとの間に、アドレスインクリメン
ト数などの一定の関係がある。換言すれば、バスコマン
ドが通常命令フェッチを意味するとき、当該バスコマン
ドは、今回のアクセスアドレス信号が前回のアクセスア
ドレス信号に対して連続的であることを意味する。連続
的とは、前述の通り、アドレスインクリメント数が規定
値であることを意味する。バスコマンド１０４は第１の
信号の一例である。これに着目すれば、通常命令フェッ
チでは、命令フェッチのアドレス信号を見なくても、通
常命令フェッチであることさえ認識できれば、前回の命
令フェッチアドレスに対して今回の命令フェッチアドレ
スを特定することができる。ＣＰＵ１０１はメモリアク
セスに際して前記バスコマンド１０４を出力し、外部で
はバスコマンド１０４によって、通常命令フェッチであ
ることを認識できるようになっている。
チ（ＮＩＦ）では今回の命令フェッチアドレスと前回の
命令フェッチアドレスとの間に、アドレスインクリメン
ト数などの一定の関係がある。換言すれば、バスコマン
ドが通常命令フェッチを意味するとき、当該バスコマン
ドは、今回のアクセスアドレス信号が前回のアクセスア
ドレス信号に対して連続的であることを意味する。連続
的とは、前述の通り、アドレスインクリメント数が規定
値であることを意味する。バスコマンド１０４は第１の
信号の一例である。これに着目すれば、通常命令フェッ
チでは、命令フェッチのアドレス信号を見なくても、通
常命令フェッチであることさえ認識できれば、前回の命
令フェッチアドレスに対して今回の命令フェッチアドレ
スを特定することができる。ＣＰＵ１０１はメモリアク
セスに際して前記バスコマンド１０４を出力し、外部で
はバスコマンド１０４によって、通常命令フェッチであ
ることを認識できるようになっている。
【００４８】前記キャッシュメモリ４の制御では、今回
のアクセスアドレスが前回のアクセスアドレスに対して
連続的であるか否かをバスコマンド１０４から把握する
と共に、同一キャッシュライン上でのキャッシュヒット
が続く可能性をキャッシュメモリの構成から予め把握す
ることによって、アドレス比較を行うことなく（アドレ
スアレイを動作させることなく）キャッシュヒットを先
読みし、アドレスアレイ、データアレイの動作回数を低
減できるように構成されている。その機能をローパワー
フェッチ（ＬＰＦ）と呼び、以下詳述する。
のアクセスアドレスが前回のアクセスアドレスに対して
連続的であるか否かをバスコマンド１０４から把握する
と共に、同一キャッシュライン上でのキャッシュヒット
が続く可能性をキャッシュメモリの構成から予め把握す
ることによって、アドレス比較を行うことなく（アドレ
スアレイを動作させることなく）キャッシュヒットを先
読みし、アドレスアレイ、データアレイの動作回数を低
減できるように構成されている。その機能をローパワー
フェッチ（ＬＰＦ）と呼び、以下詳述する。
【００４９】《キャッシュメモリの第１の例》図１には
前記キャッシュメモリ４の第１の例が示される。同図に
示されるキャッシュメモリ４は、特に制限されないが、
４ウェイセットアソシアティブ形式の命令キャッシュメ
モリとされる。
前記キャッシュメモリ４の第１の例が示される。同図に
示されるキャッシュメモリ４は、特に制限されないが、
４ウェイセットアソシアティブ形式の命令キャッシュメ
モリとされる。
【００５０】キャッシュメモリ４は、アドレスアレイ１
０９、データアレイ１１０及びキャッシュ制御回路３２
２に大別される。アドレスアレイ１０９は４個のウェイ
に対応してメモリブロック１１５〜１１８を有し、デー
タアレイ１１０は４個のウェイに対応してメモリブロッ
ク１１９〜１２２を有する。第１のウェイはメモリブロ
ック１１５，１１９によって構成され、第２のウェイは
メモリブロック１１６，１２０によって構成され、第３
のウェイはメモリブロック１１７，１２１によって構成
され、第４のウェイはメモリブロック１１８，１２２に
よって構成される。
０９、データアレイ１１０及びキャッシュ制御回路３２
２に大別される。アドレスアレイ１０９は４個のウェイ
に対応してメモリブロック１１５〜１１８を有し、デー
タアレイ１１０は４個のウェイに対応してメモリブロッ
ク１１９〜１２２を有する。第１のウェイはメモリブロ
ック１１５，１１９によって構成され、第２のウェイは
メモリブロック１１６，１２０によって構成され、第３
のウェイはメモリブロック１１７，１２１によって構成
され、第４のウェイはメモリブロック１１８，１２２に
よって構成される。
【００５１】図１において１０７はアドレスバス、１０
８はデータバスである。ＣＰＵ１０１からアドレスバス
１０７に供給されるアドレス信号は、キャッシュメモリ
の動作の観点よりすれば、上位側より、タグアドレス、
インデックスアドレス、及びオフセットアドレスと見な
すことができる。
８はデータバスである。ＣＰＵ１０１からアドレスバス
１０７に供給されるアドレス信号は、キャッシュメモリ
の動作の観点よりすれば、上位側より、タグアドレス、
インデックスアドレス、及びオフセットアドレスと見な
すことができる。
【００５２】アドレスアレイ１０９のメモリブロック１
１５〜１１８はタグアドレスと比較されるべきタグ（キ
ャッシュタグ）やキャッシュエントリの有効性を示す有
効ビットなどを格納するための格納部（キャッシュタグ
格納部と称する）を有する。
１５〜１１８はタグアドレスと比較されるべきタグ（キ
ャッシュタグ）やキャッシュエントリの有効性を示す有
効ビットなどを格納するための格納部（キャッシュタグ
格納部と称する）を有する。
【００５３】データアレイ１１０のメモリブロック１１
９〜１２２は前記キャッシュタグ格納部と一対一で対応
されるキャッシュラインを有する。図８には代表的に一
つのメモリブロック１１９の詳細が示されている。特に
制限されないが、キャッシュライン６１０は１６バイト
のデータ格納領域を有する。キャッシュライン６１０に
はキャッシュタグに応ずるアドレスのデータが格納され
る。前記キャッシュタグ格納部とこれに対応されるキャ
ッシュラインとは、同一のインデックスアドレスによっ
て共通に選択可能にされる。この例に従えば、命令語長
は最大４バイトである。キャッシュラインはインデック
スアドレス６０７を受けるアドレスデコーダ６０８で選
択される。選択されたキャッシュラインの１６バイトの
データはセレクタ６１１によって４バイトが選択され
る。その選択にはオフセットアドレス６０９が用いられ
る。セレクタ６１１による選択単位は４バイトであり、
アドレス信号はバイトアドレスであるから、オフセット
アドレス６０９はＣＰＵ１０１が出力するアドレス信号
の最下位から第３ビット目（CAB[2]）及び第４ビット目
（CAB[3]）の情報とされる。データアレイにおけるその
他のメモリブロックも同様に構成される。
９〜１２２は前記キャッシュタグ格納部と一対一で対応
されるキャッシュラインを有する。図８には代表的に一
つのメモリブロック１１９の詳細が示されている。特に
制限されないが、キャッシュライン６１０は１６バイト
のデータ格納領域を有する。キャッシュライン６１０に
はキャッシュタグに応ずるアドレスのデータが格納され
る。前記キャッシュタグ格納部とこれに対応されるキャ
ッシュラインとは、同一のインデックスアドレスによっ
て共通に選択可能にされる。この例に従えば、命令語長
は最大４バイトである。キャッシュラインはインデック
スアドレス６０７を受けるアドレスデコーダ６０８で選
択される。選択されたキャッシュラインの１６バイトの
データはセレクタ６１１によって４バイトが選択され
る。その選択にはオフセットアドレス６０９が用いられ
る。セレクタ６１１による選択単位は４バイトであり、
アドレス信号はバイトアドレスであるから、オフセット
アドレス６０９はＣＰＵ１０１が出力するアドレス信号
の最下位から第３ビット目（CAB[2]）及び第４ビット目
（CAB[3]）の情報とされる。データアレイにおけるその
他のメモリブロックも同様に構成される。
【００５４】アドレスアレイ１０９のメモリブロック１
１５〜１１８は信号１０６によって動作可能／不可能
（活性／非活性）が共通に制御される。メモリブロック
１１５〜１１８が活性化されたとき、インデックスアド
レスによって選択されたキャッシュタグ格納部のキャッ
シュタグは、当該インデックスアドレスの上位側のタグ
アドレスと比較される。比較動作は比較器１１５ｃ〜１
１８ｃが行う。個々の比較器１１５ｃ〜１１８ｃによる
比較結果はウェイヒット／ミス信号１１５ｈ〜１１８ｈ
（これを総称してキャッシュヒット／ミス信号１３１と
称する）とされる。キャッシュヒット／ミス信号１３１
はラッチ１２３に一時的に保持され、キャッシュヒット
／ミス信号１３２として出力される。前記信号１１５ｈ
〜１１８ｈの一つが一致（ウェイヒット）を示す状態を
キャッシュヒット状態、全て不一致（ウェイミス）を示
す状態をキャッシュミス状態と称する。
１５〜１１８は信号１０６によって動作可能／不可能
（活性／非活性）が共通に制御される。メモリブロック
１１５〜１１８が活性化されたとき、インデックスアド
レスによって選択されたキャッシュタグ格納部のキャッ
シュタグは、当該インデックスアドレスの上位側のタグ
アドレスと比較される。比較動作は比較器１１５ｃ〜１
１８ｃが行う。個々の比較器１１５ｃ〜１１８ｃによる
比較結果はウェイヒット／ミス信号１１５ｈ〜１１８ｈ
（これを総称してキャッシュヒット／ミス信号１３１と
称する）とされる。キャッシュヒット／ミス信号１３１
はラッチ１２３に一時的に保持され、キャッシュヒット
／ミス信号１３２として出力される。前記信号１１５ｈ
〜１１８ｈの一つが一致（ウェイヒット）を示す状態を
キャッシュヒット状態、全て不一致（ウェイミス）を示
す状態をキャッシュミス状態と称する。
【００５５】データアレイ１１０のメモリブロック１１
９〜１２２は信号３０５〜３０８によって個別的にその
動作の活性／非活性が制御される。インデックスアドレ
ス及びオフセットアドレスによって選択されたキャッシ
ュラインのデータは対応するラッチ回路１２４〜１２７
に一時的に保持される。ラッチ１２４〜１２７の出力は
信号３２１によりセレクタ１１１で選択され、選択され
たデータ１１４はデータバス１０８を介してＣＰＵ１０
１に供給される。
９〜１２２は信号３０５〜３０８によって個別的にその
動作の活性／非活性が制御される。インデックスアドレ
ス及びオフセットアドレスによって選択されたキャッシ
ュラインのデータは対応するラッチ回路１２４〜１２７
に一時的に保持される。ラッチ１２４〜１２７の出力は
信号３２１によりセレクタ１１１で選択され、選択され
たデータ１１４はデータバス１０８を介してＣＰＵ１０
１に供給される。
【００５６】セレクタ１１１の選択信号３２１は、前記
ラッチ１２３から出力されるキャッシュヒット／ミス信
号１３２又は信号３１７とされ、何れか一方がセレクタ
３０４で選択され、選択された信号が選択信号３２１と
される。
ラッチ１２３から出力されるキャッシュヒット／ミス信
号１３２又は信号３１７とされ、何れか一方がセレクタ
３０４で選択され、選択された信号が選択信号３２１と
される。
【００５７】前記信号３１７はローパワーフェッチ（Ｌ
ＰＦ）モジュール３０１で生成される。ローパワーフェ
ッチモジュール３０１を含めキャッシュメモリ全体の制
御はキャッシュ制御部３２２が行う。ＣＰＵ１０１はレ
ディー（バスレディー）信号１０３がアサートされるの
を待ってメモリアクセス動作を開始する。キャッシュ制
御部３２２はＣＰＵ１０１から前記バスコマンド１０４
を受け取り、これによってＣＰＵ１０１による通常命令
フェッチ又は強制命令フェッチの動作開始を認識する。
キャッシュ制御部３２２はこれによって連想検索動作を
開始し、必要な命令をデータバス１０８に出力する。Ｃ
ＰＵ１０１はデータバス１０８上の命令を取り込む。
ＰＦ）モジュール３０１で生成される。ローパワーフェ
ッチモジュール３０１を含めキャッシュメモリ全体の制
御はキャッシュ制御部３２２が行う。ＣＰＵ１０１はレ
ディー（バスレディー）信号１０３がアサートされるの
を待ってメモリアクセス動作を開始する。キャッシュ制
御部３２２はＣＰＵ１０１から前記バスコマンド１０４
を受け取り、これによってＣＰＵ１０１による通常命令
フェッチ又は強制命令フェッチの動作開始を認識する。
キャッシュ制御部３２２はこれによって連想検索動作を
開始し、必要な命令をデータバス１０８に出力する。Ｃ
ＰＵ１０１はデータバス１０８上の命令を取り込む。
【００５８】前記キャッシュ制御部３２２はキャッシュ
ヒット状態／キャッシュミス状態に応じた制御を行い、
キャッシュヒット状態のときは、アドレスアレイ１０９
及びデータアレイ１１０を並列的に動作させる通常機能
と、ＬＰＦ機能とを有する。キャッシュミス状態の場合
に関係する回路構成の詳細は図１には図示を省略してあ
るが、ここでは、その概略を説明しておく。前記キャッ
シュメモリ４は、キャッシュエントリの連想検索の結果
がキャッシュ（リード）ミス状態であれば、ミスに係る
データを含む１キャッシュライン分のデータがバスコン
トローラ７を介して外部メモリ２０から読み込まれて、
キャッシュフィルが行われる。キャッシュフィルはキャ
ッシュラインのデータを外部メモリ２０或いは内部メモ
リ（ＩＭＥＭ）２０Ｂから読み込む動作であり、読み込
んだデータをキャッシュラインに書込むためにはキャッ
シュエントリのリプレースが行なわれる。このとき、無
効なキャッシュエントリがある場合には当該無効なキャ
ッシュエントリがリプレースされる。無効なキャッシュ
エントリが無い場合、例えば、ＬＲＵ（Least Recently
Used）等の論理に従って最も最近利用されていないキ
ャッシュエントリをリプレースの対象とする。リプレー
ス制御はキャッシュ制御部３２２が行なう。
ヒット状態／キャッシュミス状態に応じた制御を行い、
キャッシュヒット状態のときは、アドレスアレイ１０９
及びデータアレイ１１０を並列的に動作させる通常機能
と、ＬＰＦ機能とを有する。キャッシュミス状態の場合
に関係する回路構成の詳細は図１には図示を省略してあ
るが、ここでは、その概略を説明しておく。前記キャッ
シュメモリ４は、キャッシュエントリの連想検索の結果
がキャッシュ（リード）ミス状態であれば、ミスに係る
データを含む１キャッシュライン分のデータがバスコン
トローラ７を介して外部メモリ２０から読み込まれて、
キャッシュフィルが行われる。キャッシュフィルはキャ
ッシュラインのデータを外部メモリ２０或いは内部メモ
リ（ＩＭＥＭ）２０Ｂから読み込む動作であり、読み込
んだデータをキャッシュラインに書込むためにはキャッ
シュエントリのリプレースが行なわれる。このとき、無
効なキャッシュエントリがある場合には当該無効なキャ
ッシュエントリがリプレースされる。無効なキャッシュ
エントリが無い場合、例えば、ＬＲＵ（Least Recently
Used）等の論理に従って最も最近利用されていないキ
ャッシュエントリをリプレースの対象とする。リプレー
ス制御はキャッシュ制御部３２２が行なう。
【００５９】次にＬＰＦ機能について詳述する。ＬＰＦ
機能は、第１に、アドレス比較動作を介することなく同
一キャッシュラインでキャッシュヒット状態になる状態
を検出できること、第２にそのようにしてキャッシュヒ
ット状態になるキャッシュラインを含むウェイをアドレ
ス比較動作を介することなく指定できること、の二つ点
が最低限必要になる。ダイレクトマップ形式であれば第
１のを考慮するだけでよい。
機能は、第１に、アドレス比較動作を介することなく同
一キャッシュラインでキャッシュヒット状態になる状態
を検出できること、第２にそのようにしてキャッシュヒ
ット状態になるキャッシュラインを含むウェイをアドレ
ス比較動作を介することなく指定できること、の二つ点
が最低限必要になる。ダイレクトマップ形式であれば第
１のを考慮するだけでよい。
【００６０】ＬＰＦモジュール３０１の一例を示す図９
において、上記第１の点を達成するために、ＬＦＰフラ
グ３１３が設けられ、第２の点を実現するためにラッチ
３１４及びセレクタ３１５が設けられている。更に、前
記ＬＰＦフラグ３１３をセット状態（第１の状態）にす
るための制御論理（図１０）、ＬＰＦフラグ３１３をリ
セット状態（第２の状態）にするための制御論理（図１
１）、前記ラッチ３１４及びセレクタ３１５の制御論理
（図１２）等がキャッシュ制御部３２２に設けられてい
る。
において、上記第１の点を達成するために、ＬＦＰフラ
グ３１３が設けられ、第２の点を実現するためにラッチ
３１４及びセレクタ３１５が設けられている。更に、前
記ＬＰＦフラグ３１３をセット状態（第１の状態）にす
るための制御論理（図１０）、ＬＰＦフラグ３１３をリ
セット状態（第２の状態）にするための制御論理（図１
１）、前記ラッチ３１４及びセレクタ３１５の制御論理
（図１２）等がキャッシュ制御部３２２に設けられてい
る。
【００６１】前記ＬＰＦフラグ３１３は、例えばセット
・リセット型のフリップフロップによって構成される。
ＬＰＦフラグ３１３の状態信号（ＬＰＦＶ）３１６はセ
ット状態でハイレベル（“１”）、リセット状態でロー
レベル（“０”）とされる。
・リセット型のフリップフロップによって構成される。
ＬＰＦフラグ３１３の状態信号（ＬＰＦＶ）３１６はセ
ット状態でハイレベル（“１”）、リセット状態でロー
レベル（“０”）とされる。
【００６２】フラグ制御手段を構成するセット制御論理
４００は、図１０に例示される。ナンドゲートＧ１は、
次回の通常命令フェッチ（ＮＩＦ）のアドレスが今回と
同一キャッシュラインか否かを検出する。図８で説明し
たようにオフセットアドレスのCAB[3],CAB[2]が１,１以
外であれば、次回の通常命令フェッチのアドレスで指定
されるデータは今回と同一キャッシュライン内にある。
オアゲートＧ２はウェイヒット／ミス信号１１５ｈ〜１
１８ｈを入力してキャッシュメモリのヒット状態を検出
する。このキャッシュヒット状態が命令フェッチ動作時
のものであることは、バスコマンドの第２ビットBCMD
[1]が論理値“１”であることをアンドゲートＧ３で検
出すればよい。アンドゲートＧ３のハイレベル出力は命
令フェッチでキャッシュヒット状態であることを示す。
これにより、セット信号３０９は、ＬＰＦＶ３１６がロ
ーレベルであれば、キャッシュヒット状態で且つそのと
きのアクセスアドレス信号のオフセットアドレスがキャ
ッシュラインの最終の４バイト以外を示すとき、又は、
キャッシュミス状態であることに呼応してキャッシュフ
ィル動作が行われ且つキャッシュミス状態に係るアクセ
スアドレス信号のオフセットアドレスがキャッシュライ
ンの最終の４バイト以外の領域を示すとき、セット状態
（第１状態）にされる。
４００は、図１０に例示される。ナンドゲートＧ１は、
次回の通常命令フェッチ（ＮＩＦ）のアドレスが今回と
同一キャッシュラインか否かを検出する。図８で説明し
たようにオフセットアドレスのCAB[3],CAB[2]が１,１以
外であれば、次回の通常命令フェッチのアドレスで指定
されるデータは今回と同一キャッシュライン内にある。
オアゲートＧ２はウェイヒット／ミス信号１１５ｈ〜１
１８ｈを入力してキャッシュメモリのヒット状態を検出
する。このキャッシュヒット状態が命令フェッチ動作時
のものであることは、バスコマンドの第２ビットBCMD
[1]が論理値“１”であることをアンドゲートＧ３で検
出すればよい。アンドゲートＧ３のハイレベル出力は命
令フェッチでキャッシュヒット状態であることを示す。
これにより、セット信号３０９は、ＬＰＦＶ３１６がロ
ーレベルであれば、キャッシュヒット状態で且つそのと
きのアクセスアドレス信号のオフセットアドレスがキャ
ッシュラインの最終の４バイト以外を示すとき、又は、
キャッシュミス状態であることに呼応してキャッシュフ
ィル動作が行われ且つキャッシュミス状態に係るアクセ
スアドレス信号のオフセットアドレスがキャッシュライ
ンの最終の４バイト以外の領域を示すとき、セット状態
（第１状態）にされる。
【００６３】フラグ制御手段を構成するリセット制御論
理４０１は、図１１に例示される。アンドゲートＧ４
は、次回の通常命令フェッチのアドレスで指定されるデ
ータが今回と異なるキャッシュラインにあるかを検出す
る。図８で説明したようにオフセットアドレスのCAB
[3],CAB[2]が１,１であれば、次の通常命令フェッチで
キャッシュヒット状態とされるキャッシュラインは今回
とは別のキャッシュラインになる。ノアゲートＧ５はウ
ェイヒット／ミス信号１１５ｈ〜１１８ｈを入力してキ
ャッシュメモリのキャッシュミス状態を検出する。この
キャッシュミス状態が命令フェッチ動作時のものである
ことは、バスコマンドの第２ビットBCMD[1]が論理値
“１”であることをアンドゲートＧ６で検出すればよ
い。アンドゲートＧ６のハイレベル出力は命令フェッチ
でキャッシュミス状態であることを示す。これにより、
リセット信号３０９は、アドレス比較結果がキャッシュ
ミス状態、命令フェッチアドレスのオフセットアドレス
がキャッシュラインの最終の４バイトの領域を示すと
き、又はキャッシュメモリにリセットが指示されたと
き、リセット状態（第２状態）にされる。
理４０１は、図１１に例示される。アンドゲートＧ４
は、次回の通常命令フェッチのアドレスで指定されるデ
ータが今回と異なるキャッシュラインにあるかを検出す
る。図８で説明したようにオフセットアドレスのCAB
[3],CAB[2]が１,１であれば、次の通常命令フェッチで
キャッシュヒット状態とされるキャッシュラインは今回
とは別のキャッシュラインになる。ノアゲートＧ５はウ
ェイヒット／ミス信号１１５ｈ〜１１８ｈを入力してキ
ャッシュメモリのキャッシュミス状態を検出する。この
キャッシュミス状態が命令フェッチ動作時のものである
ことは、バスコマンドの第２ビットBCMD[1]が論理値
“１”であることをアンドゲートＧ６で検出すればよ
い。アンドゲートＧ６のハイレベル出力は命令フェッチ
でキャッシュミス状態であることを示す。これにより、
リセット信号３０９は、アドレス比較結果がキャッシュ
ミス状態、命令フェッチアドレスのオフセットアドレス
がキャッシュラインの最終の４バイトの領域を示すと
き、又はキャッシュメモリにリセットが指示されたと
き、リセット状態（第２状態）にされる。
【００６４】前記ラッチ３１４及びセレクタ３１５の制
御論理４０２を示す図１２において、３１１はセレクタ
３１５の選択信号、３１２はラッチ３１４のラッチ制御
信号である。３２０で示されるものは、命令フェッチに
おけるキャッシュミス状態に起因したキャッシュフィル
の対象とされたウェイの選択信号（キャッシュフィルウ
ェイ選択信号）である。キャッシュフィルウェイ選択信
号３２０はキャッシュ制御部３２２から出力される。選
択信号３１１は命令フェッチでキャッシュヒット状態の
ときハイレベルにされ、アドレス比較動作によるウェイ
選択信号１３２を選択し、選択されたウェイ選択信号１
３２をラッチ３１４に保持させる。命令フェッチ時のキ
ャッシュミス状態に起因するキャッシュフィルが行われ
るとき前記選択信号３１１はローレベルであるから、キ
ャッシュフィルウェイ選択信号３２０がセレクタ３１５
で選択され、選択された信号がラッチ３１４に保持され
る。上記キャッシュヒット状態の時のウェイ選択信号及
びキャッシュフィル時におけるウェイ選択信号のラッチ
動作は、図１０で説明したＬＰＦフラグ３１３のセット
動作と並行に行われることは明らかである。
御論理４０２を示す図１２において、３１１はセレクタ
３１５の選択信号、３１２はラッチ３１４のラッチ制御
信号である。３２０で示されるものは、命令フェッチに
おけるキャッシュミス状態に起因したキャッシュフィル
の対象とされたウェイの選択信号（キャッシュフィルウ
ェイ選択信号）である。キャッシュフィルウェイ選択信
号３２０はキャッシュ制御部３２２から出力される。選
択信号３１１は命令フェッチでキャッシュヒット状態の
ときハイレベルにされ、アドレス比較動作によるウェイ
選択信号１３２を選択し、選択されたウェイ選択信号１
３２をラッチ３１４に保持させる。命令フェッチ時のキ
ャッシュミス状態に起因するキャッシュフィルが行われ
るとき前記選択信号３１１はローレベルであるから、キ
ャッシュフィルウェイ選択信号３２０がセレクタ３１５
で選択され、選択された信号がラッチ３１４に保持され
る。上記キャッシュヒット状態の時のウェイ選択信号及
びキャッシュフィル時におけるウェイ選択信号のラッチ
動作は、図１０で説明したＬＰＦフラグ３１３のセット
動作と並行に行われることは明らかである。
【００６５】したがって、フラグ制御手段を構成する前
記セット制御論理４００及びリセット制御論理４０１に
より、ＬＰＦＶ３１６は、次の通常命令フェッチでは、
アドレス比較動作を介することなく同一キャッシュライ
ンでキャッシュヒットになる状態を示すことができる。
このとき、キャッシュヒット状態になるウェイを選択す
る情報はラッチ３１４にラッチされる。
記セット制御論理４００及びリセット制御論理４０１に
より、ＬＰＦＶ３１６は、次の通常命令フェッチでは、
アドレス比較動作を介することなく同一キャッシュライ
ンでキャッシュヒットになる状態を示すことができる。
このとき、キャッシュヒット状態になるウェイを選択す
る情報はラッチ３１４にラッチされる。
【００６６】尚、図１０のセット制御論理４００におい
ては命令フェッチにおけるキャッシュミス状態に起因し
たキャッシュフィルを考慮してＬＰＦフラグ３１３をセ
ット状態にしたが、それをセット要因から除外してもよ
い。そうした場合には、キャッシュフィル動作の次の連
続命令フェッチでＬＰＦフラグ３１３がセット状態にさ
れることになる。同様にその場合には、図１２におい
て、命令キャッシュフィル動作ではラッチ３１４のラッ
チ動作が不要になる。
ては命令フェッチにおけるキャッシュミス状態に起因し
たキャッシュフィルを考慮してＬＰＦフラグ３１３をセ
ット状態にしたが、それをセット要因から除外してもよ
い。そうした場合には、キャッシュフィル動作の次の連
続命令フェッチでＬＰＦフラグ３１３がセット状態にさ
れることになる。同様にその場合には、図１２におい
て、命令キャッシュフィル動作ではラッチ３１４のラッ
チ動作が不要になる。
【００６７】前記ラッチ３１４にラッチされたウェイ選
択情報を用い、アドレス比較を行わずにキャッシュメモ
リ４を動作させるかは、ＣＰＵ１０１からのバスコマン
ド１０４とＬＰＦＶ３１６の状態とを用いてキャッシュ
制御部３２２が判定する。そのための判定制御論理が図
１３及び図１４に示される。
択情報を用い、アドレス比較を行わずにキャッシュメモ
リ４を動作させるかは、ＣＰＵ１０１からのバスコマン
ド１０４とＬＰＦＶ３１６の状態とを用いてキャッシュ
制御部３２２が判定する。そのための判定制御論理が図
１３及び図１４に示される。
【００６８】図１３には前記セレクタ３０４の選択論理
４０３が示される。ＬＰＦＶ３１６がセット状態で、バ
スコマンド１０４が通常命令フェッチ（ＮＩＦ）を示し
ているとき、セレクタ３０４は、ラッチ３１４が保持し
ているウェイ選択信号３１７を選択し、それ以外の場合
には実際のアドレス比較によって得られたウェイ選択信
号（ウェイヒット／ミス信号）１３２が選択される。明
らかなように、前者ではアドレスアレイ１０９の動作は
不要である。
４０３が示される。ＬＰＦＶ３１６がセット状態で、バ
スコマンド１０４が通常命令フェッチ（ＮＩＦ）を示し
ているとき、セレクタ３０４は、ラッチ３１４が保持し
ているウェイ選択信号３１７を選択し、それ以外の場合
には実際のアドレス比較によって得られたウェイ選択信
号（ウェイヒット／ミス信号）１３２が選択される。明
らかなように、前者ではアドレスアレイ１０９の動作は
不要である。
【００６９】図１４にはアドレスアレイ１０９の各メモ
リブロック１１５〜１１８に共通の動作制御信号１０６
と、データアレイ１１０の各メモリブロック１１９〜１
２２に個別の動作制御信号３０５〜３０８の制御論理
（４０４）が示される。同図において、オアゲートＧ１
０はデータアクセス（ＤＡ）、通常命令フェッチ（ＮＩ
Ｆ）又は強制命令フェッチ（ＦＩＦ）においてハイレベ
ルを出力する。アンドゲートＧ１１は通常命令フェッチ
（ＮＩＦ）の時にハイレベルを出力する。アンドゲート
Ｇ１２は前記ＬＰＦＶ３１６がセット状態（ハイレベ
ル）で且つ通常命令フェッチ（ＮＩＦ）のときハイレベ
ルを出力する。
リブロック１１５〜１１８に共通の動作制御信号１０６
と、データアレイ１１０の各メモリブロック１１９〜１
２２に個別の動作制御信号３０５〜３０８の制御論理
（４０４）が示される。同図において、オアゲートＧ１
０はデータアクセス（ＤＡ）、通常命令フェッチ（ＮＩ
Ｆ）又は強制命令フェッチ（ＦＩＦ）においてハイレベ
ルを出力する。アンドゲートＧ１１は通常命令フェッチ
（ＮＩＦ）の時にハイレベルを出力する。アンドゲート
Ｇ１２は前記ＬＰＦＶ３１６がセット状態（ハイレベ
ル）で且つ通常命令フェッチ（ＮＩＦ）のときハイレベ
ルを出力する。
【００７０】よって、アドレスアレイ１０９の動作制御
信号１０６は、前記ＬＰＦＶ３１６がセット状態（ハイ
レベル）で且つ通常命令フェッチ（ＮＩＦ）のときロー
レベルにされ、これによってアドレスアレイ１０９の動
作を抑止する。データアクセス（ＤＡ）、ＬＰＦＶ３１
６のリセット状態における通常命令フェッチ（ＮＩＦ）
又は強制命令フェッチ（ＦＩＦ）では、アドレスアレイ
１０９は動作可能にされ、アドレス比較動作を行う。
信号１０６は、前記ＬＰＦＶ３１６がセット状態（ハイ
レベル）で且つ通常命令フェッチ（ＮＩＦ）のときロー
レベルにされ、これによってアドレスアレイ１０９の動
作を抑止する。データアクセス（ＤＡ）、ＬＰＦＶ３１
６のリセット状態における通常命令フェッチ（ＮＩＦ）
又は強制命令フェッチ（ＦＩＦ）では、アドレスアレイ
１０９は動作可能にされ、アドレス比較動作を行う。
【００７１】また、データアレイ１１０のメモリブロッ
ク１１９〜１２２に対する動作制御信号３０５〜３０８
は、前記ＬＰＦＶ３１６がセット状態（ハイレベル）で
且つ通常命令フェッチ（ＮＩＦ）のとき、ラッチ３１４
から出力されるウェイ選択信号３１７（LPFWAY[0],LPFW
AY[1],LPFWAY[2],LPFWAY[3]）が選択するウェイに対応
されるメモリブロックだけを動作可能にする。それ以外
ではデータアレイ１１０の全てのメモリブロック１１９
〜１２２が並列的に動作可能にされる。
ク１１９〜１２２に対する動作制御信号３０５〜３０８
は、前記ＬＰＦＶ３１６がセット状態（ハイレベル）で
且つ通常命令フェッチ（ＮＩＦ）のとき、ラッチ３１４
から出力されるウェイ選択信号３１７（LPFWAY[0],LPFW
AY[1],LPFWAY[2],LPFWAY[3]）が選択するウェイに対応
されるメモリブロックだけを動作可能にする。それ以外
ではデータアレイ１１０の全てのメモリブロック１１９
〜１２２が並列的に動作可能にされる。
【００７２】以上より明らかなように、ＬＰＦフラグ３
１３（ＬＰＦＶ３１６）は、そのセット状態により、次
の通常命令フェッチではアドレス比較動作を介すること
なく同一キャッシュラインでキャッシュヒットになる状
態を示すことができる。このとき、キャッシュヒットに
なるウェイを選択する情報はラッチ３１４にラッチされ
る。ＬＰＦフラグ３１３がセットされた状態（ＬＰＦＶ
＝１）で、次の命令アクセスが通常命令フェッチ（ＮＩ
Ｆ）であれば（この状態をＬＰＦヒット状態と称す
る）、図１４の制御論理４０４によって、アドレスアレ
イ１０９の動作が抑止され、その前の命令キャッシュヒ
ット状態又はキャッシュフィルに係るウェイのメモリブ
ロックの動作がラッチ３１４のウェイ選択情報を利用し
て選択され、選択されたメモリブロックから読み出され
たデータは、同じくラッチ３１４のウェイ選択情報を利
用して選ばれて、ＣＰＵ１０１に供給される。
１３（ＬＰＦＶ３１６）は、そのセット状態により、次
の通常命令フェッチではアドレス比較動作を介すること
なく同一キャッシュラインでキャッシュヒットになる状
態を示すことができる。このとき、キャッシュヒットに
なるウェイを選択する情報はラッチ３１４にラッチされ
る。ＬＰＦフラグ３１３がセットされた状態（ＬＰＦＶ
＝１）で、次の命令アクセスが通常命令フェッチ（ＮＩ
Ｆ）であれば（この状態をＬＰＦヒット状態と称す
る）、図１４の制御論理４０４によって、アドレスアレ
イ１０９の動作が抑止され、その前の命令キャッシュヒ
ット状態又はキャッシュフィルに係るウェイのメモリブ
ロックの動作がラッチ３１４のウェイ選択情報を利用し
て選択され、選択されたメモリブロックから読み出され
たデータは、同じくラッチ３１４のウェイ選択情報を利
用して選ばれて、ＣＰＵ１０１に供給される。
【００７３】図１５にはＬＰＦヒット状態における信号
の流れを太線で示している。ＬＰＦヒット状態では、ア
ドレスアレイ１０９を動作させず、データアレイ１１０
の１個のウェイもしくはメモリブロックのみ動作させれ
ば充分である。ＬＰＦフラグ３１３が１にセットされて
おり（ＬＰＦＶ＝１）、ラッチ３１４には第１ウェイの
選択を意味する値がセットされているものとする。
の流れを太線で示している。ＬＰＦヒット状態では、ア
ドレスアレイ１０９を動作させず、データアレイ１１０
の１個のウェイもしくはメモリブロックのみ動作させれ
ば充分である。ＬＰＦフラグ３１３が１にセットされて
おり（ＬＰＦＶ＝１）、ラッチ３１４には第１ウェイの
選択を意味する値がセットされているものとする。
【００７４】ＣＰＵ１０１がバスコマンド１０４により
ＮＩＦアクセスをキャッシュ制御回路３２２に指示する
と共にアドレスをアドレスバス１０７に出力すると、キ
ャッシュ制御回路３２２は、ＬＰＦＶ３１６がセット状
態（＝１）でバスコマンド１０４がＮＩＦアクセスを指
示していることを検出すると、ＬＰＦヒット状態を認識
する。これによりウェイ選択信号３１７が示す第１ウェ
イのメモリブロック１１９を動作させる。このときデー
タアレイ１１０の他のメモリブロックの動作指示信号３
０６〜３０８及びアドレスアレイ１０９の動作制御信号
１０６はネゲート状態を維持する。また、選択信号３０
３によりセレクタ３０４はウェイ選択信号３１７を選択
する。これにより、データアレイ１１０の出力として第
１ウェイのメモリブロック１１９の出力が選択される。
メモリブロック１１９から読み出された命令コードは一
旦ラッチ１２４で保持され、セレクタ１１１で選択さ
れ、データバス１０８を経由してＣＰＵ１０１に渡され
る。このようにＬＰＦヒット時はデータアレイ１１０の
一つのメモリブロック１１９だけを動作させればよく、
その他のメモリブロックは動作されない。これによっ
て、無駄な電力消費が押さえられる。また、前回アクセ
スのインデックスアドレスを単に覚え、これを今回のイ
ンデックスアドレスと比較するような、単純な予想に基
づく制御ではないので、ＬＰＦＶ３１６とバスコマンド
１０４に基づく判定結果に誤りは生ぜず、再度アドレス
判定からやり直す事態を一切生ぜず、データ読み出し動
作の遅れを完全に防止できる。
ＮＩＦアクセスをキャッシュ制御回路３２２に指示する
と共にアドレスをアドレスバス１０７に出力すると、キ
ャッシュ制御回路３２２は、ＬＰＦＶ３１６がセット状
態（＝１）でバスコマンド１０４がＮＩＦアクセスを指
示していることを検出すると、ＬＰＦヒット状態を認識
する。これによりウェイ選択信号３１７が示す第１ウェ
イのメモリブロック１１９を動作させる。このときデー
タアレイ１１０の他のメモリブロックの動作指示信号３
０６〜３０８及びアドレスアレイ１０９の動作制御信号
１０６はネゲート状態を維持する。また、選択信号３０
３によりセレクタ３０４はウェイ選択信号３１７を選択
する。これにより、データアレイ１１０の出力として第
１ウェイのメモリブロック１１９の出力が選択される。
メモリブロック１１９から読み出された命令コードは一
旦ラッチ１２４で保持され、セレクタ１１１で選択さ
れ、データバス１０８を経由してＣＰＵ１０１に渡され
る。このようにＬＰＦヒット時はデータアレイ１１０の
一つのメモリブロック１１９だけを動作させればよく、
その他のメモリブロックは動作されない。これによっ
て、無駄な電力消費が押さえられる。また、前回アクセ
スのインデックスアドレスを単に覚え、これを今回のイ
ンデックスアドレスと比較するような、単純な予想に基
づく制御ではないので、ＬＰＦＶ３１６とバスコマンド
１０４に基づく判定結果に誤りは生ぜず、再度アドレス
判定からやり直す事態を一切生ぜず、データ読み出し動
作の遅れを完全に防止できる。
【００７５】図１６には前記ＬＰＦミス状態における信
号の流れを太線で示している。例えばＬＰＦフラグ３１
３（ＬＰＦＶ３１６）がリセットされて０となっている
ものとする。この状態でＣＰＵ１０１がバスコマンド１
０４によってＮＩＦアクセスを指示しても、ＬＰＦＶ＝
０であるから、キャッシュ制御部３２２はＬＰＦミス状
態を検出する。これによってキャッシュ制御部３２２は
動作制御信号１０６をアサートして、アドレスアレイ１
０９を動作させる。キャッシュ制御部３２２はそれに並
行して動作制御信号３０５〜３０８を全てアサートし
て、データアレイ１１０の全てのメモリブロック１１９
〜１２２を動作可能にする。また、キャッシュ制御部３
２２は制御信号３０３によりセレクタ３０４に信号１３
２を選択させる。アドレスアレイ１０９におけるインデ
ックス動作及びアドレス比較動作により第１ウェイでキ
ャッシュヒットしたとすると、データアレイ１１０の各
メモリブロック１１９〜１２２でインデックスされたキ
ャッシュラインのデータのうち、第１ウェイのメモリブ
ロック１１９から読み出された命令がキャッシュヒット
信号１３１を基に選択信号１３２によってセレクタ１１
１で選択される。このようにして選択された命令コード
はデータバス１０８を経由してＣＰＵ１０１に渡され
る。ＬＰＦヒット状態でない場合には、ＬＰＦヒット状
態に比べて無駄な電力消費はあるものの、アドレスアレ
イとデータアレイを並列動作させる形式と同等のデータ
読み出し速度を維持しできる。
号の流れを太線で示している。例えばＬＰＦフラグ３１
３（ＬＰＦＶ３１６）がリセットされて０となっている
ものとする。この状態でＣＰＵ１０１がバスコマンド１
０４によってＮＩＦアクセスを指示しても、ＬＰＦＶ＝
０であるから、キャッシュ制御部３２２はＬＰＦミス状
態を検出する。これによってキャッシュ制御部３２２は
動作制御信号１０６をアサートして、アドレスアレイ１
０９を動作させる。キャッシュ制御部３２２はそれに並
行して動作制御信号３０５〜３０８を全てアサートし
て、データアレイ１１０の全てのメモリブロック１１９
〜１２２を動作可能にする。また、キャッシュ制御部３
２２は制御信号３０３によりセレクタ３０４に信号１３
２を選択させる。アドレスアレイ１０９におけるインデ
ックス動作及びアドレス比較動作により第１ウェイでキ
ャッシュヒットしたとすると、データアレイ１１０の各
メモリブロック１１９〜１２２でインデックスされたキ
ャッシュラインのデータのうち、第１ウェイのメモリブ
ロック１１９から読み出された命令がキャッシュヒット
信号１３１を基に選択信号１３２によってセレクタ１１
１で選択される。このようにして選択された命令コード
はデータバス１０８を経由してＣＰＵ１０１に渡され
る。ＬＰＦヒット状態でない場合には、ＬＰＦヒット状
態に比べて無駄な電力消費はあるものの、アドレスアレ
イとデータアレイを並列動作させる形式と同等のデータ
読み出し速度を維持しできる。
【００７６】尚、前記キャッシュメモリ４に対するキャ
ッシュフィル動作はブロッキングキャッシュを想定し
た。すなわち、１キャッシュラインのキャッシュフィル
が完了して初めてＣＰＵ１０１にバスレディ信号１０３
をアサートする。ノンブロッキング方式の場合でも１キ
ャッシュライン分のキャッシュフィルが終了してからＬ
ＰＦフラグ３１３をセットするなどすれば、同様の効果
を得ることは可能である。これは、図８の一つキャッシ
ュライン６１０に連続して格納されている１６バイトの
命令に対し、先頭の４バイトの命令がキャッシュヒット
状態ならば、必ず残り１２バイトの命令もキャッシュヒ
ット状態になり得ることを保証するためである。
ッシュフィル動作はブロッキングキャッシュを想定し
た。すなわち、１キャッシュラインのキャッシュフィル
が完了して初めてＣＰＵ１０１にバスレディ信号１０３
をアサートする。ノンブロッキング方式の場合でも１キ
ャッシュライン分のキャッシュフィルが終了してからＬ
ＰＦフラグ３１３をセットするなどすれば、同様の効果
を得ることは可能である。これは、図８の一つキャッシ
ュライン６１０に連続して格納されている１６バイトの
命令に対し、先頭の４バイトの命令がキャッシュヒット
状態ならば、必ず残り１２バイトの命令もキャッシュヒ
ット状態になり得ることを保証するためである。
【００７７】次にキャッシュメモリ４の動作を図１７乃
至図１９のタイミングチャートを参照しながら説明す
る。
至図１９のタイミングチャートを参照しながら説明す
る。
【００７８】図１７にはＬＰＦ機能を採用しないキャッ
シュメモリにおいて連続命令フェッチを行うときの動作
タイミングの一例が示される。同図においてＷＡＹ０ア
ドレスアレイ〜ＷＡＹ３アドレスアレイはアドレスアレ
イ１０９のメモリブロック１１５〜１１８を意味し、Ｗ
ＡＹ０データアレイ〜ＷＡＹ３データアレイはデータア
レイ１１０のメモリブロック１１９〜１２２を意味す
る。時刻１でバスコマンドがＮＩＦ、アドレスバス上の
アドレスがH'00になっているとする。これにより、アド
レスアレイ１０９及びデータアレイ１１０の全てがメモ
リ動作され、アドレスアレイにおけるアドレス比較動作
によってヒットウェイが判定され、ヒット状態のウェイ
でインデックスされた命令が選択されてデータバスに出
力される。時刻９までＮＩＦが連続しているが、毎回全
てのアドレスアレイ１０９とデータアレイ１１０が動作
される。
シュメモリにおいて連続命令フェッチを行うときの動作
タイミングの一例が示される。同図においてＷＡＹ０ア
ドレスアレイ〜ＷＡＹ３アドレスアレイはアドレスアレ
イ１０９のメモリブロック１１５〜１１８を意味し、Ｗ
ＡＹ０データアレイ〜ＷＡＹ３データアレイはデータア
レイ１１０のメモリブロック１１９〜１２２を意味す
る。時刻１でバスコマンドがＮＩＦ、アドレスバス上の
アドレスがH'00になっているとする。これにより、アド
レスアレイ１０９及びデータアレイ１１０の全てがメモ
リ動作され、アドレスアレイにおけるアドレス比較動作
によってヒットウェイが判定され、ヒット状態のウェイ
でインデックスされた命令が選択されてデータバスに出
力される。時刻９までＮＩＦが連続しているが、毎回全
てのアドレスアレイ１０９とデータアレイ１１０が動作
される。
【００７９】図１８はＬＰＦヒットになるＮＩＦアクセ
スが連続する時の動作の一例を示す。時刻１でバスコマ
ンドがＮＩＦ、アドレスバス上のアドレスがH'00となっ
ている。この状態では、アドレスアレイ１０９及びデー
タアレイ１１０は全て動作されている。これはキャッシ
ュラインの先頭なので、前回の命令フェッチのキャッシ
ュラインとの関係がわからないからである。アドレスア
レイ１０９の読み出しデータに基づくアドレス比較動作
により、例えば第１ウェイに必要な命令が登録されてい
ることがわると、時刻２にデータアレイ１１０の第１ウ
ェイ（ＷＡＹ０データアレイ）より命令コードがデータ
バスに読み出される。第１ウェイでヒットしたという情
報は前記ラッチ３１４に保存される。また、ＬＰＦフラ
グ３１３がセットされ、次回のＮＩＦアクセスに備え
る。
スが連続する時の動作の一例を示す。時刻１でバスコマ
ンドがＮＩＦ、アドレスバス上のアドレスがH'00となっ
ている。この状態では、アドレスアレイ１０９及びデー
タアレイ１１０は全て動作されている。これはキャッシ
ュラインの先頭なので、前回の命令フェッチのキャッシ
ュラインとの関係がわからないからである。アドレスア
レイ１０９の読み出しデータに基づくアドレス比較動作
により、例えば第１ウェイに必要な命令が登録されてい
ることがわると、時刻２にデータアレイ１１０の第１ウ
ェイ（ＷＡＹ０データアレイ）より命令コードがデータ
バスに読み出される。第１ウェイでヒットしたという情
報は前記ラッチ３１４に保存される。また、ＬＰＦフラ
グ３１３がセットされ、次回のＮＩＦアクセスに備え
る。
【００８０】時刻２ではバスコマンドがＮＩＦ、アドレ
スバス上のアドレスがH'04となっている。このアドレス
は前回のアクセスアドレスに対して４バイト加算された
アドレスになっている。ＬＰＦＶ３１６がセット状態に
なっているので、ラッチ３１４が保持する値（ＬＰＦＷ
ＡＹ）が示す第１ウェイに目的の命令コードが格納され
ていることになる。ラッチ３１４が保持する第１ウェイ
の指示信号等に基づいてデータアレイ１１０の第１ウェ
イに応ずるメモリブロック１１９を動作させて、目的の
命令コードを当該メモリブロック１１９から読み出す。
このとき、アドレスアレイ１０９及びデータアレイ１１
０のその他のメモリブロック１２０〜１２２の動作は不
要である。図中、時刻４、時刻８でＬＰＦＶ＝０となっ
ている。これは、キャッシュラインの最後の４バイトに
当たるためＬＰＦＶをリセットしたためである。図中、
網かけ部分は動作不要部分を意味する。図１７に比べる
と、アドレスアレイ１０９やデータアレイ１１０の一部
の動作を停止することができる。また、ＣＰＵ１０１か
らのアクセス要求に対し、図１７の場合と同様に、時刻
１〜９で動作を完了している。即ち、図１７に対してデ
ータ読み出しのタイムラグは発生していない。
スバス上のアドレスがH'04となっている。このアドレス
は前回のアクセスアドレスに対して４バイト加算された
アドレスになっている。ＬＰＦＶ３１６がセット状態に
なっているので、ラッチ３１４が保持する値（ＬＰＦＷ
ＡＹ）が示す第１ウェイに目的の命令コードが格納され
ていることになる。ラッチ３１４が保持する第１ウェイ
の指示信号等に基づいてデータアレイ１１０の第１ウェ
イに応ずるメモリブロック１１９を動作させて、目的の
命令コードを当該メモリブロック１１９から読み出す。
このとき、アドレスアレイ１０９及びデータアレイ１１
０のその他のメモリブロック１２０〜１２２の動作は不
要である。図中、時刻４、時刻８でＬＰＦＶ＝０となっ
ている。これは、キャッシュラインの最後の４バイトに
当たるためＬＰＦＶをリセットしたためである。図中、
網かけ部分は動作不要部分を意味する。図１７に比べる
と、アドレスアレイ１０９やデータアレイ１１０の一部
の動作を停止することができる。また、ＣＰＵ１０１か
らのアクセス要求に対し、図１７の場合と同様に、時刻
１〜９で動作を完了している。即ち、図１７に対してデ
ータ読み出しのタイムラグは発生していない。
【００８１】図１９にはＬＰＦヒットになるＮＩＦアク
セスが連続するときキャッシュミス状態とキャッシュフ
ィルが発生する動作の一例を示す。時刻１のＮＩＦアク
セスにおいてキャッシュミス状態を生じ、これに起因し
て時刻２、３、４、５ではデータアレイＷＡＹ０へのキ
ャッシュフィルが行われる。ここではキャッシュフィル
すべき書き込みデータは４バイトづつ読み込まれる。そ
して、最後のデータの登録を行う時刻５において、ＬＰ
Ｆフラグ３１３がセット状態にされ（ＬＰＦＶ＝１）、
これに並行して、ラッチ３１４に第１ウェイ情報の指示
情報が登録される。登録完了後のＮＩＦアクセスではキ
ャッシュヒット状態の連続となり、図１８と同様に、メ
モリ動作は、命令の読み出しに必要なデータアレイ１１
０の第１ウェイだけで充分となる。
セスが連続するときキャッシュミス状態とキャッシュフ
ィルが発生する動作の一例を示す。時刻１のＮＩＦアク
セスにおいてキャッシュミス状態を生じ、これに起因し
て時刻２、３、４、５ではデータアレイＷＡＹ０へのキ
ャッシュフィルが行われる。ここではキャッシュフィル
すべき書き込みデータは４バイトづつ読み込まれる。そ
して、最後のデータの登録を行う時刻５において、ＬＰ
Ｆフラグ３１３がセット状態にされ（ＬＰＦＶ＝１）、
これに並行して、ラッチ３１４に第１ウェイ情報の指示
情報が登録される。登録完了後のＮＩＦアクセスではキ
ャッシュヒット状態の連続となり、図１８と同様に、メ
モリ動作は、命令の読み出しに必要なデータアレイ１１
０の第１ウェイだけで充分となる。
【００８２】図２０にはＦＩＦアクセスが連続してキャ
ッシュヒットとされる場合の動作の一例が示される。こ
の場合、ＦＩＦアクセスによる命令フェッチであるた
め、ＬＰＦ機能は全く利用されない。ＦＩＦアクセスで
は前回の命令フェッチアドレスをもとに、今回の命令ア
ドレスが求めることはできない。ただし、この場合で
も、電力消費とデータ読み出し速度（ＣＰＵ１０１によ
るアドレス出力から命令読み込みまでの時間）は図１７
と同様であり、悪化することはない。
ッシュヒットとされる場合の動作の一例が示される。こ
の場合、ＦＩＦアクセスによる命令フェッチであるた
め、ＬＰＦ機能は全く利用されない。ＦＩＦアクセスで
は前回の命令フェッチアドレスをもとに、今回の命令ア
ドレスが求めることはできない。ただし、この場合で
も、電力消費とデータ読み出し速度（ＣＰＵ１０１によ
るアドレス出力から命令読み込みまでの時間）は図１７
と同様であり、悪化することはない。
【００８３】《キャッシュメモリの第２の例》次に、前
記キャッシュメモリ４を命令／データを混在させて格納
するキャッシュメモリ（ユニファイドキャッシュメモ
リ）として構成する場合について説明する。
記キャッシュメモリ４を命令／データを混在させて格納
するキャッシュメモリ（ユニファイドキャッシュメモ
リ）として構成する場合について説明する。
【００８４】第１の例のような命令キャッシュメモリと
は異なり、命令／データ混在キャッシュメモリでは、デ
ータのキャッシュフィルにより、命令のキャッシュエン
トリが着目するキャッシュラインから追い出されてしま
う場合を考慮しなければならない。最も簡単な対策は、
データのキャッシュフィルが発生した時、併せて前記Ｌ
ＰＦフラグ３１３をリセットすればよい。但し、その場
合には、データのキャッシュフィル対象キャッシュライ
ンが命令フェッチ中のキャッシュラインでなくても、Ｌ
ＰＦフラグ３１３がリセットされ、その直後にＬＰＦヒ
ット状態になり得る場合であってもＬＰＦミス状態にな
ってしまい、この点で、低消費電力化の効果が薄れるこ
とになる。以下の説明では、データのキャッシュフィル
により、命令のキャッシュエントリが着目するキャッシ
ュラインから追い出されたか否かを検出する場合の例を
説明する。
は異なり、命令／データ混在キャッシュメモリでは、デ
ータのキャッシュフィルにより、命令のキャッシュエン
トリが着目するキャッシュラインから追い出されてしま
う場合を考慮しなければならない。最も簡単な対策は、
データのキャッシュフィルが発生した時、併せて前記Ｌ
ＰＦフラグ３１３をリセットすればよい。但し、その場
合には、データのキャッシュフィル対象キャッシュライ
ンが命令フェッチ中のキャッシュラインでなくても、Ｌ
ＰＦフラグ３１３がリセットされ、その直後にＬＰＦヒ
ット状態になり得る場合であってもＬＰＦミス状態にな
ってしまい、この点で、低消費電力化の効果が薄れるこ
とになる。以下の説明では、データのキャッシュフィル
により、命令のキャッシュエントリが着目するキャッシ
ュラインから追い出されたか否かを検出する場合の例を
説明する。
【００８５】図２１には前記ユニファイドキャッシュメ
モリとして構成したキャッシュメモリ４Ａのブロック図
が示される。図１との相違点はＬＰＦモジュール３０１
Ａ及びキャッシュ制御回路３２２Ａの構成である。図１
と同一機能を有する回路ブロック及び信号には同一符号
を付してその詳細な説明を省略する。
モリとして構成したキャッシュメモリ４Ａのブロック図
が示される。図１との相違点はＬＰＦモジュール３０１
Ａ及びキャッシュ制御回路３２２Ａの構成である。図１
と同一機能を有する回路ブロック及び信号には同一符号
を付してその詳細な説明を省略する。
【００８６】図２２にはＬＰＦモジュール３０１Ａの一
例が示される。ＬＰＦモジュール３０１Ａは前記ＬＰＦ
フラグ３１３、ラッチ３１４及びセレクタ３１５の他
に、ラッチ１１０８及び比較器１１０９，１１１２を有
する。ラッチ１１０８はインデックスアドレス６０７を
ラッチする。比較器１１０９はラッチ１１０８に保持さ
れている値とインデックスアドレス６０７とを比較し、
一致する場合に信号１１１０をハイレベルにする。前記
比較器１１１２はラッチ３１４に保持されているウェイ
選択信号と前記キャッシュフィル時のウェイ選択信号３
２０とを比較し、一致するとき信号１１１３をハイレベ
ルにする。
例が示される。ＬＰＦモジュール３０１Ａは前記ＬＰＦ
フラグ３１３、ラッチ３１４及びセレクタ３１５の他
に、ラッチ１１０８及び比較器１１０９，１１１２を有
する。ラッチ１１０８はインデックスアドレス６０７を
ラッチする。比較器１１０９はラッチ１１０８に保持さ
れている値とインデックスアドレス６０７とを比較し、
一致する場合に信号１１１０をハイレベルにする。前記
比較器１１１２はラッチ３１４に保持されているウェイ
選択信号と前記キャッシュフィル時のウェイ選択信号３
２０とを比較し、一致するとき信号１１１３をハイレベ
ルにする。
【００８７】前記信号３１１及び３１２の生成論理は図
２３に例示されている。同図に示される論理は図１２で
説明した論理４０２と同様である。図１２との相違は双
方のラッチ３１４及び１１０８のラッチ動作が前記信号
３１２で制御されることである。したがって、命令フェ
ッチがキャッシュヒット状態のとき、ラッチ３１４には
キャッシュヒットに係るインデックスアドレスが保持さ
れ、ラッチ１１０８にはキャッシュヒット状態に係るウ
ェイ選択信号が保持される。命令フェッチのキャッシュ
ミス状態に起因するキャッシュフィル状態では、ラッチ
３１４にはキャッシュフィルに係るウェイ選択信号がラ
ッチされ、ラッチ１１０８にはキャッシュフィルに係る
インデックスアドレスがラッチされる。
２３に例示されている。同図に示される論理は図１２で
説明した論理４０２と同様である。図１２との相違は双
方のラッチ３１４及び１１０８のラッチ動作が前記信号
３１２で制御されることである。したがって、命令フェ
ッチがキャッシュヒット状態のとき、ラッチ３１４には
キャッシュヒットに係るインデックスアドレスが保持さ
れ、ラッチ１１０８にはキャッシュヒット状態に係るウ
ェイ選択信号が保持される。命令フェッチのキャッシュ
ミス状態に起因するキャッシュフィル状態では、ラッチ
３１４にはキャッシュフィルに係るウェイ選択信号がラ
ッチされ、ラッチ１１０８にはキャッシュフィルに係る
インデックスアドレスがラッチされる。
【００８８】上記より、ラッチ３１４、１１０８にラッ
チされるウェイ選択情報、インデックスアドレス情報は
命令フェッチ又は命令のキャッシュフィルに係る値とさ
れる。したがって、データアクセスにおけるキャッシュ
ミス状態に起因するキャッシュフィル動作において、ラ
ッチ１１０８に保持されている値と同じインデックスア
ドレスによるインデックス動作が行なわれ、且つラッチ
３１４に保持されているウェイ選択情報と同じウェイが
選択される状態を、前記比較器１１０９，１１１２の出
力信号１１１０，１１１３から判断する事ができる。
チされるウェイ選択情報、インデックスアドレス情報は
命令フェッチ又は命令のキャッシュフィルに係る値とさ
れる。したがって、データアクセスにおけるキャッシュ
ミス状態に起因するキャッシュフィル動作において、ラ
ッチ１１０８に保持されている値と同じインデックスア
ドレスによるインデックス動作が行なわれ、且つラッチ
３１４に保持されているウェイ選択情報と同じウェイが
選択される状態を、前記比較器１１０９，１１１２の出
力信号１１１０，１１１３から判断する事ができる。
【００８９】前記データアクセスのキャッシュミス状態
に起因したキャッシュフィルで使用されるキャッシュラ
インのインデックスアドレス及びウェイが命令の登録さ
れたキャッシュラインである場合には、当該キャッシュ
ラインから命令が追い出されてしまう。上記より明らか
なように、この場合には、前記信号１１１０，１１１３
がハイレベルにされることになる。この状態を生じた後
に、そのまま命令フェッチを継続すると誤動作を生ずる
虞がある。それを回避するために、前記ＬＰＦフラグ３
１３のリセット条件として、前記信号１１１０，１１１
３を参照する。
に起因したキャッシュフィルで使用されるキャッシュラ
インのインデックスアドレス及びウェイが命令の登録さ
れたキャッシュラインである場合には、当該キャッシュ
ラインから命令が追い出されてしまう。上記より明らか
なように、この場合には、前記信号１１１０，１１１３
がハイレベルにされることになる。この状態を生じた後
に、そのまま命令フェッチを継続すると誤動作を生ずる
虞がある。それを回避するために、前記ＬＰＦフラグ３
１３のリセット条件として、前記信号１１１０，１１１
３を参照する。
【００９０】即ち、図２４に示されるリセット制御論理
４０１Ａにおいて、前記ＬＰＦＶ３１６がセット状態に
されている状態で、キャッシュフィル状態が発生したと
き、前記信号１１１０，１１１３がハイレベルにされる
状態をアンドゲートＧ２０で検出し、アンドゲートＧ２
０のハイレベル出力状態をリセット信号３１０に反映し
て、前記ＬＰＦフラグ３１３をリセットする。尚、図２
４のその他に回路構成は図１１と同じである。また、前
記ＬＰＦフラグ３１３のセット信号３０９は図１０で説
明したセット制御論理４００と同じ論理によって生成さ
れる。
４０１Ａにおいて、前記ＬＰＦＶ３１６がセット状態に
されている状態で、キャッシュフィル状態が発生したと
き、前記信号１１１０，１１１３がハイレベルにされる
状態をアンドゲートＧ２０で検出し、アンドゲートＧ２
０のハイレベル出力状態をリセット信号３１０に反映し
て、前記ＬＰＦフラグ３１３をリセットする。尚、図２
４のその他に回路構成は図１１と同じである。また、前
記ＬＰＦフラグ３１３のセット信号３０９は図１０で説
明したセット制御論理４００と同じ論理によって生成さ
れる。
【００９１】これにより、命令アクセス時のキャッシュ
フィルでＬＰＦフラグ３１３をセット状態にでき、デー
タアクセスにおけるキャッシュミス時のキャッシュフィ
ルによって着目命令キャッシュラインが追い出されたと
き、アクセスウェイ及びインデックスアドレスの比較動
作を介してＬＰＦフラグ３１３をリセットすることがで
きる。
フィルでＬＰＦフラグ３１３をセット状態にでき、デー
タアクセスにおけるキャッシュミス時のキャッシュフィ
ルによって着目命令キャッシュラインが追い出されたと
き、アクセスウェイ及びインデックスアドレスの比較動
作を介してＬＰＦフラグ３１３をリセットすることがで
きる。
【００９２】次に上記ユニファイドキャッシュメモリ４
Ａの動作を説明する。図２５には第１ウェイの命令コー
ドがデータアクセス時のキャッシュミスに起因するキャ
ッシュフィルよってキャッシュライン上から追い出され
ない場合の動作タイミングの一例が示される。時刻１で
はアドレスH'000でＮＩＦアクセスが発行されている。
これに対してキャッシュヒット状態とされ、時刻２で命
令コードがデータバスに出力される。これによって、Ｌ
ＰＦフラグ３１３がセットされ（ＬＰＦＶ＝１）、ラッ
チ３１４（ＬＰＦＷＡＹ）に第１ウェイ、ラッチ１１０
８にインデックスアドレスH'00がセットされる。
Ａの動作を説明する。図２５には第１ウェイの命令コー
ドがデータアクセス時のキャッシュミスに起因するキャ
ッシュフィルよってキャッシュライン上から追い出され
ない場合の動作タイミングの一例が示される。時刻１で
はアドレスH'000でＮＩＦアクセスが発行されている。
これに対してキャッシュヒット状態とされ、時刻２で命
令コードがデータバスに出力される。これによって、Ｌ
ＰＦフラグ３１３がセットされ（ＬＰＦＶ＝１）、ラッ
チ３１４（ＬＰＦＷＡＹ）に第１ウェイ、ラッチ１１０
８にインデックスアドレスH'00がセットされる。
【００９３】時刻２ではアドレスH'004に対してＮＩＦ
が要求される。時刻１でＬＰＦフラグ３１３がセット状
態にされているので、データアレイ１１０の第１ウェイ
のみ動作される。
が要求される。時刻１でＬＰＦフラグ３１３がセット状
態にされているので、データアレイ１１０の第１ウェイ
のみ動作される。
【００９４】時刻３ではアドレスH'800にデータアクセ
スが要求される。このときは、アドレスアレイ１０９及
びデータアレイ１１０の全てにメモリブロックが動作さ
せるが、キャッシュミスになっている。このためキャッ
シュフィルが行なわれることになり、キャッシュフィル
の対象は例えば第２ウェイであるとする。
スが要求される。このときは、アドレスアレイ１０９及
びデータアレイ１１０の全てにメモリブロックが動作さ
せるが、キャッシュミスになっている。このためキャッ
シュフィルが行なわれることになり、キャッシュフィル
の対象は例えば第２ウェイであるとする。
【００９５】時刻４〜７でデータアレイ１１０の第２ウ
ェイに対するキャッシュフィル動作が完了される。この
とき、ラッチ３１４は第１ウェイの情報を保持している
から、時刻７迄の間に、ＬＰＦフラグ３１３はリセット
されず、セット状態（ＬＰＦＶ＝１）を維持する。即
ち、インデックスアドレスH'00の第１ウェイにある、現
在フェッチ中の命令コードは依然キャッシュライン上に
存在している。
ェイに対するキャッシュフィル動作が完了される。この
とき、ラッチ３１４は第１ウェイの情報を保持している
から、時刻７迄の間に、ＬＰＦフラグ３１３はリセット
されず、セット状態（ＬＰＦＶ＝１）を維持する。即
ち、インデックスアドレスH'00の第１ウェイにある、現
在フェッチ中の命令コードは依然キャッシュライン上に
存在している。
【００９６】時刻８では、時刻２に続く命令フェッチの
ためにアドレスH'008でＮＩＦが指示される。このと
き、ＬＰＦフラグ３１３はセット状態であり、ラッチ３
１４の情報に従ってデータアレイの第１ウェイが動作さ
れ、インデックスアドレスに従って必要な命令コードが
読み出される。
ためにアドレスH'008でＮＩＦが指示される。このと
き、ＬＰＦフラグ３１３はセット状態であり、ラッチ３
１４の情報に従ってデータアレイの第１ウェイが動作さ
れ、インデックスアドレスに従って必要な命令コードが
読み出される。
【００９７】これに続く時刻９では、アドレスH'00Cへ
のＮＩＦに対して、データアレイの第１ウェイのみ動作
され、命令コードが読み出されるが、当該キャッシュラ
インの最後の領域からのデータ読み出しであるから、Ｌ
ＰＦフラグ３１３はリセットされる（ＬＰＦＶ＝０）。
次の命令フェッチでは、アクセスアドレスがH'00C+H'00
4=H'010となり別のキャッシュラインがインデックスさ
れることになるからである。別のキャッシュラインでキ
ャッシュヒットするか否かは改めてアドレスアレイ１０
９を動作させて調べる必要がある。
のＮＩＦに対して、データアレイの第１ウェイのみ動作
され、命令コードが読み出されるが、当該キャッシュラ
インの最後の領域からのデータ読み出しであるから、Ｌ
ＰＦフラグ３１３はリセットされる（ＬＰＦＶ＝０）。
次の命令フェッチでは、アクセスアドレスがH'00C+H'00
4=H'010となり別のキャッシュラインがインデックスさ
れることになるからである。別のキャッシュラインでキ
ャッシュヒットするか否かは改めてアドレスアレイ１０
９を動作させて調べる必要がある。
【００９８】図２６には第１ウェイの命令コードがデー
タアクセス時のキャッシュミス状態に起因するキャッシ
ュフィルよってキャッシュライン上から追い出される場
合の動作タイミングの一例が示される。
タアクセス時のキャッシュミス状態に起因するキャッシ
ュフィルよってキャッシュライン上から追い出される場
合の動作タイミングの一例が示される。
【００９９】時刻１、２の動作は図２５と同じである。
時刻３で、H'800に対するデータアクセスが要求され、
これに対してキャッシュミスが発生したとする。そし
て、それに起因するキャッシュフィルの対象が第１ウェ
イであり、直前の命令アクセスと同じインデックスアド
レスであるとする。第１ウェイに対し、時刻４〜７でキ
ャッシュフィルが行われる。この場合には前記ＬＰＦフ
ラグ３１３はリセットされる（ＬＰＦＶ＝０）。この状
態において、命令フェッチ中の命令が登録されているキ
ャッシュラインにデータがキャッシュフィルされたの
で、必要な命令が当該キャッシュから追い出されてい
る。このため、時刻８でのH'008へのＮＩＦアクセスで
は、ＬＰＦヒットとはならず、アドレスアレイとデータ
アレイの全てのメモリブロックを動作させてキャッシュ
メモリ動作が行なわれることになる。この場合には、結
果としてキャッシュミス状態となり、時刻９〜１２でキ
ャッシュミスに係る命令のキャッシュフィルが行われ
る。この例では当該キャッシュフィルは第３ウェイに行
なわれている。
時刻３で、H'800に対するデータアクセスが要求され、
これに対してキャッシュミスが発生したとする。そし
て、それに起因するキャッシュフィルの対象が第１ウェ
イであり、直前の命令アクセスと同じインデックスアド
レスであるとする。第１ウェイに対し、時刻４〜７でキ
ャッシュフィルが行われる。この場合には前記ＬＰＦフ
ラグ３１３はリセットされる（ＬＰＦＶ＝０）。この状
態において、命令フェッチ中の命令が登録されているキ
ャッシュラインにデータがキャッシュフィルされたの
で、必要な命令が当該キャッシュから追い出されてい
る。このため、時刻８でのH'008へのＮＩＦアクセスで
は、ＬＰＦヒットとはならず、アドレスアレイとデータ
アレイの全てのメモリブロックを動作させてキャッシュ
メモリ動作が行なわれることになる。この場合には、結
果としてキャッシュミス状態となり、時刻９〜１２でキ
ャッシュミスに係る命令のキャッシュフィルが行われ
る。この例では当該キャッシュフィルは第３ウェイに行
なわれている。
【０１００】以上説明したキャッシュメモリの第２の例
によれば、命令アクセス時のキャッシュフィルでＬＰＦ
フラグ３１３をセット状態にでき、データアクセスにお
けるキャッシュミス時のキャッシュフィルによって着目
命令キャッシュラインが追い出されたとき、アクセスウ
ェイ及びインデックスアドレスの比較動作を介してＬＰ
Ｆフラグ３１３をリセットすることができる。したがっ
て、ユニファイドキャッシュメモリにおいても第１の例
と同様に、アドレスアレイ１０９とデータアレイ１１０
を並列動作させる形式のキャッシュメモリと同等のデー
タ読み出し速度を維持しつつ、低消費電力を実現でき
る。
によれば、命令アクセス時のキャッシュフィルでＬＰＦ
フラグ３１３をセット状態にでき、データアクセスにお
けるキャッシュミス時のキャッシュフィルによって着目
命令キャッシュラインが追い出されたとき、アクセスウ
ェイ及びインデックスアドレスの比較動作を介してＬＰ
Ｆフラグ３１３をリセットすることができる。したがっ
て、ユニファイドキャッシュメモリにおいても第１の例
と同様に、アドレスアレイ１０９とデータアレイ１１０
を並列動作させる形式のキャッシュメモリと同等のデー
タ読み出し速度を維持しつつ、低消費電力を実現でき
る。
【０１０１】《キャッシュメモリの第３の例》図２７に
はＮＩＦヒット時の電力消費を更に低減したキャッシュ
メモリのブロック図が示される。図２７に示されるキャ
ッシュメモリ４Ｂは図１の構成に対してデータアレイ１
１０とキャッシュ制御部３２２Ｂの構成が相違される。
はＮＩＦヒット時の電力消費を更に低減したキャッシュ
メモリのブロック図が示される。図２７に示されるキャ
ッシュメモリ４Ｂは図１の構成に対してデータアレイ１
１０とキャッシュ制御部３２２Ｂの構成が相違される。
【０１０２】データアレイ１１０は、前記４個のメモリ
ブロック１１９〜１２２と、個々のメモリブロック１１
９〜１２２に一対一対応されるキャッシュラインバッフ
ァ１１９ｂ〜１２２ｂを有する。キャッシュラインバッ
ファ１１９ｂ〜１２２ｂは対応されるメモリブロック１
１９〜１２２でインデックスされたキャッシュラインの
データが内部転送される。メモリブロック１１９〜１２
２は信号１５０２によってまとめて動作可能にされる。
また、キャッシュラインバッファ１１９ｂ〜１２２ｂの
内部転送は前記ウェイヒット／ミス信号１１５ｈ〜１１
８ｈと前記セット信号３０９によって制御される。メモ
リブロック１１９〜１２２の出力又はキャッシュライン
バッファ１１９ｂ〜１２２ｂの出力のうち何れを選択す
るかは前記信号３０３で指示される。
ブロック１１９〜１２２と、個々のメモリブロック１１
９〜１２２に一対一対応されるキャッシュラインバッフ
ァ１１９ｂ〜１２２ｂを有する。キャッシュラインバッ
ファ１１９ｂ〜１２２ｂは対応されるメモリブロック１
１９〜１２２でインデックスされたキャッシュラインの
データが内部転送される。メモリブロック１１９〜１２
２は信号１５０２によってまとめて動作可能にされる。
また、キャッシュラインバッファ１１９ｂ〜１２２ｂの
内部転送は前記ウェイヒット／ミス信号１１５ｈ〜１１
８ｈと前記セット信号３０９によって制御される。メモ
リブロック１１９〜１２２の出力又はキャッシュライン
バッファ１１９ｂ〜１２２ｂの出力のうち何れを選択す
るかは前記信号３０３で指示される。
【０１０３】図２８には代表的に一つのメモリブロック
１１９とキャッシュラインバッファ１１９ｂのブロック
図が示される。メモリブロック１１９の構成は図８と実
質的に同じである。但し、メモリブロック１１９の活性
化制御は他のメモリブロック１２０〜１２２と共通の制
御信号１５０２によって決定される。６２０で示される
ものは複数のキャッシュライン６１０を構成するメモリ
セルアレイである。
１１９とキャッシュラインバッファ１１９ｂのブロック
図が示される。メモリブロック１１９の構成は図８と実
質的に同じである。但し、メモリブロック１１９の活性
化制御は他のメモリブロック１２０〜１２２と共通の制
御信号１５０２によって決定される。６２０で示される
ものは複数のキャッシュライン６１０を構成するメモリ
セルアレイである。
【０１０４】キャッシュラインバッファ１１９ｂは一つ
のキャッシュラインと同じ記憶容量（この例に従えば１
６バイト）を有するラインメモリアレイ６２１、ライン
メモリアレイ６２１から４バイト単位でデータを選択す
るセレクタ６２２を有する。セレクタ６２２はメモリブ
ロック１１９のセレクタ６１１と同じであり、オフセッ
トアドレス６０９の前記下位側２ビット（CAB[3],CAB
[2]）によって４バイト単位の選択動作を行なう。セレ
クタ６１１と６２２の出力はセレクタ６２３で選択さ
れ、選択された４バイトのデータが前記ラッチ１２４に
与えられる。
のキャッシュラインと同じ記憶容量（この例に従えば１
６バイト）を有するラインメモリアレイ６２１、ライン
メモリアレイ６２１から４バイト単位でデータを選択す
るセレクタ６２２を有する。セレクタ６２２はメモリブ
ロック１１９のセレクタ６１１と同じであり、オフセッ
トアドレス６０９の前記下位側２ビット（CAB[3],CAB
[2]）によって４バイト単位の選択動作を行なう。セレ
クタ６１１と６２２の出力はセレクタ６２３で選択さ
れ、選択された４バイトのデータが前記ラッチ１２４に
与えられる。
【０１０５】前記ラインメモリアレイ６２１のデータ入
力動作は、ウェイヒット／ミス信号１１５ｈと信号３０
９との論理積信号のハイレベルによって指示される。即
ち、対応されるウェイのアドレス比較がウェイヒットと
され、ＬＰＦフラグ３１３がセット状態にされる（ＬＰ
ＦＶ＝１）とき、メモリブロック１１９でインデックス
されたキャッシュラインのデータがキャッシュラインバ
ッファ１１９ｂに内部転送されて保持される。このよう
にして保持された１６バイトの命令に対する命令フェッ
チの間、メモリブロック１１９の動作を抑止し、必要な
命令をキャッシュラインバッファ１１９ｂからＣＰＵ１
０１に供給可能にするものである。
力動作は、ウェイヒット／ミス信号１１５ｈと信号３０
９との論理積信号のハイレベルによって指示される。即
ち、対応されるウェイのアドレス比較がウェイヒットと
され、ＬＰＦフラグ３１３がセット状態にされる（ＬＰ
ＦＶ＝１）とき、メモリブロック１１９でインデックス
されたキャッシュラインのデータがキャッシュラインバ
ッファ１１９ｂに内部転送されて保持される。このよう
にして保持された１６バイトの命令に対する命令フェッ
チの間、メモリブロック１１９の動作を抑止し、必要な
命令をキャッシュラインバッファ１１９ｂからＣＰＵ１
０１に供給可能にするものである。
【０１０６】そのためのフラグセット制御論理４００Ｂ
は図２９に示されるようになっている。この構成は図１
０に対して命令キャッシュフィル状態をセット要因とし
ない点で相違するだけである。メモリブロック１１９〜
１２２がどのように書き換えられても、必要なキャッシ
ュラインの命令はキャッシュラインバッファ１１９ｂ〜
１２２ｂのどれかに残っているからである。フラグリセ
ット論理は図１１の論理４０１と全く同じである。尚、
図示は省略するが、キャッシュフィル時に、キャッシュ
ラインバッファへの書き込みを行なえば、キャッシュフ
ィル時のＬＰＦフラグ３１３のセットによって、キャッ
シュフィル終了後、最初のＮＩＦでＬＰＦヒット状態を
得ることができる。
は図２９に示されるようになっている。この構成は図１
０に対して命令キャッシュフィル状態をセット要因とし
ない点で相違するだけである。メモリブロック１１９〜
１２２がどのように書き換えられても、必要なキャッシ
ュラインの命令はキャッシュラインバッファ１１９ｂ〜
１２２ｂのどれかに残っているからである。フラグリセ
ット論理は図１１の論理４０１と全く同じである。尚、
図示は省略するが、キャッシュフィル時に、キャッシュ
ラインバッファへの書き込みを行なえば、キャッシュフ
ィル時のＬＰＦフラグ３１３のセットによって、キャッ
シュフィル終了後、最初のＮＩＦでＬＰＦヒット状態を
得ることができる。
【０１０７】図３０にはアドレスアレイ１０９のメモリ
ブロック１１５〜１１８に対する活性化制御信号１０６
とデータアレイ１１０のメモリブロック１１９〜１２２
に対する活性化制御信号１５０２の生成論理４０４Ｂが
示される。同図において活性化制御信号１０６を生成す
る論理４０４Ｂは図１４の構成と同じである。データア
レイ１１０のメモリブロック１１９〜１２２に対する活
性化制御信号１５０２も信号１０６と同じ論理で生成さ
れる。したがって、活性化制御信号１０６，１５０２
は、前記ＬＰＦフラグ３１３がセット状態（ＬＰＦＶ＝
１）で且つ通常命令フェッチ（ＮＩＦ）のときローレベ
ルにされ、これによってアドレスアレイ１０９及びデー
タアレイ１１０の全てのメモリブロック１１５〜１２２
の動作が抑止される。データアクセス（ＤＡ）、ＬＰＦ
フラグ３１３のリセット状態における通常命令フェッチ
（ＮＩＦ）又は強制命令フェッチ（ＦＩＦ）では、全て
のメモリブロック１１５〜１２２でインデックス動作が
可能にされる。
ブロック１１５〜１１８に対する活性化制御信号１０６
とデータアレイ１１０のメモリブロック１１９〜１２２
に対する活性化制御信号１５０２の生成論理４０４Ｂが
示される。同図において活性化制御信号１０６を生成す
る論理４０４Ｂは図１４の構成と同じである。データア
レイ１１０のメモリブロック１１９〜１２２に対する活
性化制御信号１５０２も信号１０６と同じ論理で生成さ
れる。したがって、活性化制御信号１０６，１５０２
は、前記ＬＰＦフラグ３１３がセット状態（ＬＰＦＶ＝
１）で且つ通常命令フェッチ（ＮＩＦ）のときローレベ
ルにされ、これによってアドレスアレイ１０９及びデー
タアレイ１１０の全てのメモリブロック１１５〜１２２
の動作が抑止される。データアクセス（ＤＡ）、ＬＰＦ
フラグ３１３のリセット状態における通常命令フェッチ
（ＮＩＦ）又は強制命令フェッチ（ＦＩＦ）では、全て
のメモリブロック１１５〜１２２でインデックス動作が
可能にされる。
【０１０８】その他の構成は図１で説明した第１の例の
キャッシュメモリ４と同じであるから、詳細な説明は省
略する。
キャッシュメモリ４と同じであるから、詳細な説明は省
略する。
【０１０９】第３の例のキャッシュメモリにおいても、
ＬＰＦフラグ３１３は、そのセット状態により、次の通
常命令フェッチではアドレス比較動作を介することなく
同一キャッシュラインでキャッシュヒット状態になる状
態を示すことができる。このとき、キャッシュヒットに
なるウェイを選択する情報はラッチ３１４にラッチされ
る。ＬＰＦフラグ３１３がセットされた状態（ＬＰＦＶ
＝１）で、次の命令アクセスが通常命令フェッチであれ
ば（ＬＰＦヒット）、図３０の制御論理４０４Ｂによっ
て、アドレスアレイ１０９及びデータアレイ１１０の全
てのメモリブロック１１５〜１２２の動作が抑止され
る。これに代えて、信号３０３を受ける前記セレクタ６
２３が、その前の命令キャッシュヒットでキャッシュラ
インバッファ６２１に内部転送されているデータを選択
し、選択されたデータはラッチ３１４のウェイ選択情報
３１７を利用してセレクタ１１１で選ばれてＣＰＵ１０
１に供給される。
ＬＰＦフラグ３１３は、そのセット状態により、次の通
常命令フェッチではアドレス比較動作を介することなく
同一キャッシュラインでキャッシュヒット状態になる状
態を示すことができる。このとき、キャッシュヒットに
なるウェイを選択する情報はラッチ３１４にラッチされ
る。ＬＰＦフラグ３１３がセットされた状態（ＬＰＦＶ
＝１）で、次の命令アクセスが通常命令フェッチであれ
ば（ＬＰＦヒット）、図３０の制御論理４０４Ｂによっ
て、アドレスアレイ１０９及びデータアレイ１１０の全
てのメモリブロック１１５〜１２２の動作が抑止され
る。これに代えて、信号３０３を受ける前記セレクタ６
２３が、その前の命令キャッシュヒットでキャッシュラ
インバッファ６２１に内部転送されているデータを選択
し、選択されたデータはラッチ３１４のウェイ選択情報
３１７を利用してセレクタ１１１で選ばれてＣＰＵ１０
１に供給される。
【０１１０】図３１には第３の例に係るキャッシュメモ
リにおけるＮＩＦ連続アクセス時のＬＰＦヒット状態で
の動作タイミングの一例が示される。時刻１のＮＩＦア
クセス要求に係るオフセットアドレスはキャッシュライ
ンの先頭を示すから、アドレスアレイ１０９及びデータ
アレイ１１０の全てのメモリブロック１１５〜１２２が
動作される。この時第１ウェイ（ＷＡＹ０）がヒットし
たとする。その場合には、メモリブロック１１９でイン
デックスされたキャッシュラインのデータがＣＰＵ１０
１に与えられる。これに並行して、ウェイヒットに係る
第１メモリブロック１１９でインデックスされたキャッ
シュラインの命令はキャッシュラインバッファ１１９ｂ
にストアされる。そして、ラッチ３１４には、その時の
アドレス比較動作によって選られた第１ウェイの選択を
意味するウェイ選択情報がラッチされ、ＬＰＦフラグ３
１３がセット状態にされる。
リにおけるＮＩＦ連続アクセス時のＬＰＦヒット状態で
の動作タイミングの一例が示される。時刻１のＮＩＦア
クセス要求に係るオフセットアドレスはキャッシュライ
ンの先頭を示すから、アドレスアレイ１０９及びデータ
アレイ１１０の全てのメモリブロック１１５〜１２２が
動作される。この時第１ウェイ（ＷＡＹ０）がヒットし
たとする。その場合には、メモリブロック１１９でイン
デックスされたキャッシュラインのデータがＣＰＵ１０
１に与えられる。これに並行して、ウェイヒットに係る
第１メモリブロック１１９でインデックスされたキャッ
シュラインの命令はキャッシュラインバッファ１１９ｂ
にストアされる。そして、ラッチ３１４には、その時の
アドレス比較動作によって選られた第１ウェイの選択を
意味するウェイ選択情報がラッチされ、ＬＰＦフラグ３
１３がセット状態にされる。
【０１１１】ＬＰＦフラグ３１３がセット状態にされた
（ＬＰＦＶ＝１）ので、時刻２〜時刻４では信号１０
６，１５０２の双方がネゲートされ全てのメモリブロッ
ク１１５〜１２２の動作が抑止される。それに代えて、
ラッチ３１４で指定される第１ウェイのキャッシュライ
ンバッファ１１９ｂから必要な命令が選択されてＣＰＵ
１０１に供給される。時刻４ではキャッシュライン最終
データが選択されるので、ＬＰＦフラグ３１３がリセッ
トされる（ＬＰＦＶ＝０）。従って、時刻５では再度全
てのメモリブロック１１５〜１２２が動作されてキャッ
シュヒット／ミスの判定が行なわれる。今回は第２ウェ
イでキャッシュヒットされたとする。そうすると、今度
は、第２ウェイのメモリブロック１２０でインデックス
されたキャッシュラインのデータがＣＰＵ１０１に与え
られると共に、当該キャッシュラインの１６バイトの命
令がキャッシュラインバッファ１２０ｂに蓄えられる。
その次のＮＩＦアクセスでは前記同様に全てのメモリブ
ロック１１５〜１２２の動作が抑止され、前記キャッシ
ュラインバッファ１２０ｂからＣＰＵ１０１に命令が与
えられる。
（ＬＰＦＶ＝１）ので、時刻２〜時刻４では信号１０
６，１５０２の双方がネゲートされ全てのメモリブロッ
ク１１５〜１２２の動作が抑止される。それに代えて、
ラッチ３１４で指定される第１ウェイのキャッシュライ
ンバッファ１１９ｂから必要な命令が選択されてＣＰＵ
１０１に供給される。時刻４ではキャッシュライン最終
データが選択されるので、ＬＰＦフラグ３１３がリセッ
トされる（ＬＰＦＶ＝０）。従って、時刻５では再度全
てのメモリブロック１１５〜１２２が動作されてキャッ
シュヒット／ミスの判定が行なわれる。今回は第２ウェ
イでキャッシュヒットされたとする。そうすると、今度
は、第２ウェイのメモリブロック１２０でインデックス
されたキャッシュラインのデータがＣＰＵ１０１に与え
られると共に、当該キャッシュラインの１６バイトの命
令がキャッシュラインバッファ１２０ｂに蓄えられる。
その次のＮＩＦアクセスでは前記同様に全てのメモリブ
ロック１１５〜１２２の動作が抑止され、前記キャッシ
ュラインバッファ１２０ｂからＣＰＵ１０１に命令が与
えられる。
【０１１２】図３２には第３の例に係るキャッシュメモ
リにおけるＮＩＦ連続アクセス時にデータアクセスでキ
ャッシュミスを生ずるときの動作タイミングの一例が示
される。
リにおけるＮＩＦ連続アクセス時にデータアクセスでキ
ャッシュミスを生ずるときの動作タイミングの一例が示
される。
【０１１３】キャッシュエントリとして命令が格納され
ているキャッシュラインが、データアクセスのキャッシ
ュミスによるキャッシュフィルの対象にされた場合を想
定する。この場合、前記第２の例で説明した構成では、
続いて発生するＮＩＦアクセス要求では命令キャッシュ
ミス状態となり、ミスに係る命令のキャッシュフィルが
行なわれる。第３の例では、ＮＩＦアクセスに必要な１
キャッシュライン分の命令はキャッシュラインバッファ
に退避されている。従って、キャッシュラインに退避さ
れた命令をキャッシュエントリとするキャッシュライン
がキャッシュフィルによって書き換えられても、当該退
避されている１キャッシュラインデータの範囲でのＮＩ
Ｆアクセスは全てキャッシュヒットにすることができ
る。この時の動作を説明する。時刻１のＮＩＦアクセス
要求に係るオフセットアドレスはキャッシュラインの先
頭を示し、これにより、アドレスアレイ１０９及びデー
タアレイ１１０の全てのメモリブロック１１５〜１２２
が動作される。この時、第１ウェイ（ＷＡＹ０）がヒッ
トしたとする。その場合には、第１ウェイのメモリブロ
ック１１９でインデックスされたキャッシュラインのデ
ータがＣＰＵ１０１に与えられる。これに並行して、ウ
ェイヒットに係る第１メモリブロック１１９でインデッ
クスされたキャッシュラインの命令はキャッシュライン
バッファ１１９ｂにストアされる。そして、ラッチ３１
４には、その時のアドレス比較動作によって得られた第
１ウェイの選択を意味するウェイ選択情報がラッチさ
れ、ＬＰＦフラグ３１３がセット状態にされる（ＬＰＦ
Ｖ＝１）。
ているキャッシュラインが、データアクセスのキャッシ
ュミスによるキャッシュフィルの対象にされた場合を想
定する。この場合、前記第２の例で説明した構成では、
続いて発生するＮＩＦアクセス要求では命令キャッシュ
ミス状態となり、ミスに係る命令のキャッシュフィルが
行なわれる。第３の例では、ＮＩＦアクセスに必要な１
キャッシュライン分の命令はキャッシュラインバッファ
に退避されている。従って、キャッシュラインに退避さ
れた命令をキャッシュエントリとするキャッシュライン
がキャッシュフィルによって書き換えられても、当該退
避されている１キャッシュラインデータの範囲でのＮＩ
Ｆアクセスは全てキャッシュヒットにすることができ
る。この時の動作を説明する。時刻１のＮＩＦアクセス
要求に係るオフセットアドレスはキャッシュラインの先
頭を示し、これにより、アドレスアレイ１０９及びデー
タアレイ１１０の全てのメモリブロック１１５〜１２２
が動作される。この時、第１ウェイ（ＷＡＹ０）がヒッ
トしたとする。その場合には、第１ウェイのメモリブロ
ック１１９でインデックスされたキャッシュラインのデ
ータがＣＰＵ１０１に与えられる。これに並行して、ウ
ェイヒットに係る第１メモリブロック１１９でインデッ
クスされたキャッシュラインの命令はキャッシュライン
バッファ１１９ｂにストアされる。そして、ラッチ３１
４には、その時のアドレス比較動作によって得られた第
１ウェイの選択を意味するウェイ選択情報がラッチさ
れ、ＬＰＦフラグ３１３がセット状態にされる（ＬＰＦ
Ｖ＝１）。
【０１１４】時刻２では、ＬＰＦフラグ３１３がセット
状態にされたので、信号１０６，１５０２の双方がネゲ
ートされ、全てのメモリブロック１１５〜１２２の動作
が抑止される。それに代えて、ラッチ３１４で指定され
る第１ウェイのキャッシュラインバッファ１１９ｂから
必要な命令が選択されてＣＰＵ１０１に供給される。時
刻３ではデータアクセスが指示され、それがキャッシュ
ミスになっている。この時のキャッシュフィルの対象が
第１ウェイ（ＷＡＹ０）であり、インデックスアドレス
が時刻１の時と同じであるとする。このキャッシュフィ
ルは時刻４から時刻７で行なわれ、これによって、前記
命令フェッチ中の命令エントリを含むキャッシュライン
が書き換えられてしまう。そうであっても、当該キャッ
シュラインから追い出された命令エントリはキャッシュ
ラインバッファ１１９ｂに依然として残っている。ＬＰ
Ｆフラグ３１３もセット状態のままにされている。した
がって、時刻８にＮＩＦアクセスが指示された時は、前
記同様に全てのメモリブロック１１５〜１２２の動作が
抑止され、前記キャッシュラインバッファ１１９ｂの命
令がラッチ３１４のウェイ選択情報で選択されてＣＰＵ
１０１に与えられる。
状態にされたので、信号１０６，１５０２の双方がネゲ
ートされ、全てのメモリブロック１１５〜１２２の動作
が抑止される。それに代えて、ラッチ３１４で指定され
る第１ウェイのキャッシュラインバッファ１１９ｂから
必要な命令が選択されてＣＰＵ１０１に供給される。時
刻３ではデータアクセスが指示され、それがキャッシュ
ミスになっている。この時のキャッシュフィルの対象が
第１ウェイ（ＷＡＹ０）であり、インデックスアドレス
が時刻１の時と同じであるとする。このキャッシュフィ
ルは時刻４から時刻７で行なわれ、これによって、前記
命令フェッチ中の命令エントリを含むキャッシュライン
が書き換えられてしまう。そうであっても、当該キャッ
シュラインから追い出された命令エントリはキャッシュ
ラインバッファ１１９ｂに依然として残っている。ＬＰ
Ｆフラグ３１３もセット状態のままにされている。した
がって、時刻８にＮＩＦアクセスが指示された時は、前
記同様に全てのメモリブロック１１５〜１２２の動作が
抑止され、前記キャッシュラインバッファ１１９ｂの命
令がラッチ３１４のウェイ選択情報で選択されてＣＰＵ
１０１に与えられる。
【０１１５】このように、命令フェッチ中のキャッシュ
ラインにデータアクセスによるキャッシュミスに起因し
たキャッシュフィルが生じても、その後のＮＩＦアクセ
スではキャッシュミスを生ずる事なく、しかも全てのメ
モリブロックを動作させることなく所要の命令をＣＰＵ
１０１に供給する事ができる。
ラインにデータアクセスによるキャッシュミスに起因し
たキャッシュフィルが生じても、その後のＮＩＦアクセ
スではキャッシュミスを生ずる事なく、しかも全てのメ
モリブロックを動作させることなく所要の命令をＣＰＵ
１０１に供給する事ができる。
【０１１６】したがって、第３の例によれば、ＮＩＦヒ
ット時において全てのメモリブロックの動作を停止で
き、第１の例に比べて更に低消費電力化できる。また、
ＮＩＦに必要な１キャッシュライン分の命令はキャッシ
ュラインバッファに退避されている。従って、キャッシ
ュラインバッファに退避された命令をキャッシュエント
リとするキャッシュラインがキャッシュフィルによって
書き換えられても、当該退避されている１キャッシュラ
インデータの範囲でのＮＩＦアクセスは全てキャッシュ
ヒット状態にすることができる。
ット時において全てのメモリブロックの動作を停止で
き、第１の例に比べて更に低消費電力化できる。また、
ＮＩＦに必要な１キャッシュライン分の命令はキャッシ
ュラインバッファに退避されている。従って、キャッシ
ュラインバッファに退避された命令をキャッシュエント
リとするキャッシュラインがキャッシュフィルによって
書き換えられても、当該退避されている１キャッシュラ
インデータの範囲でのＮＩＦアクセスは全てキャッシュ
ヒット状態にすることができる。
【０１１７】《ＤＳＰによるアドレス生成》以上の例で
はＣＰＵをアクセス制御手段としたが、ＤＳＰコアであ
ってもよい。例えば、図３３に例示されるＤＳＰ（Digi
tal Signal Processor：ディジタル信号処理プロセッ
サ）は、ＤＳＰコア２００１に、命令キャッシュメモリ
２００５、Ｘデータキャッシュメモリ２００６及びＹデ
ータキャッシュメモリ２００７が接続されて成る。積和
演算を効率的に行なうためにＸデータキャッシュメモリ
２００６とＹデータキャッシュメモリ２００７を別々の
備えている。前記キャッシュメモリ２００５〜２００７
は共通バス２００８を介して接続された大容量メモリ２
００９が保有する命令やデータのうち最近利用されたも
のを保持する。図３３の構成は大容量メモリ２００９を
除いて１チップで半導体集積回路化することもできる。
はＣＰＵをアクセス制御手段としたが、ＤＳＰコアであ
ってもよい。例えば、図３３に例示されるＤＳＰ（Digi
tal Signal Processor：ディジタル信号処理プロセッ
サ）は、ＤＳＰコア２００１に、命令キャッシュメモリ
２００５、Ｘデータキャッシュメモリ２００６及びＹデ
ータキャッシュメモリ２００７が接続されて成る。積和
演算を効率的に行なうためにＸデータキャッシュメモリ
２００６とＹデータキャッシュメモリ２００７を別々の
備えている。前記キャッシュメモリ２００５〜２００７
は共通バス２００８を介して接続された大容量メモリ２
００９が保有する命令やデータのうち最近利用されたも
のを保持する。図３３の構成は大容量メモリ２００９を
除いて１チップで半導体集積回路化することもできる。
【０１１８】ＤＳＰコア２００１はアドレス生成部１９
０１とデータ処理部１９０２を有する。命令キャッシュ
メモリ２００５は、アドレス生成部１９０１が出力する
命令フェッチアドレスをアドレスバス１９０５から受け
取り、キャッシュヒットの場合にはデータバス１９０８
を介して命令をデータ処理部１９０２与える。前記Ｘデ
ータキャッシュメモリ２００６は、アドレス生成部１９
０１が出力するデータアクセスアドレスをアドレスバス
１９０６から受け取り、キャッシュヒットの場合には、
データバス１９０９を介してリードデータをデータ処理
部１９０２与え、また、データ処理部１９０２からのラ
イトデータがデータバス１９０９を介して供給される。
同様に、前記Ｙデータキャッシュメモリ２００７は、ア
ドレス生成部１９０１が出力するデータアクセスアドレ
スをアドレスバス１９０７から受け取り、キャッシュヒ
ットの場合には、データバス１９１０を介してリードデ
ータをデータ処理部１９０２与え、また、データ処理部
１９０２からのライトデータがデータバス１９１０を介
して供給される。
０１とデータ処理部１９０２を有する。命令キャッシュ
メモリ２００５は、アドレス生成部１９０１が出力する
命令フェッチアドレスをアドレスバス１９０５から受け
取り、キャッシュヒットの場合にはデータバス１９０８
を介して命令をデータ処理部１９０２与える。前記Ｘデ
ータキャッシュメモリ２００６は、アドレス生成部１９
０１が出力するデータアクセスアドレスをアドレスバス
１９０６から受け取り、キャッシュヒットの場合には、
データバス１９０９を介してリードデータをデータ処理
部１９０２与え、また、データ処理部１９０２からのラ
イトデータがデータバス１９０９を介して供給される。
同様に、前記Ｙデータキャッシュメモリ２００７は、ア
ドレス生成部１９０１が出力するデータアクセスアドレ
スをアドレスバス１９０７から受け取り、キャッシュヒ
ットの場合には、データバス１９１０を介してリードデ
ータをデータ処理部１９０２与え、また、データ処理部
１９０２からのライトデータがデータバス１９１０を介
して供給される。
【０１１９】図３４には前記ＤＳＰコア２００１のアド
レス生成部の概略が示される。命令アドレスは、プログ
ラムカウンタ（ＰＣ）１９１１とインクリメンタ（ＩＮ
Ｃ）１９１２によって連続的に生成することができ、ま
た、アドレス演算器でなどで生成された分岐先アドレス
などとされる。ＤＳＰによる積和演算、例えばフィルタ
演算などでは一定のデータを順次規則的にフェッチして
演算を行なう場合が多い。即ち、前回のアクセスアドレ
スに対して一定値を加算又は減算して次回アドレスが生
成される場合が多い。これを考慮して、アドレスバス１
９０６に供給すべきデータアクセスアドレスを生成する
回路にはＸアドレスレジスタ（ＸＡＲ）１９１３とイン
クリメンタ・デクリメンタ（ＩＮＣ／ＤＥＣ）１９１４
が設けられている。同様に、アドレスバス１９０７に供
給すべきデータアクセスアドレスを生成する回路には、
Ｙアドレスレジスタ（ＹＡＲ）１９１５とインクリメン
タ・デクリメンタ（ＩＮＣ／ＤＥＣ）１９１６が設けら
れている。
レス生成部の概略が示される。命令アドレスは、プログ
ラムカウンタ（ＰＣ）１９１１とインクリメンタ（ＩＮ
Ｃ）１９１２によって連続的に生成することができ、ま
た、アドレス演算器でなどで生成された分岐先アドレス
などとされる。ＤＳＰによる積和演算、例えばフィルタ
演算などでは一定のデータを順次規則的にフェッチして
演算を行なう場合が多い。即ち、前回のアクセスアドレ
スに対して一定値を加算又は減算して次回アドレスが生
成される場合が多い。これを考慮して、アドレスバス１
９０６に供給すべきデータアクセスアドレスを生成する
回路にはＸアドレスレジスタ（ＸＡＲ）１９１３とイン
クリメンタ・デクリメンタ（ＩＮＣ／ＤＥＣ）１９１４
が設けられている。同様に、アドレスバス１９０７に供
給すべきデータアクセスアドレスを生成する回路には、
Ｙアドレスレジスタ（ＹＡＲ）１９１５とインクリメン
タ・デクリメンタ（ＩＮＣ／ＤＥＣ）１９１６が設けら
れている。
【０１２０】アドレス信号がバイトアドレスのとき、Ｄ
ＳＰ命令の最大長が４バイトであるなら前記インクリメ
ンタ１９１１の加算数は４とされる。ＤＳＰで処理可能
なデータサイズを１バイト、２バイト、４バイトとする
と、前記インクリメンタ・デクリメンタ１９１４，１９
１６による加算、減算数は、１、２、４を選択可能にさ
れる。特に制限されないが、データサイズはＤＳＰ命令
で指定される。データ処理部１９０２は命令で指定され
たデータサイズに応じて前記インクリメンタ・デクリメ
ンタ１９１４，１９１６に加算、減算数を指示する。
ＳＰ命令の最大長が４バイトであるなら前記インクリメ
ンタ１９１１の加算数は４とされる。ＤＳＰで処理可能
なデータサイズを１バイト、２バイト、４バイトとする
と、前記インクリメンタ・デクリメンタ１９１４，１９
１６による加算、減算数は、１、２、４を選択可能にさ
れる。特に制限されないが、データサイズはＤＳＰ命令
で指定される。データ処理部１９０２は命令で指定され
たデータサイズに応じて前記インクリメンタ・デクリメ
ンタ１９１４，１９１６に加算、減算数を指示する。
【０１２１】前記命令キャッシュメモリ２００５は図１
で説明した第１の例に係るキャッシュメモリ４の構成を
有する。データキャッシュメモリ２００６，２００７も
図１で説明した第１の例に係るキャッシュメモリ４の構
成を基本とするが、ＬＰＦフラグ３１３のセット／リセ
ット条件の変更が必要になる。これについては後で説明
する。
で説明した第１の例に係るキャッシュメモリ４の構成を
有する。データキャッシュメモリ２００６，２００７も
図１で説明した第１の例に係るキャッシュメモリ４の構
成を基本とするが、ＬＰＦフラグ３１３のセット／リセ
ット条件の変更が必要になる。これについては後で説明
する。
【０１２２】図３４において１９０４はキャッシュメモ
リ２００５〜２００７から出力されるバスレディー信号
であり、キャッシュメモリ２００５〜２００７はそれが
アサートされることによって動作を開始できる。１９０
３，１９０３Ａ，１９０３Ｂで示される信号は前記キャ
ッシュメモリ２００５，２００６，２００７にそれぞれ
供給されるバスコマンドである。バスコマンド１９０３
は命令キャッシュメモリ２００５に供給されるバスコマ
ンドであり、図７に示されるバスコマンドと等価なバス
コマンドであると理解されたい。
リ２００５〜２００７から出力されるバスレディー信号
であり、キャッシュメモリ２００５〜２００７はそれが
アサートされることによって動作を開始できる。１９０
３，１９０３Ａ，１９０３Ｂで示される信号は前記キャ
ッシュメモリ２００５，２００６，２００７にそれぞれ
供給されるバスコマンドである。バスコマンド１９０３
は命令キャッシュメモリ２００５に供給されるバスコマ
ンドであり、図７に示されるバスコマンドと等価なバス
コマンドであると理解されたい。
【０１２３】図３５にはデータキャッシュメモリ２００
６，２００７に供給されるバスコマンド１９０３Ａ，１
９０３Ｂの一例が示される。バスコマンド１９０３Ａ，
１９０３Ｂは、夫々３ビットであり、そのコードによっ
て、リードアクセスにつき、アクセスサイズを１，２，
４バイト、アドレス変化の方法をインクリメント又はデ
クリメントで指定するようになっている。尚、アクセス
アドレスが連続的でない場合、及びライトアクセスに関
するバスコマンドについては説明を省略するが、別のコ
ードが割り当てられているものと理解されたい。図３５
に示されるリードコマンドは前回のアクセスアドレスに
対して今回のアクセスアドレスが連続的である事を示す
情報とみなすことができる。
６，２００７に供給されるバスコマンド１９０３Ａ，１
９０３Ｂの一例が示される。バスコマンド１９０３Ａ，
１９０３Ｂは、夫々３ビットであり、そのコードによっ
て、リードアクセスにつき、アクセスサイズを１，２，
４バイト、アドレス変化の方法をインクリメント又はデ
クリメントで指定するようになっている。尚、アクセス
アドレスが連続的でない場合、及びライトアクセスに関
するバスコマンドについては説明を省略するが、別のコ
ードが割り当てられているものと理解されたい。図３５
に示されるリードコマンドは前回のアクセスアドレスに
対して今回のアクセスアドレスが連続的である事を示す
情報とみなすことができる。
【０１２４】図３６には図３５のバスコマンドを考慮し
たとき前記ＬＰＦフラグ３１３のセット・リセット制御
論理の一例が示される。アンドゲートＧ５０〜Ｇ５５、
アンドゲートＧ６０〜Ｇ６５及びオアゲートＧ６６は、
次回ＮＤＦ（ノーマルデータフェッチ：アクセスアドレ
スが連続的であるデータフェッチを意味し、命令キャッ
シュメモリにおけるＮＩＦに対応する）アクセスは１６
バイトのキャッシュラインの最終領域か否かを検出す
る。例えばゲートＧ５０はアドレス信号の下位４ビット
が全ビット論理値“１”になるか、換言すれば、１６バ
イト目毎のアクセスであるかを検出する。アンドゲート
Ｇ６０は、アドレス信号の下位４ビットが全ビット論理
値“１”にされ、バスコマンドがＩＮＣ−１であれば、
ハイレベルにされる。このハイレベルは、ＩＮＣ−１の
ＮＤＦ連続アクセスにおいて次回ＮＤＦアクセスが１６
バイトのキャッシュラインの最終領域になることを意味
する。このことから理解されるように、オアゲートＧ６
６のハイレベル出力はＬＰＦフラグ３１３に対する一つ
のリセット条件とされる。その他のリセット条件は、キ
ャッシュメモリのリセット、及びキャッシュミスであ
る。このリセット条件の成立は信号３１０に反映され
る。ＬＰＦフラグ３１３のセット条件は、キャッシュフ
ィル状態又はキャッシュヒット状態が成立し且つ次回Ｎ
ＤＦアクセスがキャッシュライン内であることとされ、
それは信号３０９に反映される。
たとき前記ＬＰＦフラグ３１３のセット・リセット制御
論理の一例が示される。アンドゲートＧ５０〜Ｇ５５、
アンドゲートＧ６０〜Ｇ６５及びオアゲートＧ６６は、
次回ＮＤＦ（ノーマルデータフェッチ：アクセスアドレ
スが連続的であるデータフェッチを意味し、命令キャッ
シュメモリにおけるＮＩＦに対応する）アクセスは１６
バイトのキャッシュラインの最終領域か否かを検出す
る。例えばゲートＧ５０はアドレス信号の下位４ビット
が全ビット論理値“１”になるか、換言すれば、１６バ
イト目毎のアクセスであるかを検出する。アンドゲート
Ｇ６０は、アドレス信号の下位４ビットが全ビット論理
値“１”にされ、バスコマンドがＩＮＣ−１であれば、
ハイレベルにされる。このハイレベルは、ＩＮＣ−１の
ＮＤＦ連続アクセスにおいて次回ＮＤＦアクセスが１６
バイトのキャッシュラインの最終領域になることを意味
する。このことから理解されるように、オアゲートＧ６
６のハイレベル出力はＬＰＦフラグ３１３に対する一つ
のリセット条件とされる。その他のリセット条件は、キ
ャッシュメモリのリセット、及びキャッシュミスであ
る。このリセット条件の成立は信号３１０に反映され
る。ＬＰＦフラグ３１３のセット条件は、キャッシュフ
ィル状態又はキャッシュヒット状態が成立し且つ次回Ｎ
ＤＦアクセスがキャッシュライン内であることとされ、
それは信号３０９に反映される。
【０１２５】以上のように、ＬＰＦフラグ３１３のセッ
ト／リセット条件をＤＳＰのバスコマンドに適合させる
ことにより、ＣＰＵ以外のアクセス制御手段によるメモ
リアクセスに対してもキャッシュメモリの前記低消費電
力並びにメモリアクセスの高速化を達成できる。
ト／リセット条件をＤＳＰのバスコマンドに適合させる
ことにより、ＣＰＵ以外のアクセス制御手段によるメモ
リアクセスに対してもキャッシュメモリの前記低消費電
力並びにメモリアクセスの高速化を達成できる。
【０１２６】《ディジタルスチルカメラ》図３７には前
記キャッシュメモリを内蔵したマイクロコンピュータを
適用したディジタルスチルカメラのシステムブロック図
が示される。
記キャッシュメモリを内蔵したマイクロコンピュータを
適用したディジタルスチルカメラのシステムブロック図
が示される。
【０１２７】同図に示されるマイクロコンピュータ１は
図２で説明した構成を簡略化して示してある。マイクロ
コンピュータ１は、周辺回路として、シリアル入出力回
路（SIO）１０Ａ、シリアルＦＩＦＯ（First-in First-
out：先入れ先出しバッファメモリ）を有する赤外線イ
ンタフェース（SCIF IrDAI/F）１０Ｂ、シリアルＦＩＦ
Ｏを有するモデムインタフェース（SCIF modemI/F）１
０Ｃ、及びＤＭＡＣ８を有する。前記シリアル入出力回
路１０ＡにはＡ／Ｄコンバータ・Ｄ／Ａコンバータ８０
０を介してマイク８０２とスピーカ８０１が接続され
る。マイクロコンピュータ１が接続されるシステムバス
８０３には、ＲＯＭ（Read only Memory：リード・オン
リ・メモリ）８０４、ＳＤＲＡＭ（Synchronous Dynami
c Random Access Memory：シンクロナスＤＲＡＭ）８０
５、ＬＣＤ（Liquid Crystal Display）コントローラ８
０６、コンパクトフラッシュメモリカード用インタフェ
ース（C-FlashI/F）８０７、カメラ用ＤＳＰ８０８等が
接続されて、前記ＬＣＤコントローラ８０６にはＬＣＤ
８０９が接続され、カメラＤＳＰ８０８にはＡ／Ｄコン
バータ８１０を介してＣＣＤ（Charge Coupled Devic
e）カメラ８１１が結合されている。コンパクトフラッ
シュメモリカード用インタフェース８０７にはコンパク
トフラッシュメモリーカード(CF)８１２が着脱可能にさ
れる。同図に示されるディジタルスチルカメラは、特に
制限されないが、バッテリー電源回路８１３で駆動され
る。バッテリー電源回路８１３は各部に動作電源電圧Ｖ
ｄｄ，Ｖｓｓを供給する。
図２で説明した構成を簡略化して示してある。マイクロ
コンピュータ１は、周辺回路として、シリアル入出力回
路（SIO）１０Ａ、シリアルＦＩＦＯ（First-in First-
out：先入れ先出しバッファメモリ）を有する赤外線イ
ンタフェース（SCIF IrDAI/F）１０Ｂ、シリアルＦＩＦ
Ｏを有するモデムインタフェース（SCIF modemI/F）１
０Ｃ、及びＤＭＡＣ８を有する。前記シリアル入出力回
路１０ＡにはＡ／Ｄコンバータ・Ｄ／Ａコンバータ８０
０を介してマイク８０２とスピーカ８０１が接続され
る。マイクロコンピュータ１が接続されるシステムバス
８０３には、ＲＯＭ（Read only Memory：リード・オン
リ・メモリ）８０４、ＳＤＲＡＭ（Synchronous Dynami
c Random Access Memory：シンクロナスＤＲＡＭ）８０
５、ＬＣＤ（Liquid Crystal Display）コントローラ８
０６、コンパクトフラッシュメモリカード用インタフェ
ース（C-FlashI/F）８０７、カメラ用ＤＳＰ８０８等が
接続されて、前記ＬＣＤコントローラ８０６にはＬＣＤ
８０９が接続され、カメラＤＳＰ８０８にはＡ／Ｄコン
バータ８１０を介してＣＣＤ（Charge Coupled Devic
e）カメラ８１１が結合されている。コンパクトフラッ
シュメモリカード用インタフェース８０７にはコンパク
トフラッシュメモリーカード(CF)８１２が着脱可能にさ
れる。同図に示されるディジタルスチルカメラは、特に
制限されないが、バッテリー電源回路８１３で駆動され
る。バッテリー電源回路８１３は各部に動作電源電圧Ｖ
ｄｄ，Ｖｓｓを供給する。
【０１２８】キャッシュメモリ４は、特に制限されない
が、ＳＤＲＡＭ８０５、ＲＯＭ８０４又はコンパクトフ
ラッシュメモリーカード８１２をキャッシュの対象とす
る。キャッシュメモリ４は前述の如く連続的なアクセス
アドレスに対するメモリアクセスに対して低消費電力が
達成されている。従って、バッテリー電源回路８１３で
駆動されるシステムの駆動時間の伸長に寄与することが
できる。また、ＬＰＦヒット／ミスに関係なく、アドレ
スアレイとデータアレイを並列動作させる形式のキャッ
シュメモリと同等のデータ読み出し速度を保証すること
ができるから、低消費電力であってもデータ処理能力が
犠牲にされることはない。
が、ＳＤＲＡＭ８０５、ＲＯＭ８０４又はコンパクトフ
ラッシュメモリーカード８１２をキャッシュの対象とす
る。キャッシュメモリ４は前述の如く連続的なアクセス
アドレスに対するメモリアクセスに対して低消費電力が
達成されている。従って、バッテリー電源回路８１３で
駆動されるシステムの駆動時間の伸長に寄与することが
できる。また、ＬＰＦヒット／ミスに関係なく、アドレ
スアレイとデータアレイを並列動作させる形式のキャッ
シュメモリと同等のデータ読み出し速度を保証すること
ができるから、低消費電力であってもデータ処理能力が
犠牲にされることはない。
【０１２９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。
【０１３０】例えば、キャッシュメモリ手段は仮想記憶
若しくはメモリマネージメントユニットのためのアドレ
ス変換バッファとして実現されてもよい。また、アクセ
ス制御手段はＣＰＵやＤＳＰコアに限定されず、ＤＭＡ
Ｃ等その他のバスマスタモジュールであってもよい。こ
の場合、本発明は、バスマスタモジュール内のアドレス
レジスタの内容を予め知る方式とみなされる。また、キ
ャッシュメモリはセットアソシアティブであってもダイ
レクトマップであってもよい。セットアソシアティブの
場合にはウェイ数は４に限定されず、それ以外であって
もよい。また、本発明はマルチプロセス（プリエンティ
ティブプログラム、マルチスレッドプログラム）を実現
するデータ処理装置にも適用可能である。また、アクセ
ス制御手段とキャッシュメモリを含むデータ処理装置は
シングルチップに限定されず、マルチチップで構成する
ことも可能である。また、バスコマンドの内容は上記の
例に限定されず適宜変更可能である。
若しくはメモリマネージメントユニットのためのアドレ
ス変換バッファとして実現されてもよい。また、アクセ
ス制御手段はＣＰＵやＤＳＰコアに限定されず、ＤＭＡ
Ｃ等その他のバスマスタモジュールであってもよい。こ
の場合、本発明は、バスマスタモジュール内のアドレス
レジスタの内容を予め知る方式とみなされる。また、キ
ャッシュメモリはセットアソシアティブであってもダイ
レクトマップであってもよい。セットアソシアティブの
場合にはウェイ数は４に限定されず、それ以外であって
もよい。また、本発明はマルチプロセス（プリエンティ
ティブプログラム、マルチスレッドプログラム）を実現
するデータ処理装置にも適用可能である。また、アクセ
ス制御手段とキャッシュメモリを含むデータ処理装置は
シングルチップに限定されず、マルチチップで構成する
ことも可能である。また、バスコマンドの内容は上記の
例に限定されず適宜変更可能である。
【０１３１】上記本発明の実施の態様ではキャッシュメ
モリに本発明を適用した例について説明したが、それに
限定されない。即ち、本発明は、先行動作型のメモリシ
ステムを有するデータ処理装置にも適用することができ
る。ここで言う先行動作型とは、以下のようなものとさ
れる。例えば、夫々がアドレスデコーダを有する２個の
独立したメモリが有り、高速に上記２個のメモリの何れ
か一方のメモリからデータを読み出す場合、どちらのデ
ータを最終的に採用するかという点でアクセスアドレス
が確定する前に、両方のメモリをアクセスしてデータを
先読みして準備し、アドレス確定後、どちらのメモリか
らの読み出しデータを利用するかを選択するようなメモ
リアクセス動作の事を言う。この場合、前記メモリは、
ランダム・アクセス・メモリ（ＲＡＭ）やリード・オン
リ・メモリ（ＲＯＭ）であってよい。
モリに本発明を適用した例について説明したが、それに
限定されない。即ち、本発明は、先行動作型のメモリシ
ステムを有するデータ処理装置にも適用することができ
る。ここで言う先行動作型とは、以下のようなものとさ
れる。例えば、夫々がアドレスデコーダを有する２個の
独立したメモリが有り、高速に上記２個のメモリの何れ
か一方のメモリからデータを読み出す場合、どちらのデ
ータを最終的に採用するかという点でアクセスアドレス
が確定する前に、両方のメモリをアクセスしてデータを
先読みして準備し、アドレス確定後、どちらのメモリか
らの読み出しデータを利用するかを選択するようなメモ
リアクセス動作の事を言う。この場合、前記メモリは、
ランダム・アクセス・メモリ（ＲＡＭ）やリード・オン
リ・メモリ（ＲＯＭ）であってよい。
【０１３２】また、メモリアドレスを供給するレジスタ
はプログラムカウンタに限定されず、ＣＰＵ内の汎用レ
ジスタであってもよい。その場合、ＣＰＵは、本発明の
ＬＰＦモジュールのような機能を有する制御部に対し
て、アドレスの供給に利用されているレジスタの種類
が、プログラムカウンタ（命令フェッチに利用される）
なのか、汎用レジスタ（データのアドレスポインタとし
て利用される場合がある）なのかを知らせるレジスタ種
類通知信号を出力するようにする。勿論、ＬＰＦモジュ
ールは、上記レジスタ種類通知信号に基づいて制御され
ることは言うまでもない。
はプログラムカウンタに限定されず、ＣＰＵ内の汎用レ
ジスタであってもよい。その場合、ＣＰＵは、本発明の
ＬＰＦモジュールのような機能を有する制御部に対し
て、アドレスの供給に利用されているレジスタの種類
が、プログラムカウンタ（命令フェッチに利用される）
なのか、汎用レジスタ（データのアドレスポインタとし
て利用される場合がある）なのかを知らせるレジスタ種
類通知信号を出力するようにする。勿論、ＬＰＦモジュ
ールは、上記レジスタ種類通知信号に基づいて制御され
ることは言うまでもない。
【０１３３】また、マイクロコンピュータのようなデー
タ処理装置を適用するデータ処理システムはディジタル
スチルカメラに限定されず、携帯通信端末やＣＤ−ＲＯ
Ｍドライブ装置等の種々のシステムに適用することがで
きる。
タ処理装置を適用するデータ処理システムはディジタル
スチルカメラに限定されず、携帯通信端末やＣＤ−ＲＯ
Ｍドライブ装置等の種々のシステムに適用することがで
きる。
【０１３４】本発明は、先回のメモリのアクセスアドレ
スと今回のメモリのアクセスアドレスとが連続している
か不連続であるかを、アクセス対象とされるメモリのア
クセス制御回路において判定し、先回のメモリのアクセ
スアドレスと今回のメモリのアクセスアドレスとが連続
している場合、その判定結果に従って、先回アクセスさ
れたメモリをアクセスするものである。
スと今回のメモリのアクセスアドレスとが連続している
か不連続であるかを、アクセス対象とされるメモリのア
クセス制御回路において判定し、先回のメモリのアクセ
スアドレスと今回のメモリのアクセスアドレスとが連続
している場合、その判定結果に従って、先回アクセスさ
れたメモリをアクセスするものである。
【０１３５】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
的なものによって得られる効果を簡単に説明すれば下記
の通りである。
【０１３６】すなわち、フラグ手段は、キャッシュヒッ
トになるキャッシュラインが次回の連続的アクセスアド
レスによるアクセスでも同一であることを、その第１状
態によって保証するから、第１信号が連続的アクセスア
ドレス状態を示し、前記フラグ手段が第１状態のとき、
前回アクセスと同一キャッシュラインでキャッシュヒッ
トになる。この状態では、アドレスアレイの動作を抑止
しても、データアレイで選択（インデックス）されるキ
ャッシュラインはアクセスアドレス信号に対して正規の
キャッシュエントリを含むキャッシュラインとなる。キ
ャッシュメモリ手段はその状態を検出したときアドレス
アレイの動作を抑止することにより、低消費電力を実現
できる。その制御は、前回アクセスのインデックスアド
レス（アクセスアドレス信号の第１の部分）を単に覚え
て、これを今回のインデックスアドレスと比較するよう
な、単純な予想に基づく制御ではないので、判定結果に
誤りは生ぜず、再度アドレス判定からやり直す事態を一
切生ぜず、データ読み出し動作の遅れを完全に防止でき
る。よって、アドレスアレイとデータアレイを並列動作
させる形式と同等のデータ読み出し速度を維持しつつ、
低消費電力を実現することができる。
トになるキャッシュラインが次回の連続的アクセスアド
レスによるアクセスでも同一であることを、その第１状
態によって保証するから、第１信号が連続的アクセスア
ドレス状態を示し、前記フラグ手段が第１状態のとき、
前回アクセスと同一キャッシュラインでキャッシュヒッ
トになる。この状態では、アドレスアレイの動作を抑止
しても、データアレイで選択（インデックス）されるキ
ャッシュラインはアクセスアドレス信号に対して正規の
キャッシュエントリを含むキャッシュラインとなる。キ
ャッシュメモリ手段はその状態を検出したときアドレス
アレイの動作を抑止することにより、低消費電力を実現
できる。その制御は、前回アクセスのインデックスアド
レス（アクセスアドレス信号の第１の部分）を単に覚え
て、これを今回のインデックスアドレスと比較するよう
な、単純な予想に基づく制御ではないので、判定結果に
誤りは生ぜず、再度アドレス判定からやり直す事態を一
切生ぜず、データ読み出し動作の遅れを完全に防止でき
る。よって、アドレスアレイとデータアレイを並列動作
させる形式と同等のデータ読み出し速度を維持しつつ、
低消費電力を実現することができる。
【０１３７】前記データ処理装置を用いるデータ処理シ
ステムは、低消費電力とメモリの高速アクセスとの双方
を実現することができる。
ステムは、低消費電力とメモリの高速アクセスとの双方
を実現することができる。
【図１】本発明のデータ処理装置に適用されるキャッシ
ュメモリの第１の例を示すブロック図である。
ュメモリの第１の例を示すブロック図である。
【図２】本発明に係るデータ処理装置の一例であるマイ
クロコンピュータのブロック図である。
クロコンピュータのブロック図である。
【図３】ＣＰＵのアドレス生成部の構成を概略的に示す
ブロック図である。
ブロック図である。
【図４】ＣＰＵによるＮＩＦアクセス時の命令アドレス
生成経路を示す説明図である。
生成経路を示す説明図である。
【図５】ＣＰＵによるＦＩＦアクセス時の命令アドレス
生成経路を示す説明図である。
生成経路を示す説明図である。
【図６】ＣＰＵによるＤＡアクセス時のアドレス生成経
路を示す説明図である。
路を示す説明図である。
【図７】バスコマンドの一例を示す説明図である。
【図８】メモリブロックの一例を示すブロック図であ
る。
る。
【図９】ＬＰＦモジュールの一例を示すブロック図であ
る。
る。
【図１０】ＬＰＦフラグをセット状態（第１の状態）に
するための制御論理の一例を示す論理回路図である。
するための制御論理の一例を示す論理回路図である。
【図１１】ＬＰＦフラグをリセット状態（第２の状態）
にするための制御論理の一例を示す論理回路図である。
にするための制御論理の一例を示す論理回路図である。
【図１２】ＬＦＰモジュール内のラッチ及びセレクタの
制御論理の一例を示す論理回路図である。
制御論理の一例を示す論理回路図である。
【図１３】ウェイ選択情報セレクタの選択論理の一例を
示す論理回路図である
示す論理回路図である
【図１４】アドレスアレイの各メモリブロックに共通の
動作制御信号と、データアレイの各メモリブロックに個
別の動作制御信号の制御論理の一例を示す論理回路図で
ある。
動作制御信号と、データアレイの各メモリブロックに個
別の動作制御信号の制御論理の一例を示す論理回路図で
ある。
【図１５】ＬＰＦヒット状態における信号の流れを太線
で示す説明図である。
で示す説明図である。
【図１６】ＬＰＦミス状態における信号の流れを太線で
示す説明図である。
示す説明図である。
【図１７】ＬＰＦ機能を採用しないキャッシュメモリに
おいて連続命令フェッチを行うときの動作タイミングの
一例を示すタイミングチャートである。
おいて連続命令フェッチを行うときの動作タイミングの
一例を示すタイミングチャートである。
【図１８】ＬＰＦヒットになるＮＩＦアクセスが連続す
る時の動作の一例を示すタイミングチャートである。
る時の動作の一例を示すタイミングチャートである。
【図１９】ＬＰＦヒットになるＮＩＦアクセスが連続す
るときキャッシュミスとキャッシュフィルが発生する動
作の一例を示すタイミングチャートである。
るときキャッシュミスとキャッシュフィルが発生する動
作の一例を示すタイミングチャートである。
【図２０】ＦＩＦアクセスが連続してキャッシュヒット
とされる場合の動作の一例を示すタイミングチャートで
ある。
とされる場合の動作の一例を示すタイミングチャートで
ある。
【図２１】ユニファイドキャッシュメモリとして構成し
たキャッシュメモリの第２の例を示すブロック図であ
る。
たキャッシュメモリの第２の例を示すブロック図であ
る。
【図２２】ＬＰＦモジュールの第２の例を示すブロック
図である。
図である。
【図２３】ＬＦＰモジュールのラッチ制御及びセレクタ
制御のための制御信号の生成論理の第２の例を示す論理
回路図である。
制御のための制御信号の生成論理の第２の例を示す論理
回路図である。
【図２４】ＬＰＦフラグのリセット制御論理の第２の例
を示す論理回路図である。
を示す論理回路図である。
【図２５】第２の例に係るキャッシュメモリにおいて第
１ウェイの命令コードがＤＡクセス時のキャッシュミス
に起因するキャッシュフィルによってキャッシュライン
上から追い出されない場合の動作の一例を示すタイミン
グチャートである。
１ウェイの命令コードがＤＡクセス時のキャッシュミス
に起因するキャッシュフィルによってキャッシュライン
上から追い出されない場合の動作の一例を示すタイミン
グチャートである。
【図２６】第２の例に係るキャッシュメモリにおいて第
１ウェイの命令コードがＤＡアクセス時のキャッシュミ
スに起因するキャッシュフィルによってキャッシュライ
ン上から追い出される場合の動作の一例を示すタイミン
グチャートである。
１ウェイの命令コードがＤＡアクセス時のキャッシュミ
スに起因するキャッシュフィルによってキャッシュライ
ン上から追い出される場合の動作の一例を示すタイミン
グチャートである。
【図２７】ＬＰＦヒット時の電力消費を更に低減した第
３の例に係るキャッシュメモリのブロック図である。
３の例に係るキャッシュメモリのブロック図である。
【図２８】第３の例に係るキャッシュメモリの一つのメ
モリブロックとキャッシュラインバッファの一例を示す
ブロック図である。
モリブロックとキャッシュラインバッファの一例を示す
ブロック図である。
【図２９】第３の例に係るキャッシュメモリのフラグセ
ット制御論理の例を示す論理回路図である。
ット制御論理の例を示す論理回路図である。
【図３０】第３の例に係るキャッシュメモリにおけるア
ドレスアレイのメモリブロックに対する活性化制御信号
とデータアレイのメモリブロックに対する活性化制御信
号の生成論理の例を示す論理回路図である。
ドレスアレイのメモリブロックに対する活性化制御信号
とデータアレイのメモリブロックに対する活性化制御信
号の生成論理の例を示す論理回路図である。
【図３１】第３の例に係るキャッシュメモリにおけるＮ
ＩＦ連続アクセス時のＬＰＦヒット状態での動作の一例
を示すタイミングチャートである。
ＩＦ連続アクセス時のＬＰＦヒット状態での動作の一例
を示すタイミングチャートである。
【図３２】第３の例に係るキャッシュメモリにおけるＮ
ＩＦ連続アクセス時にデータアクセスでキャッシュミス
を生ずるときの動作の一例を示すタイミングチャートで
ある。
ＩＦ連続アクセス時にデータアクセスでキャッシュミス
を生ずるときの動作の一例を示すタイミングチャートで
ある。
【図３３】ＤＳＰコアをアクセス制御手段とするキャッ
シュメモリを有するＤＳＰの一例を示すブロック図であ
る。
シュメモリを有するＤＳＰの一例を示すブロック図であ
る。
【図３４】ＤＳＰコアのアドレス生成部の概略を示すブ
ロック図である。
ロック図である。
【図３５】ＤＳＰコアが出力するバスコマンドの一例を
示す説明図である。
示す説明図である。
【図３６】図３５に示されるバスコマンドを考慮したと
きＬＰＦフラグのセット・リセット制御論理の一例を示
す論理回路図である。
きＬＰＦフラグのセット・リセット制御論理の一例を示
す論理回路図である。
【図３７】本発明の一例に係るマイクロコンピュータを
応用したディジタルスチルカメラのシステムブロック図
である。
応用したディジタルスチルカメラのシステムブロック図
である。
１ マイクロコンピュータ ３ ＤＳＰ ４ キャッシュメモリ ２０ 外部メモリ １０１ ＣＰＵ １０９ アドレスアレイ １１０ データアレイ １１１ ヒットウェイセレクタ １１５〜１１８ アドレスアレイのメモリブロック １１９〜１２２ データアレイのメモリブロック １１５ｃ〜１１８ｃ 比較器 １１９ｂ〜１２２ｂ キャッシュラインバッファ １１５ｈ〜１１８ｈ ウェイヒット／ミス信号 ３０１，３０１Ａ ＬＰＦモジュール ３１３ ＬＰＦフラグ ３０５〜３０８ データアレイのメモリブロックの個別
活性化制御信号 １０６ アドレスアレイのメモリブロックの一括活性化
制御信号 ３０９ ＬＰＦフラグのセット信号 ３１０ ＬＰＦフラグのリセット信号 ３１４ ウェイの選択情報を保持するラッチ ３１５ ウェイ選択情報セレクタ ３１７ ＬＰＦヒット時の性選択情報 ３１５ キャッシュフィル対象ウェイを示す情報 ３３２，３３２Ａ，３３２Ｂ キャッシュ制御回路 ６０７ インデックスアドレス信号 ６０８ アドレスデコーダ ６０９ オフセットアドレス信号 １１０８ インデックスアドレスのラッチ １５０２ データアレイのメモリブロックの一括活性化
制御信号 ２００１ ＤＳＰコア ２００５ 命令キャッシュメモリ ２００６ Ｘデータキャッシュメモリ ２００７ Ｙデータキャッシュメモリ
活性化制御信号 １０６ アドレスアレイのメモリブロックの一括活性化
制御信号 ３０９ ＬＰＦフラグのセット信号 ３１０ ＬＰＦフラグのリセット信号 ３１４ ウェイの選択情報を保持するラッチ ３１５ ウェイ選択情報セレクタ ３１７ ＬＰＦヒット時の性選択情報 ３１５ キャッシュフィル対象ウェイを示す情報 ３３２，３３２Ａ，３３２Ｂ キャッシュ制御回路 ６０７ インデックスアドレス信号 ６０８ アドレスデコーダ ６０９ オフセットアドレス信号 １１０８ インデックスアドレスのラッチ １５０２ データアレイのメモリブロックの一括活性化
制御信号 ２００１ ＤＳＰコア ２００５ 命令キャッシュメモリ ２００６ Ｘデータキャッシュメモリ ２００７ Ｙデータキャッシュメモリ
Claims (19)
- 【請求項１】 アドレス信号を出力するアクセス制御手
段と、前記アクセス制御手段に接続されたキャッシュメ
モリ手段とを含み、 前記アクセス制御手段は、前回のアクセスアドレスに対
して今回のアクセスが連続的アクセスアドレスであるか
否かを示す第1信号を出力し、 前記キャッシュメモリ手段は、複数のタグ格納部を有す
る第１メモリ部と、前記個々のタグ格納部に対応する複
数のキャッシュラインを有する第２メモリ部と、アクセ
スアドレス信号の第１の部分によって選択されるタグ格
納部のタグが前記アクセスアドレス信号の第２の部分に
一致するか否かを判定する比較部と、前記比較部の比較
結果を入力する制御部とを有し、 前記制御部は、前記アクセス制御手段による次回アクセ
スにおいて前記第1信号が前記連続的アクセスアドレス
である事を示すならば当該次回アクセスにおける前記比
較部の判定結果が今回アクセスと同一キャッシュライン
で一致になるべき場合に第１状態に、そうでない場合に
は第２状態にされるフラグ手段を有し、前記アクセス制
御手段によるアクセス時に前記第1信号が連続的アクセ
スアドレスであることを示し且つ前記フラグ手段が第1
状態であるときは前記第１メモリ部のメモリ動作を抑止
し前記第２メモリ部のキャッシュラインをアクセスアド
レス信号の第１の部分で選択するものであるデータ処理
装置。 - 【請求項２】 アドレス信号を出力するアクセス制御手
段と、前記アクセス制御手段に接続されたキャッシュメ
モリ手段とを含み、 前記アクセス制御手段は、前回のアクセスアドレスに対
して今回のアクセスが連続的アクセスアドレスであるか
否かを示す第1信号を出力し、 前記キャッシュメモリ手段は、複数のタグ格納部を有す
る第１メモリ部と、前記個々のタグ格納部に対応する複
数のキャッシュラインを有する第２メモリ部と、アクセ
スアドレス信号の第１の部分によって選択されるタグ格
納部のタグが前記アクセスアドレス信号の第２の部分に
一致するか否かを判定する比較部と、前記比較部の比較
結果を入力する制御部とを有し、 前記制御部は、フラグ手段と、前記アクセス制御手段に
よる次回アクセスにおいて前記第1信号が前記連続的ア
クセスアドレスである事を示すならば次回アクセスにお
ける前記比較部の判定結果が今回アクセスと同一キャッ
シュラインで一致になるかを判定し、一致になるべき場
合には前記フラグ手段を第１状態に、そうでない場合に
は前記フラグ手段を第２状態にするフラグ制御手段と、
前記アクセス制御手段によるアクセス時に前記第1信号
が連続的アクセスアドレスであることを示し且つ前記フ
ラグ手段が第1状態であるときは前記第１メモリ部のメ
モリ動作を抑止し前記第２メモリ部のキャッシュライン
をアクセスアドレス信号の第１の部分で選択させ、そう
でない場合には前記第１メモリ部及び第２メモリ部の動
作を許容し第１メモリ部のタグ格納部と第２メモリ部の
キャッシュラインとをアクセスアドレス信号の第１の部
分で選択させるメモリ動作制御手段と、を有して成るデ
ータ処理装置。 - 【請求項３】 前記フラグ制御手段は、前記アクセス制
御手段が出力するアクセスアドレス信号のうちキャッシ
ュラインのアクセス単位領域の選択に割り当てられる第
３の部分と、前記比較部の比較結果とを入力し、比較結
果がキャッシュヒット状態で且つ前記アクセスアドレス
信号の第３の部分がキャッシュラインの最終アクセス単
位領域以外の領域を示すとき前記フラグ手段を第１状態
とし、前記比較結果がキャッシュミス状態又は前記アク
セスアドレス信号の第３の部分が前記キャッシュライン
の最終アクセス単位領域を示すとき前記フラグ手段を第
２状態とするものである請求項２記載のデータ処理装
置。 - 【請求項４】 前記フラグ制御手段は、更に、前記比較
結果がキャッシュミス状態であることに呼応してキャッ
シュフィル動作が行われ且つキャッシュミス状態に係る
アクセスアドレス信号の第３の部分がキャッシュライン
の最終アクセス単位領域以外の領域を示すとき前記フラ
グ手段を第１状態とするものである請求項３記載のデー
タ処理装置。 - 【請求項５】 前記キャッシュメモリ手段は、第１メモ
リ部及び第２メモリ部が複数のウェイに分割され、前記
比較部がウェイ毎に前記一致判定を行ない、ウェイ毎の
前記一致判定結果に基づいて前記第２メモリ部の読み出
しデータをウェイ単位で選択するヒットウェイセレクタ
が設けられた、セットアソシアティブ形式であり、 前記メモリ動作制御手段は、キャッシュヒット状態に同
期して前記比較部によるウェイ毎の判定結果がロードさ
れるレジスタ手段と、前記フラグ手段が第１状態とされ
且つ前記第１信号が連続的アクセスアドレスであること
を示すとき前記レジスタ手段の出力を前記ヒットウェイ
セレクタに供給し、前記フラグ手段が第２状態にされ又
は前記第１信号が連続的アクセスアドレスでないことを
示すときに前記比較部の出力を前記ヒットウェイセレク
タに供給するウェイ選択情報セレクタと、を更に含んで
成る請求項３記載のデータ処理装置。 - 【請求項６】 前記キャッシュメモリ手段は、第１メモ
リ部及び第２メモリ部が複数のウェイに分割され、前記
比較部がウェイ毎に前記一致判定を行ない、ウェイ毎の
前記一致判定結果に基づいて前記第２メモリ部の読み出
しデータをウェイ単位で選択するヒットウェイセレクタ
が設けられた、セットアソシアティブ形式であり、 前記メモリ動作制御手段は、キャッシュヒット状態に呼
応して前記比較部によるウェイ毎の判定結果がロードさ
れると共にキャッシュミス状態に呼応してキャッシュフ
ィル動作の対象とされたウェイの指定情報がロードされ
るレジスタ手段と、前記フラグ手段の第１状態に基づい
て前記レジスタ手段の出力を前記ヒットウェイセレクタ
に供給し、前記フラグ手段の第２状態に基づいて前記比
較部の出力を前記ヒットウェイセレクタに供給するウェ
イ選択情報セレクタと、を更に含んで成る請求項４記載
のデータ処理装置。 - 【請求項７】 前記第２メモリ部は前記アクセス制御手
段がフェッチする命令の格納用とされるものである請求
項１乃至６の何れか１項記載のデータ処理装置。 - 【請求項８】 前記第１信号は、ノンオペレーション、
命令フェッチに関する通常命令フェッチ、及び命令フェ
ッチに関する強制命令フェッチをそれぞれ固有のコード
によって示す信号であり、前記通常命令フェッチに割り
当てられたコードは前回のアクセスアドレスに対して今
回のアクセスが連続的アクセスアドレスであることを意
味し、強制命令フェッチに割り当てられたコードは前回
のアクセスアドレスに対して今回のアクセスが非連続的
アクセスアドレスであることを意味するものである請求
項７記載のデータ処理装置。 - 【請求項９】 前記第２メモリ部は前記アクセス制御手
段がフェッチする命令と前記アクセス制御手段がアクセ
スするデータとの格納用とされ、前記第１信号は前回の
命令アクセスアドレスに対して今回の命令アクセスが連
続的アクセスアドレスであるか否かを示す信号とされ、 前記フラグ制御手段は、前記アクセス制御手段が出力す
るアクセスアドレス信号のうちキャッシュラインのアク
セス単位領域の選択に割り当てられる第３の部分と前記
比較部の比較結果とを入力し、命令アクセスにおいて前
記比較部による比較結果がキャッシュヒット状態で且つ
前記アクセスアドレス信号の第３の部分が前記キャッシ
ュラインの最終アクセス単位領域以外の領域を示すとき
フラグ手段を第１状態とし、前記比較結果がキャッシュ
ミス状態又は前記アクセスアドレス信号の第３の部分が
前記キャッシュラインの最終アクセス単位領域を示すと
き前記フラグ手段を第２状態とするものである請求項２
記載のデータ処理装置。 - 【請求項１０】 前記キャッシュメモリ手段は、第１メ
モリ部及び第２メモリ部が複数のウェイに分割され、前
記比較部がウェイ毎に前記一致判定を行ない、ウェイ毎
の前記一致判定結果に基づいて前記第２メモリ部の読み
出しデータをウェイ単位で選択するヒットウェイセレク
タが設けられた、セットアソシアティブ形式とされ、 前記第２メモリ部は前記アクセス制御手段がフェッチす
る命令と前記アクセス制御手段がアクセスするデータと
の格納用とされ、 前記第１信号は前回の命令アクセスアドレスに対して今
回の命令アクセスが連続的アクセスアドレスであるか否
かを示す信号とされ、 前記メモリ動作制御手段は、命令アクセスにおけるキャ
ッシュヒット状態に呼応して前記比較部によるウェイ毎
の判定結果がロードされると共に命令アクセスにおける
キャッシュミス状態に呼応してキャッシュフィル動作の
対象とされたウェイの指定情報がロードされるウェイレ
ジスタ手段と、前記フラグ手段の第１状態に基づいて前
記ウェイレジスタ手段の出力を前記ヒットウェイセレク
タに供給し、前記フラグ手段の第２状態に基づいて前記
比較部の出力を前記ヒットウェイセレクタに供給するウ
ェイ選択情報セレクタと、命令アクセス時のキャッシュ
ヒットに係るアクセスアドレス信号の第１の部分又は命
令アクセス時のキャッシュミスに係るアクセスアドレス
信号の第１の部分がロードされるアドレスレジスタ手段
とを含み、 前記フラグ制御手段は、前記アクセス制御手段が出力す
るアクセスアドレス信号のうちキャッシュラインのアク
セス単位領域の選択に割り当てられる第３の部分と前記
比較部の比較結果とを入力し、命令アクセスにおいて前
記比較部による比較結果がキャッシュヒット状態で且つ
前記アクセスアドレス信号の第３の部分が前記キャッシ
ュラインの最終アクセス単位領域以外の領域を示すと
き、又は命令アクセスにおいて前記比較結果がキャッシ
ュミス状態であることに呼応してキャッシュフィル動作
が行われ且つ当該キャッシュミス状態に係るアクセスア
ドレス信号の第３の部分がキャッシュラインの最終アク
セス単位領域以外の領域を示すとき前記フラグ手段を第
１状態とし、命令アクセスにおいて前記比較結果がキャ
ッシュミス状態であるとき、命令アクセスにおいて前記
アクセスアドレス信号の第３の部分が前記キャッシュラ
インの最終アクセス単位領域を示すとき、又はデータア
クセスにおけるキャッシュミス状態によってキャッシュ
フィルされるウェイ及びキャッシュラインが前記ウェイ
レジスタ手段及びアドレスレジスタ手段の保持値によっ
て特定されるものであるときに第２状態とするものであ
る請求項２記載のデータ処理装置。 - 【請求項１１】 前記第１信号は、ノンオペレーショ
ン、データアクセス、命令フェッチに関する通常命令フ
ェッチ、及び命令フェッチに関する強制命令フェッチを
それぞれ固有のコードによって示す信号であり、前記通
常命令フェッチに割り当てられたコードは前回のアクセ
スアドレスに対して今回のアクセスが連続的アクセスア
ドレスであることを意味し、強制命令フェッチに割り当
てられたコードは前回のアクセスアドレスに対して今回
のアクセスが非連続的アクセスアドレスであることを意
味するものである請求項９又は１０記載のデータ処理装
置。 - 【請求項１２】 アドレス信号を出力するアクセス制御
手段と、前記アクセス制御手段に接続されたキャッシュ
メモリ手段とを含み、 前記アクセス制御手段は、前回のアクセスアドレスに対
して今回のアクセスが連続的アクセスアドレスであるか
否かを示す第1信号を出力し、 前記キャッシュメモリ手段は、複数のタグ格納部を有す
る第１メモリ部と、前記個々のタグ格納部に対応する複
数のキャッシュラインを有する第２メモリ部と、前記第
２メモリ部で選択されたキャッシュラインの記憶情報を
格納可能なバッファ部と、アクセスアドレス信号の第１
の部分によって選択されるタグ格納部のタグが前記アク
セスアドレス信号の第２の部分に一致するか否かを判定
する比較部と、前記比較部の比較結果を入力する制御部
とを有し、 前記制御部は、フラグ手段と、前記アクセス制御手段に
よる次回アクセスにおいて前記第1信号が前記連続的ア
クセスアドレスである事を示すならば次回アクセスにお
ける前記比較部の判定結果が今回アクセスと同一キャッ
シュラインで一致になるかを判定し、一致になるべき場
合には前記フラグ手段を第１状態に、そうでない場合に
は前記フラグ手段を第２状態にするフラグ制御手段と、 前記アクセス制御手段によるアクセス時に前記フラグ手
段が第１状態にされるのに呼応して前記第２メモリ部で
選択されたキャッシュラインの記憶情報を前記バッファ
部に内部転送し、前記アクセス制御手段によるアクセス
時に前記第1信号が連続的アクセスアドレスであること
を示し且つ前記フラグ手段が第1状態であるときは前記
第１メモリ部及び第２のメモリ動作を抑止し前記バッフ
ァ部の格納データを選択させ、そうでない場合には前記
第１メモリ部及び第２メモリ部の動作を許容し第１メモ
リ部のタグ格納部と第２メモリ部のキャッシュラインと
をアクセスアドレス信号の第１の部分で選択させるメモ
リ動作制御手段と、を有して成るデータ処理装置。 - 【請求項１３】 前記フラグ制御手段は、前記アクセス
制御手段が出力するアクセスアドレス信号のうちキャッ
シュラインのアクセス単位領域の選択に割り当てられる
第３の部分と、前記比較部の比較結果とを入力し、比較
結果がキャッシュヒット状態で且つ前記アクセスアドレ
ス信号の第３の部分がキャッシュラインの最終アクセス
単位領域以外の領域を示すとき前記フラグ手段を第１状
態とし、前記比較結果がキャッシュミス状態又は前記ア
クセスアドレス信号の第３の部分が前記キャッシュライ
ンの最終アクセス単位領域を示すとき前記フラグ手段を
第２状態とするものである請求項１２記載のデータ処理
装置。 - 【請求項１４】 前記フラグ制御手段は、更に、前記比
較結果がキャッシュミス状態であることに呼応してキャ
ッシュフィル動作が行われ且つキャッシュミス状態に係
るアクセスアドレス信号の第３の部分がキャッシュライ
ンの最終アクセス単位領域以外の領域を示すとき前記フ
ラグ手段を第１状態とするものである請求項１３記載の
データ処理装置。 - 【請求項１５】 前記アクセス制御手段はキャッシュメ
モリ手段と一緒に同一半導体基板に設けられた中央処理
装置である請求項１乃至１４の何れか１項に記載のデー
タ処理装置。 - 【請求項１６】 前記アクセス制御手段はキャッシュメ
モリ手段と一緒に同一半導体基板に設けられたディジタ
ル信号処理手段である請求項１乃至１４の何れか１項に
記載のデータ処理装置。 - 【請求項１７】 請求項１５に記載のデータ処理装置
と、このデータ処理装置によってアクセスされるメモリ
手段と、前記データ処理装置の制御を受ける周辺回路と
を含んで成るデータ処理システム。 - 【請求項１８】 前記第２メモリ部は前記アクセス制御
手段がアクセスするデータの格納用とされ、前記第１信
号は前回のデータアクセスアドレスに対して今回のデー
タアクセスが連続的アクセスアドレスであるか否かを示
す信号とされ、 前記フラグ制御手段は、前記アクセス制御手段が出力す
るアクセスアドレス信号のうちキャッシュラインのアク
セス単位領域の選択に割り当てられる第３の部分と前記
比較部の比較結果とを入力し、データアクセスにおいて
前記比較部による比較結果がキャッシュヒット状態で且
つ前記アクセスアドレス信号の第３の部分が前記キャッ
シュラインの最終アクセス単位領域以外の領域を示すと
きフラグ手段を第１状態とし、前記比較結果がキャッシ
ュミス状態又は前記アクセスアドレス信号の第３の部分
が前記キャッシュラインの最終アクセス単位領域を示す
とき前記フラグ手段を第２状態とするものである請求項
２記載のデータ処理装置。 - 【請求項１９】 アドレス信号を出力するアドレス供給
回路を含むメモリアクセス制御回路と、 それぞれデータを格納する複数のメモリと、 前記複数のメモリのアクセスを制御する制御回路とを含
み、 前記制御回路は、前記メモリアクセス制御回路から出力
される先回のアドレス信号に対して今回のアドレス信号
が連続的であることを示す信号に応答し、先回のアドレ
ス信号によって選択されたメモリを選択的にアクセスす
ることを特徴とするデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350330A JPH11184752A (ja) | 1997-12-19 | 1997-12-19 | データ処理装置及びデータ処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9350330A JPH11184752A (ja) | 1997-12-19 | 1997-12-19 | データ処理装置及びデータ処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11184752A true JPH11184752A (ja) | 1999-07-09 |
Family
ID=18409760
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9350330A Withdrawn JPH11184752A (ja) | 1997-12-19 | 1997-12-19 | データ処理装置及びデータ処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11184752A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560679B2 (en) | 2000-06-05 | 2003-05-06 | Samsung Electronics Co., Ltd. | Method and apparatus for reducing power consumption by skipping second accesses to previously accessed cache lines |
| US6760810B2 (en) | 2000-12-22 | 2004-07-06 | Fujitsu Limited | Data processor having instruction cache with low power consumption |
| EP2309393A1 (en) | 2009-10-06 | 2011-04-13 | Fujitsu Limited | Cache memory control device, cache memory device, processor, and controlling method for storage device |
| EP2339474A1 (en) | 2009-12-25 | 2011-06-29 | Fujitsu Limited | Cache unit, arithmetic processing unit, and information processing unit |
| US9715461B2 (en) | 2014-03-03 | 2017-07-25 | Kabushiki Kaisha Toshiba | Cache memory control circuit and processor |
| CN120561045A (zh) * | 2025-07-29 | 2025-08-29 | 无锡国芯微高新技术有限公司 | 应用于psram控制器的数据读取方法、缓存设备和系统 |
-
1997
- 1997-12-19 JP JP9350330A patent/JPH11184752A/ja not_active Withdrawn
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6560679B2 (en) | 2000-06-05 | 2003-05-06 | Samsung Electronics Co., Ltd. | Method and apparatus for reducing power consumption by skipping second accesses to previously accessed cache lines |
| US6760810B2 (en) | 2000-12-22 | 2004-07-06 | Fujitsu Limited | Data processor having instruction cache with low power consumption |
| EP2309393A1 (en) | 2009-10-06 | 2011-04-13 | Fujitsu Limited | Cache memory control device, cache memory device, processor, and controlling method for storage device |
| EP2339474A1 (en) | 2009-12-25 | 2011-06-29 | Fujitsu Limited | Cache unit, arithmetic processing unit, and information processing unit |
| JP2011138212A (ja) * | 2009-12-25 | 2011-07-14 | Fujitsu Ltd | キャッシュ装置、演算処理装置及び情報処理装置 |
| US8862829B2 (en) | 2009-12-25 | 2014-10-14 | Fujitsu Limited | Cache unit, arithmetic processing unit, and information processing unit |
| US9715461B2 (en) | 2014-03-03 | 2017-07-25 | Kabushiki Kaisha Toshiba | Cache memory control circuit and processor |
| CN120561045A (zh) * | 2025-07-29 | 2025-08-29 | 无锡国芯微高新技术有限公司 | 应用于psram控制器的数据读取方法、缓存设备和系统 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20050301 |