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JPH11219305A - マイクロコンピュータのリセット装置及びマイクロコンピュータのリセット方法 - Google Patents

マイクロコンピュータのリセット装置及びマイクロコンピュータのリセット方法

Info

Publication number
JPH11219305A
JPH11219305A JP10022402A JP2240298A JPH11219305A JP H11219305 A JPH11219305 A JP H11219305A JP 10022402 A JP10022402 A JP 10022402A JP 2240298 A JP2240298 A JP 2240298A JP H11219305 A JPH11219305 A JP H11219305A
Authority
JP
Japan
Prior art keywords
microcomputer
reset
signal
pulse
counter value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP10022402A
Other languages
English (en)
Inventor
Toshiyuki Kamimura
俊之 上村
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Design Corp
Mitsubishi Electric Corp
Original Assignee
Renesas Design Corp
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Design Corp, Mitsubishi Electric Corp filed Critical Renesas Design Corp
Priority to JP10022402A priority Critical patent/JPH11219305A/ja
Priority to US09/108,311 priority patent/US6085319A/en
Priority to DE19834419A priority patent/DE19834419C2/de
Priority to KR1019980042254A priority patent/KR100288415B1/ko
Publication of JPH11219305A publication Critical patent/JPH11219305A/ja
Pending legal-status Critical Current

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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F15/00—Digital computers in general; Data processing equipment in general
    • G06F15/02—Digital computers in general; Data processing equipment in general manually operated with input through keyboard and computation using a built-in program, e.g. pocket calculators
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F11/00—Error detection; Error correction; Monitoring
    • G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
    • G06F11/0703—Error or fault processing not based on redundancy, i.e. by taking additional measures to deal with the error or fault not making use of redundancy in operation, in hardware, or in data representation
    • G06F11/0751—Error or fault detection not based on redundancy
    • G06F11/0754—Error or fault detection not based on redundancy by exceeding limits
    • G06F11/0757—Error or fault detection not based on redundancy by exceeding limits by exceeding a time limit, i.e. time-out, e.g. watchdogs
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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  • Computing Systems (AREA)
  • Computer Hardware Design (AREA)
  • Microcomputers (AREA)
  • Debugging And Monitoring (AREA)

Abstract

(57)【要約】 【課題】 マイクロコンピュータが暴走することなく正
常に動作している間は、マイクロコンピュータが定期的
にリセットパルスを８ビットタイマに出力する必要があ
り、マイクロコンピュータの処理負担が増大するという
課題があった。 【解決手段】 リングオシレータ発振回路１１から発振
された２ビットカウンタクロック信号を入力するとカウ
ンタ値をインクリメントする一方、エッジ検出回路１７
から２ビットカウンタリセット信号が出力されるとカウ
ンタ値をリセットし、カウンタ値が“３”になるとオー
バーフロー信号を出力する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、例えば、ＬＡＮ
に接続されている他のマイクロコンピュータと通信する
機能を有するマイクロコンピュータの動作が停止したと
き、そのマイクロコンピュータをリセットするマイクロ
コンピュータのリセット装置及びマイクロコンピュータ
のリセット方法に関するものである。
【０００２】
【従来の技術】図５は例えば特開平４−３３１１７号公
報に示された従来のマイクロコンピュータのリセット装
置を示す構成図であり、図において、１は発振子、２は
発振子１と接続され、マイクロコンピュータ６を駆動す
るクロック信号を生成するクロック発生回路、３は一定
の周期でパルス信号を発生するパルス発生回路、４はパ
ルス発生回路３から出力されたパルス信号を入力すると
カウンタ値をインクリメントする一方、マイクロコンピ
ュータ６からリセットパルスが出力されるとカウンタ値
をリセットし、カウンタ値が所定値に到達するとオーバ
ーフロー信号を出力する８ビットタイマ、５は８ビット
タイマ４からオーバーフロー信号が出力されるとリセッ
ト信号を発生するリセット信号発生回路、６はクロック
信号に同期して動作し、リセット信号発生回路５からリ
セット信号が出力されるとリセットされるマイクロコン
ピュータである。また、図６は複数のマイクロコンピュ
ータ６がＬＡＮに接続された状態を示す構成図であり、
図において、７はシリアルバスである。
【０００３】次に動作について説明する。複数のマイク
ロコンピュータ６がシリアルバス７に接続されている場
合、各マイクロコンピュータ６が通信機能を有していれ
ば、他のマイクロコンピュータにシリアルバス７を介し
てデータを転送することができるが、例えば、あるマイ
クロコンピュータ６がデータの転送中に発振子１がはず
れる等の偶発的な事故が発生すると、そのマイクロコン
ピュータ６は、シリアルバス７にドミナントレベルの信
号（例えば、Ｈレベルの信号）又はリセッシブレベルの
信号（例えば、Ｌレベルの信号）を出力した状態で停止
し続けることになる。
【０００４】仮に、Ｌレベルの信号を出力したまま停止
した場合には、他のマイクロコンピュータ６に対する影
響は少なく、他のマイクロコンピュータ６はそれ以降も
シリアルバス７を使用してデータを通信することができ
るが、Ｈレベルの信号を出力したまま停止した場合に
は、他のマイクロコンピュータ６はシリアルバス７にＬ
レベルの信号を出力しても、シリアルバス７の信号レベ
ルをＬレベルに遷移させることができず、それ以降の通
信が不可能になる。
【０００５】従って、このような事故が発生した場合に
は、マイクロコンピュータ６をリセットして、Ｈレベル
の信号をシリアルバス７に出力し続ける状態を解除する
必要がある。
【０００６】そこで、従来のマイクロコンピュータのリ
セット装置では、このような事故が発生した場合には、
以下に示すようにして、マイクロコンピュータ６をリセ
ットするようにしている。
【０００７】まず、発振子１がはずれる等の事故が発生
していない通常時では、マイクロコンピュータ６は、ク
ロック発生回路２から出力されるクロック信号に同期し
て動作することができるので、定期的にリセットパルス
を８ビットタイマ４に出力する。
【０００８】これにより、８ビットタイマ４のカウント
値が定期的にリセットされ、８ビットタイマ４からオー
バーフロー信号が出力されることがなく、リセット信号
発生回路５からマイクロコンピュータ６にリセット信号
が出力されることはない。
【０００９】しかし、発振子１がはずれる等の事故が発
生した場合には、クロック発生回路２からクロック信号
がマイクロコンピュータ６に供給されないため、マイク
ロコンピュータ６の動作が停止し、定期的にリセットパ
ルスを８ビットタイマ４に出力することができなくな
る。
【００１０】これにより、８ビットタイマ４のカウント
値が定期的にリセットされないため、パルス発生回路３
から出力されるパルス信号を受けて、８ビットタイマ４
のカウント値がやがてオーバーフローし、８ビットタイ
マ４からオーバーフロー信号がリセット発生回路５に出
力される。
【００１１】そして、リセット信号発生回路５は、８ビ
ットタイマ４からオーバーフロー信号を受けると、リセ
ット信号をマイクロコンピュータ６に出力するので、マ
イクロコンピュータ６がリセットされることになる。こ
れにより、Ｈレベルの信号をシリアルバス７に出力し続
ける状態が解除される。
【００１２】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータのリセット装置は以上のように構成されているの
で、発振子１がはずれる等の事故が発生してマイクロコ
ンピュータ６の動作が停止した場合には、マイクロコン
ピュータ６をリセットすることができるが、マイクロコ
ンピュータ６が暴走することなく正常に動作している間
は、マイクロコンピュータ６が定期的にリセットパルス
を８ビットタイマ４に出力する必要があり、マイクロコ
ンピュータ６の処理負担が増大するなどの課題があっ
た。
【００１３】また、マイクロコンピュータ６が正常に動
作していても、マイクロコンピュータ６の処理内容によ
っては、８ビットタイマ４のカウント値がオーバーフロ
ーする前に、発振子１が停止する場合があり、その停止
時の信号レベルとタイミングによってはマイクロコンピ
ュータ６からリセットパルスを出力し続けるため、リセ
ット信号発生回路５からリセット信号を出力することが
できなくなるという課題もあった。さらに、マイクロコ
ンピュータ６からのリセットパルスで処理するため、発
振子１の停止を検出したのち、迅速な事後処理ができな
いという課題もあった。
【００１４】この発明は上記のような課題を解決するた
めになされたもので、マイクロコンピュータの処理負担
を増大させることなく、マイクロコンピュータの動作が
停止したときマイクロコンピュータをリセットすること
ができるマイクロコンピュータのリセット装置及びマイ
クロコンピュータのリセット方法を得ることを目的とす
る。
【００１５】
【課題を解決するための手段】この発明に係るマイクロ
コンピュータのリセット装置は、パルス発振手段から発
振されたパルス信号を入力するとカウンタ値をインクリ
メントする一方、エッジ検出手段により立ち上がりエッ
ジが検出されるとカウンタ値をリセットし、カウンタ値
が所定値に到達するとオーバーフロー信号を出力するよ
うにしたものである。
【００１６】この発明に係るマイクロコンピュータのリ
セット装置は、パルス発振手段から発振されたパルス信
号を入力するとカウンタ値をインクリメントする一方、
エッジ検出手段により立ち下がりエッジが検出されると
カウンタ値をリセットし、カウンタ値が所定値に到達す
るとオーバーフロー信号を出力するようにしたものであ
る。
【００１７】この発明に係るマイクロコンピュータのリ
セット装置は、パルス発振手段の動作を許可するか否か
を設定するレジスタを設けたものである。
【００１８】この発明に係るマイクロコンピュータのリ
セット装置は、マイクロコンピュータの命令によりクロ
ック信号が停止される場合には、パルス信号の発振を停
止するようにしたものである。
【００１９】この発明に係るマイクロコンピュータのリ
セット装置は、パルス発振手段から発振されるパルス信
号のパルス幅を設定する設定手段を設けたものである。
【００２０】この発明に係るマイクロコンピュータのリ
セット装置は、複数のハーフラッチをシリアルに接続し
てエッジ検出手段を構成するようにしたものである。
【００２１】この発明に係るマイクロコンピュータのリ
セット装置は、外部からリセット信号が入力された場合
には、オーバーフロー信号の出力の有無に拘わらず、マ
イクロコンピュータをリセットするようにしたものであ
る。
【００２２】この発明に係るマイクロコンピュータのリ
セット方法は、パルス信号を入力するとカウンタ値をイ
ンクリメントする一方、エッジ検出ステップにより立ち
上がりエッジが検出されるとカウンタ値をリセットし、
カウンタ値が所定値に到達するとオーバーフロー信号を
出力するようにしたものである。
【００２３】この発明に係るマイクロコンピュータのリ
セット方法は、パルス信号を入力するとカウンタ値をイ
ンクリメントする一方、エッジ検出ステップにより立ち
下がりエッジが検出されるとカウンタ値をリセットし、
カウンタ値が所定値に到達するとオーバーフロー信号を
出力するようにしたものである。
【００２４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるマ
イクロコンピュータのリセット装置を示す構成図であ
り、図において、１１は一定の周期で２ビットカウンタ
クロック信号（パルス信号）を発振するリングオシレー
タ発振回路（パルス発振手段）、１２はリングオシレー
タ発振回路１１の動作を許可するか否かを設定するレジ
スタ、１３はＡＮＤ回路、１４，１５は２ビットカウン
タクロック信号を発振するまでのリレー時間を生成する
インバータ、１６はリングオシレータ発振回路１１の動
作を許可する旨を示すデータがレジスタ１２に設定され
ると、一定の周期で２ビットカウンタクロック信号を出
力する分周回路である。
【００２５】また、１７はマイクロコンピュータを駆動
する外部発振入力Ｘｉｎ（クロック信号）に同期して動
作し、リングオシレータ発振回路１１から発振された２
ビットカウンタクロック信号の立ち上がりエッジを検出
して、２ビットカウンタリセット信号を出力するエッジ
検出回路（エッジ検出手段）、１８，１９，２０はシリ
アルに接続されたハーフラッチ、２１は一方の入力端子
がハーフラッチ１９のＱＣ端子と接続され、他方の入力
端子がハーフラッチ２０のＱ端子と接続されたＯＲ回
路、２２は一方の入力端子がＯＲ回路２１の出力端子と
接続され、他方の入力端子が外部リセットの入力端子２
９と接続されたＡＮＤ回路、２３は外部からリセット信
号が入力されるとハーフラッチ１８，１９，２０をリセ
ットするＡＮＤ回路である。
【００２６】また、２４はリングオシレータ発振回路１
１から発振された２ビットカウンタクロック信号を入力
するとカウンタ値をインクリメントする一方、エッジ検
出回路１７から２ビットカウンタリセット信号が出力さ
れるとカウンタ値をリセットし、カウンタ値が“３”に
なるとオーバーフロー信号を出力する２ビットカウンタ
回路（カウント手段）、２５は２ビットカウンタ回路２
４からオーバーフロー信号が出力されると、リセット信
号を出力する内部リセット発生回路（リセット手段）、
２６はフリップフロップ、２７は内部リセット発生回路
２５又は外部からリセット信号が出力されると、内部リ
セット信号を出力してマイクロコンピュータをリセット
するＡＮＤ回路（リセット手段）、２８は外部発振入力
Ｘｉｎを入力する入力端子、２９は外部リセットの入力
端子である。
【００２７】図２はマイクロコンピュータがＬＡＮに接
続された状態を示す構成図であり、図において、３１は
マイクロコンピュータ、３２は外部発振入力Ｘｉｎから
システムクロックを生成するクロック発生回路、３３は
リングオシレータ発振回路１１，エッジ検出回路１７及
び２ビットカウンタ回路２４から構成された発振停止検
出回路、３４は内部リセット発生回路２５及びＡＮＤ回
路２７から構成された内部リセット発生回路、３５はシ
ステムクロックに同期してデータを送受信する通信制御
回路、３６は入出力ポート、３７は送受信ドライバ、３
８はシリアルバスである。なお、図３はこの発明の実施
の形態１によるマイクロコンピュータのリセット方法を
示すフローチャートである。
【００２８】次に動作について説明する。まず、リング
オシレータ発振回路１１のレジスタ１２に、リングオシ
レータ発振回路１１の動作を許可する旨を示すデータ
（例えば“１”）が設定された場合において、外部発振
入力Ｘｉｎを発振する発振子がはずれる等の事故が発生
していない通常時では、２ビットカウンタ回路２４が、
リングオシレータ発振回路１１から発振された２ビット
カウンタクロック信号を入力するごとに、カウンタ値を
インクリメントするが（ステップＳＴ１，ＳＴ２，ＳＴ
４）、エッジ検出回路１７におけるハーフラッチ１８，
１９，２０のＣ端子に外部発振入力Ｘｉｎが一定の周期
で入力されるので、エッジ検出回路１７におけるハーフ
ラッチ１８，１９，２０が外部発振入力Ｘｉｎに同期し
て動作する（図４を参照）。なお、外部発振入力Ｘｉｎ
の周波数は２ビットカウンタクロック信号の周波数の２
倍以上である。
【００２９】これにより、リングオシレータ発振回路１
１から出力される２ビットカウンタクロック信号がＬレ
ベルからＨレベルに移行してから（立ち上がりエッ
ジ）、外部発振入力Ｘｉｎの２サイクル後に、ハーフラ
ッチ２０のＱ端子の信号レベルとハーフラッチ１９のＱ
Ｃ端子の信号レベルの双方がＬレベルになるため、ＡＮ
Ｄ回路２２から２ビットカウンタリセット信号（Ｌレベ
ルの信号）が出力される（ステップＳＴ１，ＳＴ２，Ｓ
Ｔ３）。
【００３０】なお、外部からリセット信号が入力されて
いないときは、外部リセットの入力端子２９と接続され
たＡＮＤ回路２２の入力端子の信号レベルは、Ｈレベル
である。
【００３１】従って、２ビットカウンタ回路２４のカウ
ント値は、図４に示すように、２ビットカウンタクロッ
ク信号を入力するごとに、インクリメントされて、
“１”の値になるが（ステップＳＴ１，ＳＴ２，ＳＴ
４）、エッジ検出回路１７のＡＮＤ回路２２から２ビッ
トカウンタリセット信号を受けたとき、リセットされて
“０”の値になる（ステップＳＴ１，ＳＴ２，ＳＴ
３）。
【００３２】これにより、発振子がはずれる等の事故が
発生していない通常時では、２ビットカウンタ回路２４
からオーバーフロー信号が出力されないので、内部リセ
ット発生回路２５からリセット信号が出力されず、ＡＮ
Ｄ回路２７から内部リセット信号が出力されることはな
い。
【００３３】一方、リングオシレータ発振回路１１のレ
ジスタ１２に、リングオシレータ発振回路１１の動作を
許可する旨を示すデータ（例えば“１”）が設定された
場合において、外部発振入力Ｘｉｎを発振する発振子が
はずれる等の事故が発生して外部発振入力Ｘｉｎが停止
した場合には、２ビットカウンタ回路２４が、上述した
通常時と同様に、リングオシレータ発振回路１１から発
振された２ビットカウンタクロック信号を入力するごと
に、カウンタ値をインクリメントする（ステップＳＴ
１，ＳＴ２，ＳＴ４）。
【００３４】しかしながら、外部発振入力Ｘｉｎが停止
した場合には、エッジ検出回路１７におけるハーフラッ
チ１８，１９，２０のＣ端子に外部発振入力Ｘｉｎが一
定の周期で入力されないので、ハーフラッチ１８，１
９，２０が動作することができない。このため、エッジ
検出回路１７のＡＮＤ回路２２から２ビットカウンタリ
セット信号が出力されず、２ビットカウンタ回路２４の
リセット端子の信号レベルがＨレベルに保持される。
【００３５】従って、２ビットカウンタ回路２４のカウ
ント値は、図４に示すように、リセットされることな
く、２ビットカウンタクロック信号を入力するごとにイ
ンクリメントされ、カウンタ値が“３”になると、カウ
ント値がオーバーフローし、２ビットカウンタ回路２４
からオーバーフロー信号が出力される（ステップＳＴ
５，ＳＴ６）。
【００３６】これにより、発振子がはずれる等の事故が
発生して外部発振入力Ｘｉｎが停止した場合には、２ビ
ットカウンタ回路２４からオーバーフロー信号が出力さ
れるので、内部リセット発生回路２５からリセット信号
が出力され、ＡＮＤ回路２７から内部リセット信号が出
力される。
【００３７】その結果、マイクロコンピュータ３１の通
信制御回路３５及び入出力ポート３６がリセットされ
（ステップＳＴ７）、Ｈレベルの信号をシリアルバス３
８に出力し続ける状態が解除される。
【００３８】なお、この実施の形態１では、内部リセッ
ト発生回路２５からリセット信号が出力された結果、Ａ
ＮＤ回路２７が内部リセット信号を出力するものについ
て示したが、外部からリセット信号が入力された場合に
は、内部リセット発生回路２５からリセット信号が出力
されなくても、ＡＮＤ回路２７から内部リセット信号が
出力されるので、必要に応じて、マイクロコンピュータ
を強制的にリセットすることができる。
【００３９】また、この実施の形態１では、リングオシ
レータ発振回路１１のレジスタ１２に、リングオシレー
タ発振回路１１の動作を許可する旨を示すデータ（例え
ば“１”）が設定されたものについて示したが、リング
オシレータ発振回路１１のレジスタ１２に、リングオシ
レータ発振回路１１の動作を禁止する旨を示すデータ
（例えば“０”）が設定された場合には、リングオシレ
ータ発振回路１１から２ビットカウンタクロック信号が
出力されず、消費電流を抑制することができる。
【００４０】以上で明らかなように、この実施の形態１
によれば、リングオシレータ発振回路１１から発振され
た２ビットカウンタクロック信号を入力するとカウンタ
値をインクリメントする一方、エッジ検出回路１７から
２ビットカウンタリセット信号が出力されるとカウンタ
値をリセットし、カウンタ値が“３”になるとオーバー
フロー信号を出力するように構成したので、マイクロコ
ンピュータ３１の処理負担を増大させることなく、マイ
クロコンピュータ３１の動作が停止したときにマイクロ
コンピュータ３１をリセットすることができる効果を奏
する。
【００４１】実施の形態２．上記実施の形態１では、エ
ッジ検出回路１７が２ビットカウンタクロック信号の立
ち上がりエッジを検出するものについて示したが、２ビ
ットカウンタクロック信号の立ち下がりエッジを検出す
るようにしてもよく、上記実施の形態１と同様の効果を
奏することができる。
【００４２】実施の形態３．上記実施の形態１および実
施の形態２では、リングオシレータ発振回路１１の動作
を許可するか否かを設定するレジスタ１２を設けたもの
について示したが、マイクロコンピュータの命令により
外部発振入力Ｘｉｎが停止される場合には、２ビットカ
ウンタクロック信号の発振を停止するようにしてもよ
い。
【００４３】これにより、例えば、マイクロコンピュー
タが、外部発振入力Ｘｉｎを停止して、マイクロコンピ
ュータの動作を正常に停止する場合のように、マイクロ
コンピュータの動作を監視する必要がない場合には、リ
ングオシレータ発振回路１１から２ビットカウンタクロ
ック信号が出力されず、消費電流を抑制することができ
る。
【００４４】実施の形態４．上記実施の形態１から実施
の形態３では、２ビットカウンタクロック信号のパルス
幅を変更せず、常に同一のパルス幅の２ビットカウンタ
クロック信号を発振するものについて示したが、例え
ば、分周回路１６の分周比を変更する設定器を設け、２
ビットカウンタクロック信号のパルス幅を必要に応じて
変更するようにしてもよい。
【００４５】これにより、マイクロコンピュータの処理
内容やＬＡＮのシステム構成等に応じて、マイクロコン
ピュータが停止してからリセットするまでの時間を適宜
変更することができる効果を奏する。
【００４６】
【発明の効果】以上のように、この発明によれば、パル
ス発振手段から発振されたパルス信号を入力するとカウ
ンタ値をインクリメントする一方、エッジ検出手段によ
り立ち上がりエッジが検出されるとカウンタ値をリセッ
トし、カウンタ値が所定値に到達するとオーバーフロー
信号を出力するように構成したので、マイクロコンピュ
ータの処理負担を増大させることなく、マイクロコンピ
ュータの動作が停止したときマイクロコンピュータをリ
セットすることができる効果がある。
【００４７】この発明によれば、パルス発振手段から発
振されたパルス信号を入力するとカウンタ値をインクリ
メントする一方、エッジ検出手段により立ち下がりエッ
ジが検出されるとカウンタ値をリセットし、カウンタ値
が所定値に到達するとオーバーフロー信号を出力するよ
うに構成したので、マイクロコンピュータの処理負担を
増大させることなく、マイクロコンピュータの動作が停
止したときマイクロコンピュータをリセットすることが
できる効果がある。
【００４８】この発明によれば、パルス発振手段の動作
を許可するか否かを設定するレジスタを設けるように構
成したので、マイクロコンピュータの動作を監視する必
要がない場合には、消費電流を抑制することができる効
果がある。
【００４９】この発明によれば、マイクロコンピュータ
の命令によりクロック信号が停止される場合には、パル
ス信号の発振を停止するように構成したので、マイクロ
コンピュータの動作を監視する必要がない場合には、消
費電流を抑制することができる効果がある。
【００５０】この発明によれば、パルス発振手段から発
振されるパルス信号のパルス幅を設定する設定手段を設
けるように構成したので、マイクロコンピュータが停止
してからリセットするまでの時間を必要に応じて適宜変
更することができる効果がある。
【００５１】この発明によれば、複数のハーフラッチを
シリアルに接続してエッジ検出手段を構成するようにし
たので、パルス発振手段から発振されるパルス信号とマ
イクロコンピュータを駆動するクロック信号が同時に、
ＬレベルからＨレベル又はＨレベルからＬレベルに遷移
したときに生じうるメタステーブルから回避することが
できるようになり、その結果、エッジ検出手段が誤動作
することなく、そのパルス信号の立ち上がりエッジ又は
立ち下がりエッジを検出することができる効果がある。
【００５２】この発明によれば、外部からリセット信号
が入力された場合には、オーバーフロー信号の出力の有
無に拘わらず、マイクロコンピュータをリセットするよ
うに構成したので、必要に応じて、マイクロコンピュー
タを強制的にリセットすることができる効果がある。
【００５３】この発明によれば、パルス信号を入力する
とカウンタ値をインクリメントする一方、エッジ検出ス
テップにより立ち上がりエッジが検出されるとカウンタ
値をリセットし、カウンタ値が所定値に到達するとオー
バーフロー信号を出力するように構成したので、マイク
ロコンピュータの処理負担を増大させることなく、マイ
クロコンピュータの動作が停止したときマイクロコンピ
ュータをリセットすることができる効果がある。
【００５４】この発明によれば、パルス信号を入力する
とカウンタ値をインクリメントする一方、エッジ検出ス
テップにより立ち下がりエッジが検出されるとカウンタ
値をリセットし、カウンタ値が所定値に到達するとオー
バーフロー信号を出力するように構成したので、マイク
ロコンピュータの処理負担を増大させることなく、マイ
クロコンピュータの動作が停止したときマイクロコンピ
ュータをリセットすることができる効果がある。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるマイクロコン
ピュータのリセット装置を示す構成図である。
【図２】 マイクロコンピュータがＬＡＮに接続された
状態を示す構成図である。
【図３】 この発明の実施の形態１によるマイクロコン
ピュータのリセット方法を示すフローチャートである。
【図４】 各種信号の波形を示す信号波形図である。
【図５】 従来のマイクロコンピュータのリセット装置
を示す構成図である。
【図６】 複数のマイクロコンピュータがＬＡＮに接続
された状態を示す構成図である。
【符号の説明】
１１ リングオシレータ発振回路（パルス発振手段）、
１２ レジスタ、１７エッジ検出回路（エッジ検出手
段）、１８，１９，２０ ハーフラッチ、２４２ビット
カウンタ回路（カウント手段）、２５ 内部リセット発
生回路（リセット手段）、２７ ＡＮＤ回路（リセット
手段）。

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】 パルス信号を発振するパルス発振手段
    と、マイクロコンピュータを駆動するクロック信号に同
    期して動作し、上記パルス発振手段から発振されたパル
    ス信号の立ち上がりエッジを検出するエッジ検出手段
    と、上記パルス発振手段から発振されたパルス信号を入
    力するとカウンタ値をインクリメントする一方、上記エ
    ッジ検出手段により立ち上がりエッジが検出されるとカ
    ウンタ値をリセットし、カウンタ値が所定値に到達する
    とオーバーフロー信号を出力するカウント手段と、上記
    カウント手段からオーバーフロー信号が出力されると、
    マイクロコンピュータをリセットするリセット手段とを
    備えたマイクロコンピュータのリセット装置。
  2. 【請求項２】 パルス信号を発振するパルス発振手段
    と、マイクロコンピュータを駆動するクロック信号に同
    期して動作し、上記パルス発振手段から発振されたパル
    ス信号の立ち下がりエッジを検出するエッジ検出手段
    と、上記パルス発振手段から発振されたパルス信号を入
    力するとカウンタ値をインクリメントする一方、上記エ
    ッジ検出手段により立ち下がりエッジが検出されるとカ
    ウンタ値をリセットし、カウンタ値が所定値に到達する
    とオーバーフロー信号を出力するカウント手段と、上記
    カウント手段からオーバーフロー信号が出力されると、
    マイクロコンピュータをリセットするリセット手段とを
    備えたマイクロコンピュータのリセット装置。
  3. 【請求項３】 パルス発振手段の動作を許可するか否か
    を設定するレジスタを設けたことを特徴とする請求項１
    または請求項２記載のマイクロコンピュータのリセット
    装置。
  4. 【請求項４】 パルス発振手段は、マイクロコンピュー
    タの命令によりクロック信号が停止される場合には、パ
    ルス信号の発振を停止することを特徴とする請求項１ま
    たは請求項２記載のマイクロコンピュータのリセット装
    置。
  5. 【請求項５】 パルス発振手段から発振されるパルス信
    号のパルス幅を設定する設定手段を設けたことを特徴と
    する請求項１から請求項４のうちのいずれか１項記載の
    マイクロコンピュータのリセット装置。
  6. 【請求項６】 複数のハーフラッチをシリアルに接続し
    てエッジ検出手段を構成することを特徴とする請求項１
    から請求項５のうちのいずれか１項記載のマイクロコン
    ピュータのリセット装置。
  7. 【請求項７】 リセット手段は、外部からリセット信号
    が入力された場合には、オーバーフロー信号の出力の有
    無に拘わらず、マイクロコンピュータをリセットするこ
    とを特徴とする請求項１から請求項６のうちのいずれか
    １項記載のマイクロコンピュータのリセット装置。
  8. 【請求項８】 マイクロコンピュータを駆動するクロッ
    ク信号に同期して動作し、パルス信号の立ち上がりエッ
    ジを検出するエッジ検出ステップと、そのパルス信号を
    入力するとカウンタ値をインクリメントする一方、その
    エッジ検出ステップにより立ち上がりエッジが検出され
    るとカウンタ値をリセットし、カウンタ値が所定値に到
    達するとオーバーフロー信号を出力するカウントステッ
    プとを設け、そのカウントステップからオーバーフロー
    信号が出力されると、マイクロコンピュータをリセット
    するマイクロコンピュータのリセット方法。
  9. 【請求項９】 マイクロコンピュータを駆動するクロッ
    ク信号に同期して動作し、パルス信号の立ち下がりエッ
    ジを検出するエッジ検出ステップと、そのパルス信号を
    入力するとカウンタ値をインクリメントする一方、その
    エッジ検出ステップにより立ち下がりエッジが検出され
    るとカウンタ値をリセットし、カウンタ値が所定値に到
    達するとオーバーフロー信号を出力するカウントステッ
    プとを設け、そのカウントステップからオーバーフロー
    信号が出力されると、マイクロコンピュータをリセット
    するマイクロコンピュータのリセット方法。
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