JPH11511879A - メモリシステム - Google Patents

Abstract

(57)【要約】 ディスク装置をエミュレートするソリッドステートメモリであって、論理セクタアドレスをメインメモリアドレスに変換する変換手段と、ブロック単位で消去可能な不揮発性メモリセルから構成されるメインメモリとを備え、メインメモリ内の書き込まれていない位置を指すために第一のポインタが使用され、前記書き込まれていない位置を含む消去可能ブロックの次の消去されていない消去可能ブロックを指すために第二のポインタが使用され、第一のポインタと第二のポインタの間に少なくとも一つの消去状態の消去可能ブロックが常にあることを保証すべく制御手段が設けられていることを特徴とするソリッドステートメモリ。

Description

【発明の詳細な説明】 メモリシステム 本発明はメモリシステムに関し、具体的には、ブロック構造のデータを記憶す るメモリシステムに関する。本発明は、不揮発性メモリセルを記憶媒体として使 用する場合に適用される。本発明で使用する不揮発性メモリセルは具体的には、 個々のセルを消去するのではなく、メモリセルのブロックを消去することのでき る種類のメモリセルである。フラッシュＥＰＲＯＭセル、カルコゲニドメモリセ ル、フェロオプティックセルなどの各種メモリセルを使用することができる。 コンピュータ用の一般的なメモリ記憶装置の多くは、磁気ディスク装置のよう な回転する記憶媒体を基本としている。しかし、回転記憶媒体にはいくつかの欠 点がある。これらの装置は回転する円板から構成されるため、比較的大きな電力 を必要とする。シーク待ち時間（ヘッドが正しい位置に移動するのにかかる時間 ）および回転待ち時間（トラックの正しい部分の位置を見つけるのにかかる時間 ）のために、これらの装置は読出し／書込みが比較的遅い。磁気ディスクは比較 的重く、あまり頑丈ではない（衝撃に敏感である）。対照的に、半導体メモリは 軽量かつ頑丈で、消費電力もごくわずかであり、動作が高速である。以上の理由 から、磁気ディスクと等価のソリッドステート装置の使用が望ましい。ソリッド ステートメモリとして選択される特定の半導体は、高密度、不揮発性で、ビット あたりのコストが低いことが好ましい。このことから、フラッシュメモリは候補 として理想的である。 ソリッドステートディスク装置用の記憶媒体としてフラッシュメモリを使用す る従来技術の文献は多い。これらの文献には以下の特許が含まれる。ＥＰ０３９ ２８９５、ＥＰ０４２４１９１、ＥＰ０５２２７８０、ＥＰ０５９７７０６、Ｅ Ｐ０６１７３６３、ＥＰ０６１８５３５、ＥＰ０６１９５４１、ＧＢ２２５１３ ２３、ＷＯ９３０２４１８、ＷＯ９４１９７４６、ＷＯ９４２０９０６、ＷＯ９ ４２３３６９、ＷＯ９４２３４３２、ＷＯ９５１４２７２、ＷＯ９５１００８３ 、ＵＳ４５１１９６４、ＷＯ８４００６２８、ＷＯ９５１００８３、ＷＯ９５１ ４２７２。これらの文献の多くは共通するある特徴を有する。例えば、大部分の 文献は、ホストコンピュータの論理アドレス（通常はＣＨＳ（シリンダ−ヘッド −セクタ）フォーマットである）をフラッシュメモリの物理アドレスに、または フラッシュメモリの 物理アドレスを生成するのに使用する中間アドレスに変換するテーブルの使用を 開示している。また、大部分の文献は、一つのブロックが、別のブロックを実質 的に上まわる回数書き込まれることがないようにする何らかの手段を有する。フ ラッシュソリッドステートディスクエミュレータの第三の共通する特徴は、半導 体への書込みを高速化するバッファである。バッファは通常、ＳＲＡＭ（スタテ ィックランダムアクセスメモリ）などの高速メモリから作られる。 フラッシュメモリを記憶媒体として使用する全てのソリッドステートディスク エミュレーションシステムは、セルの消去および書込みを制御する何らかの方法 も有していなければならない。これらのセルは、消去に比較的長い時間がかかる こと、及び一度セルに書き込むと、セルを消去しなければ再度書き込むことがで きないことがその理由である。本発明は、ソリッドステートディスクエミュレー ティングシステムに使用することができるメモリセルの書込みおよび消去を制御 するアルゴリズムを使用する。 ＥＰＯ５２２７８０には、各セルの消去回数、各メモリブロックのステータス 、およびメモリに書き込むべきデータを保持 するバッファを記録したメモリ管理テーブルを使用するソリッドステートディス クのための制御方法が記載されている。この方法は、最初のブロックを消去する 前に消去されるセクタを別のブロックにコピーすることを含む。 ＥＰ０３９２８９５は、メモリ動作を高速化するためにフラッシュメモリへの 書込みをバッファリングするキャッシュメモリの使用に関する。これに開示され たメモリシステムは、「各データファイルが最後に書き込まれてからの時間」を 判定する手段を使用する。この特許は、エラーの修正および欠陥の置換にも関す るが、これらは以下に論じる分割出願の主題でもある。 ＥＰ０６１８５３５は、欠陥置換を備えたソリッドステートディスクエミュレ ータに関する。 ＥＰ０６１７３６３は、フラッシュメモリ中の欠陥セルを、メモリ中の欠陥位 置から予備の位置を指すポインタを使用することによって修正する方法に関する 。 ＥＰ０４２４１９１は、規定された順序でアクセス可能なメモリに順次データ を記憶する方法に関する。メモリの欠陥は、順序付けされたディレクトリに記憶 され、メモリの書込み時には、これらの欠陥位置はスキップされる。 ＥＰ０６１９５４１は、中央処理装置からのランダムアクセスが可能なソリッ ドステートディスクエミュレーティングシステムを提供する。このシステムはま た、各メモリブロックの消去回数を計数し、これによってプロックが多数回書き 込まれた場合にはそのブロックを回避することができる。 ＥＰ０５９７７０６は、ホストが与えた論理セクタアドレスを半導体メモリの 物理アドレスにマップするマップＲＯＭを使用するソリッドステート周辺記憶装 置を開示している。半導体メモリの全ての不良セクタのアドレスがマップＲＯＭ に記録される。このマッピングを制御するためにマイクロシーケンサが使用され る。 ＧＢ２２５１３２３には、フラッシュメモリ用のディスクエミュレーションシ ステムが記載されている。この開示に記載されたクリーンアップ動作は、ある条 件を満足するときにバックグラウンドタスクとして生じるという意味でのみ自動 である。反復使用回数の最も少ないブロックか、または消去されたセクタの数が 最も多いブロックが消去される。これによって、消去するブロックが本質的にラ ンダムに選択される。 ＷＯ９４２０９０６には、ディスク装置の動作をエミュレー トするのに使用するフラッシュファイルシステムが開示されている。このシステ ムは、書込み可能なフラッシュメモリブロックに関する情報を記憶するブロック 割当てマップを使用する。ブロックを更新するときには、未使用のブロックの位 置が見つかるまで割当てマップが調べられる。転送ユニットを使用して、システ ムのメモリ再生を容易にしている。転送ユニットは、書き込まれていない消去さ れたメモリブロックである。古いデータ（古いブロック）を含むメモリブロック のアクティブデータ（現在有効なデータ）は、転送ユニット（新しいブロック） の同じ位置に書き込まれ、古いブロックは消去される。次いで、この古いブロッ クが転送ユニットになる。 ＷＯ９４２３４３２には、フラッシュメモリの大容量記憶アーキテクチャが開 示されている。変更されたデータファイルを空の大容量記憶ブロックにプログラ ムすることによって消去サイクルは回避される。記憶領域はマルチセクタ消去に よって定期的にクリーンアップされる。カウンタを使用して、最大回数を超えて 消去されるブロックがないことを保証する。 ＷＯ９４２３３６９には、ＷＯ９４２３４３２と非常に類似したフラッシュメ モリの大容量記憶アーキテクチャが開示され ている。これらの二つの開示は同じ出願人によるものである。 ＷＯ９４１９７４６には、一度に２バイトを記憶するフラッシュソリッドステ ート装置が開示されている。セクタがフラッシュメモリに書き込まれるたびに、 それとともにヘッダも書き込まれる。そのセクタの古いバージョンがメモリ中に 存在する場合には、それには無効の印がつけられる。記憶空間があるしきい値を 下まわるとクリーンアップ動作が実行される。セクタからの良好なデータは、バ ッファにコピーされ、セクタが消去されると、この良好なデータは再びそのセク タへコピーされる。 ＷＯ８４００６２８には、記憶媒体の欠陥を管理する方法が開示されている。 この方法には、ホストからアドレスを受け取ること、そのアドレスより下位の欠 陥位置の数で受け取ったアドレスを補償すること、および補償されたアドレスに アクセスすることが含まれる。記憶媒体の欠陥位置が順序づけられたリストが構 築される。 ＷＯ９５１００８３では、各ブロックが受けた消去回数を計数するためのカウ ンタを使用し、データファイルの更新バージョンを新しい位置にコピーする。シ ステムをクリーンアップするためにブロックは定期的に消去される。半導体メモ リ中のブ ロックは、市販のハードディスクのセクタサイズに適合するようにサイズが決め られる。 ＷＯ９５１４２７２は、アクセスすべき論理ブロックの番号から正しい開始物 理アドレスを生成する方法を提供する。 本発明の好ましい実施形態は、メモリ全体を通じた消去／書込みサイクルの自 動等化を提供する。この自動等化は、ある時間の後のバックグラウンドタスクと してではなく、データの書込みの最中に等化が実施されるという点で完全な意味 において自動である。本発明の好ましい実施形態は記憶データの自動圧縮も提供 する。本発明の好ましい実施形態はまた、使用可能なフラッシュメモリ容量を１ ００％の効率で使用することができる。すなわち、使用可能なフラッシュメモリ を全て使用することができる。本発明の好ましい実施形態を、どんなサイズの消 去可能ブロックを有するフラッシュメモリにも使用することができる。消去可能 ブロックのサイズが５１２バイトである必要はない。これによって、記憶された 各データセグメントに誤り訂正コードを含めることが可能となる。本発明はまた 、物理アドレス空間からフラッシュアドレス空間への変換を非常に単純化する。 本発明は、ディスク装置をエミュレートするソリッドステートメモリであって 、論理アドレスを記憶装置にアクセスするための第二のアドレスに変換する変換 手段と、ブロック単位で消去可能な不揮発性メモリセルから構成される記憶装置 を備えており、記憶装置内の書き込まれていない位置を指すために第一のポイン タが使用され、前記書き込まれていない位置を含む消去可能ブロックの次の消去 されていない消去可能ブロックを指すために第二のポインタが使用され、第一の ポインタと第二のポインタの間に少なくとも一つ消去された状態の消去可能ブロ ックが常にあることを保証すべく制御手段が設けられていることを特徴とするソ リッドステートメモリを提供する。前記記憶装置内の書き込まれていない位置が 記憶装置内の最下位の書き込まれていない位置であるソリッドステートメモリ。 記憶装置内の前記書き込まれていない位置が記憶装置内の最上位の書き込まれ ていない位置であるソリッドステートメモリ。 前記書き込まれていない位置を含む消去可能ブロックの次順の消去されていな い消去可能ブロックが、第一のポインタより上の最も下位の物理アドレスを有す る消去されていない消去可能ブロックであるソリッドステートメモリ。 前記書き込まれていない位置を含む消去可能ブロックの次順の消去されていな い消去可能ブロックが、第一のポインタより下の最も上位の物理アドレスを有す る消去されていない消去可能ブロックであるソリッドステートメモリ。 前記書き込まれていない位置を含む消去可能ブロックの次順の消去されていな い消去可能ブロックが、適当なアルゴリズムによって決定されるソリッドステー トメモリ。記憶装置へのデータの書込み速度を向上させるためにバッファを使用 するソリッドステートメモリ。 前記バッファがＳＲＡＭバッファであるソリッドステートメモリ。 前記バッファがＤＲＡＭバッファであるソリッドステートメモリ。 前記記憶装置がフラッシュＥＰＲＯＭであるソリッドステートメモリ。 前記記憶装置がカルコゲニドセルから構成されたソリッドステートメモリ。 前記記憶装置がフェロオプティックメモリであるソリッドステートメモリ。 前記制御手段が、マイクロプロセッサ、マイクロコントローラ、またはステー トマシンによって提供されるソリッドステートメモリ。 本出願においては、書き込まれていない位置とは、これまで書き込まれたこと のない位置を意味するのではなく、消去状態にある位置を意味する。 本出願においては、第二のアドレスを、物理アドレス、物理ブロックアドレス 、または中間アドレスとすることができる。 本発明を、添付図面に参照して例示的な方法で具体的に説明する。 第１図は、磁気ディスク装置をエミュレートするメモリシステムのブロック図 である。 第２図は、フラッシュメモリ内の細分化部分の階層を示す図である。 第３Ａ図および第３Ｂ図は、書込み／消去アルゴリズムが、メインフラッシュ メモリの消去および書込み動作を実施した位置および頻度を管理する方法を示す 図である。 第３Ａ図は、消去／書込みアルゴリズムが実施される前のフラッシュメモリを 示す図である。第３Ｂ図は、書込み／消去ア ルゴリズムが実施された後の同じフラッシュメモリを示す図である。 第１図を参照すると、フラッシュメモリ１０は、ホストから受け取ったデータ の主記憶装置として使用される。フラッシュメモリ１０はメモリコントローラ１ ２によって制御される。メモリコントローラ１２は、フラッシュメモリ１０と特 定技術に依存しないインタフェース１４との間で動作する。メモリコントローラ １２は、物理メモリ（フラッシュメモリ１０）内の高レベル機能の低レベル実行 を制御する。メモリコントローラ１２は、特定のメモリ技術に依存する。 特定技術に依存しないインタフェース１４は、メモリコントローラ１２をシス テムコントローラ１６に接続する。システムコントローラ１６は、メインフラッ シュメモリ１０内のブロック構造データ、およびフラッシュメモリ１０へのデー タの書込みを高速化するために含められる書込みバッファ１８内のブロック構造 データの記憶およびアクセスを管理する。システムコントローラ１６は以下の機 能を実行する。システムコントローラは、ホストからの論理アドレスを、フラッ シュメモリ１０での使用に適したアドレスに変換する。この変換を以下、論理− 物理アドレス変換と称する。この変換により、一つまたは複数の中間アドレスが 生成されることがある。システムコントローラは、必要な全てのアドレスルック アップテーブルを保持する。システムコントローラは、フラッシュメモリ１０の 欠陥位置を管理する。システムコントローラは書込みバッファ１８を管理する。 システムコントローラは、フラッシュメモリ１０のブロック消去を管理する。シ ステムコントローラは、電力の投入／除去後のシステムの起動／遮断を管理する 。 ホストからのセクタ書込みは全て、書込みバッファ１８に送られる。これによ って、フラッシュメモリの低速書込み速度の影響が最小限となる。セクタデータ は、書込みバッファ１８からフラッシュメモリ１０にバックグラウンドタスクと して転送される。書込み速度が重要でない用途では、書込みバッファ１８を省略 することができる。 システムコントローラ１６は、補助記憶装置２０およびホストインターフェー ス２２に接続される。補助記憶装置２０は、フラッシュメモリ１０の欠陥ブロッ ク及び消去可能ブロックテーブル、アドレス変換テーブル、エラーログ、マイク ロコントローラファームウェアなどの情報を記憶するのに使用される。 補助記憶装置には、ホストインターフェース２２から直接にアクセスすることが でき、直接にマップされたメモリアドレス空間をホストに提供することができる 。第２図を参照すると、メインのフラッシュメモリ１０は以下の細分化階層に配 置される。フラッシュメモリは、一つまたは複数の半導体チップ３０から構成さ れる。半導体チップ３０は、論理的意味を一切持たない物理的細分化部分である 。消去ブロック３２は、半導体チップ３０の細分化部分である。消去ブロックは 、一回の消去動作で消去することができる最小数のセルである。半導体チップ中 の消去ブロックの数は、チップサイズおよびチップ構成に応じて変化する。長方 形のワード位置群がフラッシュブロックとして割り当てられる。フラッシュブロ ック３４は、欠陥管理においてマスク可能な最小のブロックサイズである。セル が不良である場合に、マスクしたり、置換したりすることができる最小の領域が フラッシュブロック３４である。欠陥マッピングは、一つのフラッシュブロック ３４の細分性（granularity）を有する。セクタは、ディスクエミュレーション プロトコルに基づく一つのデータ単位である。フラッシュメモリに記憶されたデ ータ（一般には、５１２バイトにＥＣＣバイトおよびヘッダを加えたも の）を以下、フラッシュセクタと称する。ホストのオペレーティングシステムに よって送られたデータ（一般に５１２バイト）を以下、ホストセクタと称する。 ホストセクタは、ホストとのデータ転送の基本単位である。最も一般的なホスト セクタのサイズは５１２バイトである。フレーム３６はフラッシュブロック３４ の、例えば、長方形のフラッシュブロック３４内の行などのアドレス可能なサブ ユニットである。各ワード３８は、特定技術に依存しないインタフェース１４で アドレス可能な最小単位としてランダムにアクセス可能である。ワードサイズは 、メモリシステムのデータ入出力の幅によって設定され、１、２、または４バイ トとすることができる。 ワード内のビットの実際の物理的位置は、本発明に使用するアルゴリズムには トランスペアレントである。フラッシュメモリは単に、ワード位置の長方形アレ イとして取り扱われる。 フラッシュブロック３４のサイズは、ホストセクタサイズ（ほとんどの場合５ １２バイト）、フレームサイズ、またはワードサイズと等しくなるように設定す ることができる。メモリハーベスト（メモリ全体のうちのデータ記憶に使用でき る部分）は、あるフラッシュブロックサイズの値よりも小さい値で 停滞し、そのためフラッシュブロックサイズをさらに小さくしてもメモリハーベ ストの増大にはつながらない。しかし、フラッシュブロックサイズが小さいこと に関連する欠点がある。フラッシュブロックのサイズが小さいほど、より多くの 記憶管理空間が必要となる。コンポーネント試験の複雑さも増大する。したがっ て、フラッシュブロックのサイズには最適な範囲がある。 本発明のコンセプトから逸脱することなく、各種アドレス指定フォーマットを 本発明とともに使用することができる。 メモリを１００％利用するためには、セクタの開始アドレスは、前のセクタの 終端アドレスの直後のワードでなければならない。これを達成するため、開始ア ドレスは、シングルワードの分解能（resolution）に規定される。フラッシュセ クタは隙間をあけずに記憶されるので、フラッシュセクタは、フラッシュブロッ クおよび消去ブロックの両方をオーバフローする。このような場合のフラッシュ セクタは分割セクタとして知られ、その連続領域は、次のフラッシュブロックま たは消去ブロックの最初に置かれる。したがって、フラッシュブロック内のフラ ッシュセクタの開始アドレスはフラッシュブロックごとに異な る。これを容易に管理できるのを確実にするには、消去ブロックが書き込まれる 順序がそれらの物理アドレス指定の順序に正確に対応するのを保証する必要があ る。フラッシュブロック内に欠陥セルがある場合には、そのブロックはマスクさ れて除外される。そのため、フラッシュセクタの一部が一つのフラッシュブロッ クに記憶され、次のフラッシュブロックがマスクされて除外され、フラッシュセ クタの残りの部分が、マスクされて除外されたフラッシュブロックの直上のフラ ッシュブロックに記憶されるような状況が生じることがある。したがってフラッ シュメモリ空間は不連続となることがある。 第３Ａ図および第３Ｂ図に、書込み／消去アルゴリズムが、メインフラッシュ メモリの消去および書込み動作の実施される位置および頻度を管理する方法を示 す。第３Ａ図は、消去／書込み段階の前のフラッシュメモリを示す図である。第 ３Ｂ図は、書込み／消去段階後の同じフラッシュメモリを示す図である。 このアルゴリズムは、二つのポインタ、すなわち書込みポインタおよび消去ポ インタの存在に基づく。これらはそれぞれ、現在の書込みおよび消去位置を規定 する。位置は、物理セクタアドレスとして規定され、ポインタは、物理セクタア ドレス空 間を循環する。書込みポインタは、次のセクタ書込み動作が実施されなければな らない物理セクタの番号を規定する。このセクタの物理的位置は、メモリシステ ム内のシステムコントローラ１６によるデータ書込みに備えて事前に消去されて いることが保証されている。書き込まれるセクタデータは、ホストからのセクタ 書込み後の書込みバッファ１８からのものでもよいし、または消去ブロックの消 去動作に備えたメインフラッシュメモリ１０内の別のセクタからのものでもよい 。セクタ書込み動作に続いて、書込みポインタは一つ増分されて、次の上位の物 理セクタアドレスを指す。書込みポインタが、使用可能な最も上位の物理セクタ アドレスに達したときには、ポインタはラップアラウンドし、使用可能なもっと も下位の物理アドレスを指す。 消去ポインタは、次に消去される予定の消去ブロックのフラッシュメモリ空間 における消去ブロックアドレスを規定する。消去ポインタの第二フィールドは、 消去ブロックの最下段に位置する最初の完全なセクタの物理セクタ番号を規定す る。消去ブロックの消去動作後に、消去ブロック番号が一つ増分される。ルック アップテーブル（以下、消去ブロックテーブルと称す）から、消去ポインタが指 す消去ブロックの最初のセクタの物理 セクタアドレスが提供される。その消去ブロックが全て欠陥で、書込み可能なセ クタを全く含まない（これは、消去ブロックテーブル中の特定のエントリで示さ れる）場合は、消去ポインタは再び増分される。消去ポインタが、使用可能な最 上位の消去ブロックに達したときには、ポインタは、メモリの最下位部分に戻り 、使用可能な最下位の消去ブロックを指す。消去ブロックは、現在の書込み位置 の直上の消去されたセクタ位置の数がほぼ一定に保たれるような速度で消去され る。したがって消去動作は、消去ポインタで規定されたセクタ番号と書込みポイ ンタで規定されたセクタ番号の差があるしきい値より小さくなったときに実行さ れる。消去ブロックを消去する前に、その消去ブロック内の有効データを含むセ クタを再配置しなければならない。この有効データの再配置は、有効データを含 むセクタを再配置バッファ（以下、転送バッファと称す）に読み出し、次いでこ れらのセクタを、書込みポインタが指す位置に書き込むことによって実施される 。論理−物理アドレス変換テーブルは、そのセクタの新しい物理セクタアドレス を指すように更新される。このようにして有効セクタのみが再配置され、古いデ ータを有するセクタは自動的に消去されるので、記憶データの自動 圧縮が提供される。 このアルゴリズムによって確立されたプロセスは、消去されたメモリの連続し た小領域が、フラッシュメモリ空間全体を循環し、その上部境界で遭遇する断片 化されたセクタを排除し、その下部境界でそれらを圧縮し、再配置することと等 価であると考えることができる。 本発明の範囲内で前述の実施形態に各種修正を実施できることを理解されたい 。例えば、代替配置として、消去されたメモリセルの連続領域を別の方向に移動 させることができる。すなわち下部境界が、下部境界の直下の断片化されたセク タを排除する場合には、有効データは、上部境界の直下の位置に書き込まれる。

Claims (1)

1. 【特許請求の範囲】 １．予め定義された物理アドレスをそれぞれが有する複数の記憶手段と、論理ア ドレスを前記予め定義された物理アドレスの一つに変換する変換手段とを含み、 前記記憶手段が、ブロック単位で消去可能な不揮発性メモリセルから構成される メモリ装置であって、前記メモリが、空いている記憶手段を指す第一のポインタ を記憶する手段と、所定の順序に従って、前記書き込まれていない位置を含む消 去可能ブロックの次の消去されていない消去可能ブロックを指す第二のポインタ を記憶する手段とを含み、第一のポインタが指す記憶手段と第二のポインタが指 す記憶手段の間に、少なくとも一つの空の消去可能ブロックが常にあることを保 証すべく制御手段が設けられていることを特徴とするメモリ装置。 ２．記憶装置内の前記書き込まれていない位置が記憶装置の最も下位の書き込ま れていない位置であることを特徴とする請求の範囲第１項に記載のソリッドステ ートメモリ。 ３．記憶装置内の前記書き込まれていない位置が記憶装置の最も上位の書き込ま れていない位置であることを特徴とする請求 の範囲第１項に記載のソリッドステートメモリ。 ４．前記書き込まれていない位置を含む消去可能ブロックの次順の消去されてい ない消去可能ブロックが、第一のポインタより上の最も下位の物理アドレスを有 する消去されていない消去可能ブロックであることを特徴とする請求の範囲第１ 項または第２項に記載のソリッドステートメモリ。 ５．前記書き込まれていない位置を含む消去可能ブロックの次順の消去されてい ない消去可能ブロックが、第一のポインタより下の最も上位の物理アドレスを有 する消去されていない消去可能ブロックであることを特徴とする請求の範囲第１ 項または第３項に記載のソリッドステートメモリ。 ６．前記書き込まれていない位置を含む消去可能ブロックの次順の消去されてい ない消去可能ブロックが適当なアルゴリズムによって決定されることを特徴とす る請求の範囲第１項から第５項のいずれか一項に記載のソリッドステートメモリ 。 ７．記憶装置へのデータの書込み速度を向上させるためにバッファを使用するこ とを特徴とする請求の範囲第１項から第６項のいずれか一項に記載のソリッドス テートメモリ。 ８．前記バッファがＳＲＡＭバッファであることを特徴とする 請求の範囲第７項に記載のソリッドステートメモリ。 ９．前記バッファがＤＲＡＭバッファであることを特徴とする請求の範囲第７項 に記載のソリッドステートメモリ。 １０．前記記憶装置がフラッシュＥＰＲＯＭであることを特徴とする請求の範囲 第１項から第９項のいずれか一項に記載のソリッドステートメモリ。 １１．前記記憶装置がカルコゲニドセルから構成されることを特徴とする請求の 範囲第１項から第１０項のいずれか一項に記載のソリッドステートメモリ。 １２．前記記憶装置がフェロオプティックメモリであることを特徴とする請求の 範囲第１項から第１１項のいずれか一項に記載のソリッドステートメモリ。 １３．前記制御手段が、マイクロプロセッサ、マイクロコントローラ、またはス テートマシンによって提供されることを特徴とする請求の範囲第１項から第１２ 項のいずれか一項に記載のソリッドステートメモリ。