JPH118392A - Thin-film transistor - Google Patents
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- Thin Film Transistor (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、絶縁基板の上に下
から順にゲート電極、ゲート絶縁膜及び半導体薄膜を積
層したボトムゲート型の薄膜トランジスタに関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a bottom gate type thin film transistor in which a gate electrode, a gate insulating film, and a semiconductor thin film are sequentially stacked from below on an insulating substrate.
【０００２】[0002]
【従来の技術】図６を参照して従来のボトムゲート型薄
膜トランジスタの製造方法並びに構造を簡潔に説明す
る。まず（１）に示す様に、ガラスなどからなる基板１
の上に薄膜トランジスタの基本構造を形成する。具体的
には、基板１の表面にゲート電極２、ゲート絶縁膜３、
半導体薄膜４を下から順に重ねてボトムゲート型薄膜ト
ランジスタの基本構造を形成している。例えば、基板１
の上にＭｏ又はＣｒをスパッタリングで成膜し、所定の
形状にパタニングしてゲート電極２としている。次に、
ＣＶＤ法でＳｉＯ2 を堆積しゲート絶縁膜３としてい
る。更に、ＬＰＣＶＤ法で非晶質シリコンを堆積し、半
導体薄膜４としている。次に（２）に示す様に結晶化工
程（結晶化アニール）を行う。即ち、基板１の表面にエ
ネルギービーム２８を照射して、半導体薄膜４を非晶質
シリコンから多結晶シリコンに転換する。エネルギービ
ーム２８としては例えばエキシマレーザビームを用いる
ことができる。続いて（３）に示す様に不純物注入工程
を行い、半導体薄膜４に選択的に不純物２９を注入して
薄膜トランジスタ２２のソース領域Ｓ及びドレイン領域
Ｄを形成する。具体的には、ゲート電極２に整合するマ
スク３０を半導体薄膜４の上に形成し、これを介して例
えばイオンシャワードーピングにより不純物２９を注入
する。この結果、マスク３０の直下は不純物２９が注入
されないので薄膜トランジスタ２２のチャネル領域Ｃｈ
（活性層）となる。最後に（４）に示す様に、ボトムゲ
ート型薄膜トランジスタ２２を層間絶縁膜５で被覆す
る。この層間絶縁膜５は例えばＰＳＧをＣＶＤにより堆
積して得られる。この層間絶縁膜５にエッチングでコン
タクトホールを開口した後、アルミニウムなどをスパッ
タリングで成膜し所定の形状にパタニングして配線６に
加工する。この配線６はコンタクトホールを介して薄膜
トランジスタ２２のソース領域Ｓに電気接続している。
又、ＩＴＯなどからなる透明導電膜をスパッタリングで
成膜した後所定の形状にパタニングして画素電極９に加
工する。この画素電極９はコンタクトホールを介して薄
膜トランジスタ２２のドレイン領域Ｄに電気接続してい
る。係る構成を有する薄膜半導体装置はアクティブマト
リクス型表示パネルの駆動基板に好適である。2. Description of the Related Art A method of manufacturing a conventional bottom gate type thin film transistor and its structure will be briefly described with reference to FIG. First, as shown in (1), a substrate 1 made of glass or the like is used.
The basic structure of the thin film transistor is formed on the substrate. Specifically, a gate electrode 2, a gate insulating film 3,
The basic structure of the bottom gate type thin film transistor is formed by stacking the semiconductor thin films 4 in order from the bottom. For example, substrate 1
A gate electrode 2 is formed by depositing Mo or Cr by sputtering and patterning it into a predetermined shape. next,
SiO 2 is deposited by a CVD method to form a gate insulating film 3. Further, amorphous silicon is deposited by an LPCVD method to form a semiconductor thin film 4. Next, a crystallization step (crystallization annealing) is performed as shown in (2). That is, the surface of the substrate 1 is irradiated with the energy beam 28 to convert the semiconductor thin film 4 from amorphous silicon to polycrystalline silicon. As the energy beam 28, for example, an excimer laser beam can be used. Subsequently, an impurity implantation step is performed as shown in (3), and an impurity 29 is selectively implanted into the semiconductor thin film 4 to form a source region S and a drain region D of the thin film transistor 22. Specifically, a mask 30 matching the gate electrode 2 is formed on the semiconductor thin film 4, and an impurity 29 is injected through the mask 30 by, for example, ion shower doping. As a result, the impurity 29 is not implanted immediately below the mask 30, so that the channel region Ch of the thin film transistor 22 is not formed.
(Active layer). Finally, the bottom gate type thin film transistor 22 is covered with the interlayer insulating film 5 as shown in (4). This interlayer insulating film 5 is obtained, for example, by depositing PSG by CVD. After opening a contact hole in the interlayer insulating film 5 by etching, aluminum or the like is formed by sputtering, patterned into a predetermined shape, and processed into the wiring 6. The wiring 6 is electrically connected to the source region S of the thin film transistor 22 via a contact hole.
Further, a transparent conductive film made of ITO or the like is formed by sputtering, and then patterned into a predetermined shape to be processed into the pixel electrode 9. The pixel electrode 9 is electrically connected to the drain region D of the thin film transistor 22 via a contact hole. The thin film semiconductor device having such a configuration is suitable for a driving substrate of an active matrix display panel.
【０００３】[0003]
【発明が解決しようとする課題】上述したボトムゲート
構造はレーザアニールによる結晶化を行なう時に問題が
ある。結晶化する半導体薄膜４は、概ねチャネル領域Ｃ
ｈとなる部分がゲート電極２の直上に位置し、ソース領
域Ｓ及びドレイン領域Ｄとなる部分はガラスなどからな
る基板１上にある。この為、レーザビームの照射により
エネルギーを与えた時、ガラスなどからなる基板１上と
金属からなるゲート電極２上では、熱の伝導状態や放散
状態に相違が出てくる。よって、最適なレーザエネルギ
ーがチャネル領域Ｃｈとソース領域Ｓ及びドレイン領域
Ｄで異なる為、大きなキャリア移動度が得られる最適エ
ネルギーでのレーザ照射ができなくなる。即ち、レーザ
アニールによる結晶化を行なう場合、金属ゲート電極２
上の半導体薄膜４とガラス基板１上の半導体薄膜４の両
者に同時にレーザビームなどのエネルギービーム２８を
照射する訳であるが、一旦溶融化して冷却過程で固化す
る間に、金属ゲート電極２上では熱がゲート配線を伝わ
って水平方向に放散する為、比較的短時間に固化する。
この為、金属ゲート電極２上とガラス基板１上とでは結
晶化した半導体薄膜４の結晶粒が異なり、キャリア移動
度が均一でなくなる。極端に言うと、金属ゲート電極２
上の半導体薄膜４の結晶粒径を大きくしようとすると、
ガラス基板１上の半導体薄膜４は照射エネルギーが高く
なり過ぎて蒸発することがある。逆に、ガラス基板１上
の半導体薄膜４の結晶状態を正常にしようとすると、金
属ゲート電極２上の半導体薄膜４は結晶粒径が小さくな
ってしまう。The above-described bottom gate structure has a problem when performing crystallization by laser annealing. The semiconductor thin film 4 to be crystallized generally has a channel region C.
The portion to be h is located immediately above the gate electrode 2, and the portions to be the source region S and the drain region D are on the substrate 1 made of glass or the like. For this reason, when energy is given by the irradiation of the laser beam, the heat conduction state and the heat dissipation state differ between the substrate 1 made of glass or the like and the gate electrode 2 made of metal. Therefore, since the optimum laser energy differs between the channel region Ch and the source region S and the drain region D, laser irradiation at the optimum energy at which large carrier mobility can be obtained cannot be performed. That is, when crystallization is performed by laser annealing, the metal gate electrode 2
Both the upper semiconductor thin film 4 and the semiconductor thin film 4 on the glass substrate 1 are irradiated with an energy beam 28 such as a laser beam at the same time. In this case, the heat is transmitted in the gate wiring and dissipated in the horizontal direction, so that it solidifies in a relatively short time.
Therefore, the crystal grains of the crystallized semiconductor thin film 4 are different between the metal gate electrode 2 and the glass substrate 1, and the carrier mobility is not uniform. Extremely speaking, the metal gate electrode 2
To increase the crystal grain size of the semiconductor thin film 4 above,
The semiconductor thin film 4 on the glass substrate 1 may evaporate due to too high irradiation energy. On the other hand, if the crystal state of the semiconductor thin film 4 on the glass substrate 1 is to be made normal, the semiconductor thin film 4 on the metal gate electrode 2 has a small crystal grain size.
【０００４】他の問題点として、ボトムゲート型の薄膜
トランジスタはソース領域Ｓ及びドレイン領域Ｄとチャ
ネル領域Ｃｈ（活性層）とがゲート電極２の段差を乗り
越えて形成されている。一般に、半導体薄膜４は平坦な
部分に比べ、段差部分は厚みが２割程度小さくなる傾向
がある。半導体薄膜４が局所的に薄くなると、その部分
に応力が集中する為段切れの原因になる。又、チャネル
が不均一に形成される為トランジスタの動作特性に悪影
響を及ぼす。As another problem, in the bottom gate type thin film transistor, the source region S and the drain region D and the channel region Ch (active layer) are formed over the step of the gate electrode 2. In general, the thickness of the semiconductor thin film 4 at the step portion tends to be smaller by about 20% than at the flat portion. When the semiconductor thin film 4 is locally thinned, stress concentrates on that portion, which causes disconnection. Further, since the channel is formed non-uniformly, the operation characteristics of the transistor are adversely affected.
【０００５】[0005]
【課題を解決する為の手段】上述した従来の技術の課題
を解決する為に以下の手段を講じた。即ち、本発明に係
る薄膜トランジスタは、基本的な構成として、基板の上
に形成された導体膜からなるゲート電極と、ゲート絶縁
膜を介して該ゲート電極より上層に形成され該ゲート電
極に整合するチャネル領域とその両側に位置するソース
領域及びドレイン領域とを備えた半導体薄膜と、該ソー
ス領域及びドレイン領域に接続する配線とを備えてい
る。特徴事項として、該ソース領域及びドレイン領域の
下側にもゲート絶縁膜を介して該ゲート電極と同層の導
体膜からなるダミー電極が残されており、実質的にチャ
ネル領域、ソース領域及びドレイン領域に渡って半導体
薄膜に段差が生じない様にしている。Means for Solving the Problems In order to solve the above-mentioned problems of the prior art, the following measures have been taken. That is, the thin film transistor according to the present invention has, as a basic configuration, a gate electrode made of a conductor film formed on a substrate, and is formed above the gate electrode with a gate insulating film interposed therebetween so as to match the gate electrode. The semiconductor thin film includes a channel region and a source region and a drain region located on both sides thereof, and a wiring connected to the source region and the drain region. As a characteristic feature, a dummy electrode made of a conductor film of the same layer as the gate electrode is also left below the source region and the drain region via a gate insulating film, and substantially a channel region, a source region and a drain region are formed. Steps are not generated in the semiconductor thin film over the region.
【０００６】好ましくは、前記ゲート電極と前記ダミー
電極とは互いに分離して形成されている。又好ましく
は、前記ゲート電極と前記ダミー電極とは該ゲート絶縁
膜の厚みより大きな距離を隔てて互いに分離している。
又好ましくは、前記ダミー電極は配線を介して該ソース
領域及びドレイン領域と同電位に接続されている。又好
ましくは、前記半導体薄膜はエネルギービームの照射に
より結晶化した多結晶半導体薄膜である。[0006] Preferably, the gate electrode and the dummy electrode are formed separately from each other. Preferably, the gate electrode and the dummy electrode are separated from each other by a distance larger than the thickness of the gate insulating film.
Preferably, the dummy electrode is connected to the source region and the drain region at the same potential via a wiring. Preferably, the semiconductor thin film is a polycrystalline semiconductor thin film crystallized by irradiation with an energy beam.
【０００７】本発明によれば、ボトムゲート構造の薄膜
トランジスタを形成する際、半導体薄膜の下側にはチャ
ネル領域となる部分に加えソース領域及びドレイン領域
となる部分にも導体層が配されている。半導体薄膜４の
下地構造が基板全体に渡って同じ様になることで、半導
体薄膜の結晶化にレーザアニールを用いる際、チャネル
領域の部分とソース領域及びドレイン領域の部分の結晶
性がほぼ同等となり、トランジスタ動作特性の改善が可
能になる。又、ゲート電極と同層の導体膜でダミー電極
を設けることにより、ソース領域からチャネル領域を通
ってドレイン領域に至るまで段差が緩和されることにな
り、段差部分での断線を防ぐことが可能になる。なお、
ゲート電極とダミー電極は同時に形成できる為、何ら工
程増加を生じることなく段差の緩和が可能である。特
に、ゲート電極とダミー電極とを電気的に分離し、且つ
ソース領域及びドレイン領域とそれぞれのダミー電極と
を同電位とすることで、薄膜トランジスタの寄生容量を
抑制できる。According to the present invention, when a thin film transistor having a bottom gate structure is formed, a conductor layer is disposed below a semiconductor thin film in a portion serving as a source region and a drain region in addition to a portion serving as a channel region. . Since the underlying structure of the semiconductor thin film 4 is the same over the entire substrate, when using laser annealing for crystallization of the semiconductor thin film, the crystallinity of the channel region portion and the source region and the drain region portion become substantially equal. As a result, the transistor operating characteristics can be improved. In addition, by providing a dummy electrode with a conductive film in the same layer as the gate electrode, the step is reduced from the source region to the drain region through the channel region, and disconnection at the step portion can be prevented. become. In addition,
Since the gate electrode and the dummy electrode can be formed at the same time, the step can be reduced without increasing the number of steps. In particular, the parasitic capacitance of the thin film transistor can be suppressed by electrically separating the gate electrode and the dummy electrode and setting the source and drain regions and the respective dummy electrodes to the same potential.
【０００８】[0008]
【発明の実施の形態】以下図面を参照して本発明の実施
の形態を詳細に説明する。図１は、本発明に係る薄膜ト
ランジスタを示す模式図である。（Ｚ）は薄膜トランジ
スタの平面図である。（Ｘ）は、（Ｚ）に示したＸ−Ｘ
線に沿って切断した断面図である。（Ｙ）は、同じく
（Ｚ）に示したＹ−Ｙ線に沿って切断した断面図であ
る。図示する様に、本薄膜トランジスタはボトムゲート
構造を有し、下から順にゲート電極２とゲート絶縁膜３
と半導体薄膜４を積層したものである。ゲート電極２は
金属などの導体膜からなり、ガラスなどからなる基板１
の上にパタニング形成されている。半導体薄膜４はゲー
ト絶縁膜３を介してゲート電極２より上層に形成されて
いる。この半導体薄膜４は例えばレーザビームなどのエ
ネルギービームの照射により結晶化した多結晶シリコン
である。半導体薄膜４はゲート電極２に整合するチャネ
ル領域Ｃｈとその両側に位置するソース領域Ｓ及びドレ
イン領域Ｄとを備えている。半導体薄膜４は二層の層間
絶縁膜５ａ，５ｂにより被覆されている。その上には配
線６がパタニング形成されている。配線６は二層の層間
絶縁膜５ａ，５ｂに開口したコンタクトホールを介し
て、薄膜トランジスタのソース領域Ｓ及びドレイン領域
Ｄに電気接続している。（Ｚ）では、ドレイン領域Ｄと
配線６とを接続するコンタクトホールをＣＯＮ１で表わ
している。配線６はパシベーション膜７により被覆され
ている。その上には平坦化膜８を介して画素電極９がパ
タニング形成されている。画素電極９は平坦化膜８及び
パシベーション膜７に開口したコンタクトホールを介し
て、ドレイン領域Ｄ側の配線６に電気接続している。Embodiments of the present invention will be described below in detail with reference to the drawings. FIG. 1 is a schematic diagram showing a thin film transistor according to the present invention. (Z) is a plan view of the thin film transistor. (X) is XX shown in (Z).
It is sectional drawing cut | disconnected along the line. (Y) is a sectional view taken along the line YY shown in (Z). As shown in the drawing, the present thin film transistor has a bottom gate structure, and a gate electrode 2 and a gate insulating film 3 in order from the bottom.
And the semiconductor thin film 4 are laminated. The gate electrode 2 is made of a conductive film such as a metal, and the substrate 1 is made of glass or the like.
The pattern is formed on the top. The semiconductor thin film 4 is formed above the gate electrode 2 with the gate insulating film 3 interposed therebetween. This semiconductor thin film 4 is, for example, polycrystalline silicon crystallized by irradiation with an energy beam such as a laser beam. The semiconductor thin film 4 has a channel region Ch matching the gate electrode 2 and a source region S and a drain region D located on both sides thereof. The semiconductor thin film 4 is covered with two interlayer insulating films 5a and 5b. The wiring 6 is formed thereon by patterning. The wiring 6 is electrically connected to the source region S and the drain region D of the thin film transistor via contact holes opened in the two interlayer insulating films 5a and 5b. In (Z), the contact hole connecting the drain region D and the wiring 6 is represented by CON1. The wiring 6 is covered with a passivation film 7. A pixel electrode 9 is formed thereon by patterning via a flattening film 8. The pixel electrode 9 is electrically connected to the wiring 6 on the drain region D side via a contact hole opened in the flattening film 8 and the passivation film 7.
【０００９】特徴事項として、ソース領域Ｓ及びドレイ
ン領域Ｄの下側にも、ゲート絶縁膜３を介してゲート電
極２と同層の導体膜からなるダミー電極１０が残されて
いる。ダミー電極１０はゲート電極２と同時に形成する
ことができる。この様に、ダミー電極１０を設けること
で、チャネル領域Ｃｈ、ソース領域Ｓ及びドレイン領域
Ｄに渡って半導体薄膜４に段差が生じない様にしてい
る。本実施形態では、ゲート電極２とその両側の各ダミ
ー電極１０とは互いに分離して形成されている。ただ
し、本発明はこれに限られるものではなくゲート電極２
とダミー電極１０を連続的に形成してもよい。ゲート電
極２と各ダミー電極１０とはゲート絶縁膜３の厚みｄよ
り大きな距離ｇを隔てて互いに分離している。これによ
り、ゲート電極２とダミー電極１０との間の寄生容量を
抑制することができる。ゲート電極２を中央にしてその
右側に配されたダミー電極１０は配線６を介してドレイ
ン領域Ｄと同電位に接続されている。即ち（Ｙ）及び
（Ｚ）に示す様に、ダミー電極１０はコンタクトホール
ＣＯＮ２及びＣＯＮ１を介してドレイン領域Ｄに電気接
続している。ドレイン領域Ｄと対応するダミー電極１０
とは同電位になる為、両者の間に寄生容量が生じない。
同様に、左側のダミー電極１０も配線６を介して対応す
るソース領域Ｓに電気接続されている。以上の様に、ゲ
ート電極２の両側にダミー電極１０を配することで、半
導体薄膜４の段差を緩和しており、断線故障などを防い
でいる。As a characteristic feature, a dummy electrode 10 made of a conductor film of the same layer as the gate electrode 2 is left below the source region S and the drain region D via the gate insulating film 3. The dummy electrode 10 can be formed simultaneously with the gate electrode 2. By providing the dummy electrode 10 in this manner, a step is not generated in the semiconductor thin film 4 over the channel region Ch, the source region S, and the drain region D. In the present embodiment, the gate electrode 2 and the respective dummy electrodes 10 on both sides thereof are formed separately from each other. However, the present invention is not limited to this, and the gate electrode 2
And the dummy electrode 10 may be formed continuously. The gate electrode 2 and each dummy electrode 10 are separated from each other by a distance g larger than the thickness d of the gate insulating film 3. Thereby, the parasitic capacitance between the gate electrode 2 and the dummy electrode 10 can be suppressed. The dummy electrode 10 disposed on the right side of the gate electrode 2 with the center at the center is connected to the same potential as the drain region D via the wiring 6. That is, as shown in (Y) and (Z), the dummy electrode 10 is electrically connected to the drain region D via the contact holes CON2 and CON1. Dummy electrode 10 corresponding to drain region D
Is the same potential, no parasitic capacitance occurs between them.
Similarly, the left dummy electrode 10 is also electrically connected to the corresponding source region S via the wiring 6. As described above, by arranging the dummy electrodes 10 on both sides of the gate electrode 2, the steps of the semiconductor thin film 4 are reduced, and disconnection failure and the like are prevented.
【００１０】図２を参照して、図１に示した薄膜トラン
ジスタの製造方法を詳細に説明する。まず（Ｘ１）に示
す様に、基板１として、例えばガラスなどからなる透明
絶縁材料を用意する。基板１に含まれる不純物の汚染を
抑える為、必要に応じＳｉＯ2 やＳｉＮx などの下地膜
をあらかじめ成膜する。本実施例では、この下地膜は形
成していない。基板１の上に直接導体膜を成膜し、更に
これをパタニングしてゲート電極２に加工する。この時
同時に、ゲート電極２と分離してダミー電極１０も形成
する。この際、ゲート電極２と各ダミー電極１０との間
の距離は両者の相互作用で形成される寄生容量を抑える
ため、ゲート電極２と後で形成されるチャネル領域との
間の距離より長く設定する。導体材料としては、ＭｏＴ
ａ，Ｍｏ，Ｔａ，Ａｌ，Ａｌ−Ｓｉ，Ｗ，Ｄｏｐｅｄ−
Ｓｉなどを用いることができる。Referring to FIG. 2, a method of manufacturing the thin film transistor shown in FIG. 1 will be described in detail. First, as shown in (X1), a transparent insulating material made of, for example, glass is prepared as the substrate 1. In order to suppress contamination of impurities contained in the substrate 1, a base film such as SiO 2 or SiN x is formed in advance as necessary. In this embodiment, this underlayer is not formed. A conductor film is formed directly on the substrate 1, and is further patterned and processed into a gate electrode 2. At this time, a dummy electrode 10 is also formed separately from the gate electrode 2. At this time, the distance between the gate electrode 2 and each dummy electrode 10 is set longer than the distance between the gate electrode 2 and a channel region to be formed later in order to suppress the parasitic capacitance formed by the interaction between them. I do. The conductor material is MoT
a, Mo, Ta, Al, Al-Si, W, Doped-
Si or the like can be used.
【００１１】次に（Ｘ２）及び（Ｙ２）に示す様に、ゲ
ート絶縁膜３を成膜する。その材料としてはＳｉＮx ，
ＳｉＯ2 などを用いることができる。更に重ねて、半導
体薄膜４を成膜する。例えば、ａ−Ｓｉ（非晶質シリコ
ン）、ｐｏｌｙ−Ｓｉ（多結晶シリコン）、Ｓｉ−Ｇｅ
などを５００℃以下の温度で減圧ＣＶＤ法もしくはプラ
ズマＣＶＤ法にて成膜する。本実施例では、プラズマＣ
ＶＤ法によりａ−Ｓｉを５０ｎｍの厚みで成膜した。こ
のａ−Ｓｉには多量の水素が含まれている為、４００℃
で１時間熱アニールを行い、脱水素化を図った。この
後、レーザビームなどのエネルギービームを照射して半
導体薄膜４を非晶質シリコンから多結晶シリコンに転換
する。この際、半導体薄膜４の下部にはゲート電極２と
ダミー電極１０が配されている為、基板１全体に渡って
熱的条件が均一化されている。この為、半導体薄膜４は
レーザアニールによって基板１の全体に渡り均一に結晶
化する。この後、半導体薄膜４をパタニングして個々の
薄膜トランジスタに対応した素子領域に分離する。更に
アイランド状に分離した素子領域に選択的に不純物を注
入することで、ソース領域Ｓ及びドレイン領域Ｄを形成
する。両者の間には不純物が注入されないチャネル領域
が残される。なお、Ｐ又はＡｓなどのＮ型不純物を注入
することでＮチャネル薄膜トランジスタが得られる。Ｂ
などのＰ型不純物を注入することでＰチャネル薄膜トラ
ンジスタが形成できる。不純物注入は非質量分離型のイ
オンドーピング又は質量分離型のイオンインプランテー
ションを用いることができる。この後、注入された不純
物を活性化する為再びレーザビームを照射する。この後
半導体薄膜４を層間絶縁膜で被覆する。本実施例では、
１００ｎｍの厚みを有するＳｉＯ2 からなる層間絶縁膜
５ａと同じく１００ｎｍの厚みを有するＳｉＮx からな
る層間絶縁膜５ｂを重ねて成膜した。場合によっては、
積層構造の層間絶縁膜に代え、単層構造の層間絶縁膜を
用いることもできる。二層の層間絶縁膜５ａ，５ｂに、
薄膜トランジスタのソース領域及びドレイン領域と連通
するコンタクトホールＣＯＮ１を開口する。同時に、ソ
ース領域Ｓ及びドレイン領域Ｄとこれらの下部に配した
各ダミー電極１０とを互いに接続する為のコンタクトホ
ールＣＯＮ２をエッチングで開口する。Next, as shown in (X2) and (Y2), a gate insulating film 3 is formed. The material is SiN x ,
SiO 2 or the like can be used. Further, a semiconductor thin film 4 is formed in a stack. For example, a-Si (amorphous silicon), poly-Si (polycrystalline silicon), Si-Ge
Are formed at a temperature of 500 ° C. or lower by a low pressure CVD method or a plasma CVD method. In this embodiment, the plasma C
A-Si was formed to a thickness of 50 nm by a VD method. Since a-Si contains a large amount of hydrogen,
For 1 hour to achieve dehydrogenation. Thereafter, the semiconductor thin film 4 is converted from amorphous silicon to polycrystalline silicon by irradiating an energy beam such as a laser beam. At this time, since the gate electrode 2 and the dummy electrode 10 are arranged below the semiconductor thin film 4, the thermal conditions are uniform over the entire substrate 1. Therefore, the semiconductor thin film 4 is uniformly crystallized over the entire substrate 1 by laser annealing. After that, the semiconductor thin film 4 is patterned and separated into element regions corresponding to individual thin film transistors. Further, a source region S and a drain region D are formed by selectively implanting impurities into the element regions separated into islands. A channel region into which impurities are not implanted is left between them. Note that an N-channel thin film transistor can be obtained by implanting an N-type impurity such as P or As. B
A P-channel thin film transistor can be formed by injecting a P-type impurity such as For the impurity implantation, non-mass separation type ion doping or mass separation type ion implantation can be used. After that, a laser beam is again irradiated to activate the implanted impurities. Thereafter, the semiconductor thin film 4 is covered with an interlayer insulating film. In this embodiment,
Was deposited on top of the interlayer insulating film 5b made of SiN x having a thickness of same 100nm interlayer insulating film 5a made of SiO 2 having a thickness of 100nm. In some cases,
Instead of an interlayer insulating film having a multilayer structure, an interlayer insulating film having a single-layer structure can be used. On the two interlayer insulating films 5a and 5b,
A contact hole CON1 communicating with a source region and a drain region of the thin film transistor is opened. At the same time, a contact hole CON2 for connecting the source region S and the drain region D to each of the dummy electrodes 10 disposed therebelow is opened by etching.
【００１２】続いて（Ｘ３）及び（Ｙ３）に示す様に、
Ａｌ，Ｗ，Ｍｏなどの金属を成膜し、所定の形状にパタ
ニングして配線６に加工する。配線６はコンタクトホー
ルＣＯＮ１を介して薄膜トランジスタのソース領域及び
ドレイン領域Ｄに電気接続する。同時に、コンタクトホ
ールＣＯＮ１及びＣＯＮ２を介して、ソース領域とその
下部のダミー電極１０とを互いに電気接続する。同様
に、ドレイン領域とその下部に位置するダミー電極１０
も互いに電気接続される。Subsequently, as shown in (X3) and (Y3),
A metal such as Al, W, and Mo is formed into a film, patterned into a predetermined shape, and processed into the wiring 6. The wiring 6 is electrically connected to the source region and the drain region D of the thin film transistor via the contact hole CON1. At the same time, the source region and the lower dummy electrode 10 are electrically connected to each other via the contact holes CON1 and CON2. Similarly, the drain region and the dummy electrode 10 located thereunder
Are also electrically connected to each other.
【００１３】最後に（Ｘ４）に示す様に、配線６を被覆
する様にパシベーション膜（保護膜）７を成膜する。本
実施例では、ＳｉＯ2 を１００ｎｍの厚みで堆積した。
更に、その上にアクリル樹脂などからなる平坦化膜８を
成膜する。パシベーション膜７及び平坦化膜８を貫通す
る様にコンタクトホールを開口する。平坦化膜８の上に
ＩＴＯなどからなる透明導電膜を成膜し、所定の形状に
パタニングして画素電極９に加工する。画素電極９は上
述したコンタクトホールを介してドレイン領域側の配線
６に電気接続する。Finally, as shown in (X4), a passivation film (protective film) 7 is formed so as to cover the wiring 6. In this example, SiO 2 was deposited to a thickness of 100 nm.
Further, a flattening film 8 made of an acrylic resin or the like is formed thereon. A contact hole is opened so as to penetrate the passivation film 7 and the flattening film 8. A transparent conductive film made of ITO or the like is formed on the flattening film 8, patterned into a predetermined shape, and processed into the pixel electrode 9. The pixel electrode 9 is electrically connected to the wiring 6 on the drain region side via the above-described contact hole.
【００１４】図３は、ボトムゲート型薄膜トランジスタ
の動作特性を示すグラフであり、横軸にソース／ドレイ
ン間電圧ＶＤＳを取り、縦軸にソース／ドレイン間電流
ＩＤＳを取ってある。又、パラメータとしてゲート電圧
を取ってある。カーブＡは図１に示した本発明に係る薄
膜トランジスタの動作特性を示し、カーブＢは図６に示
した従来の薄膜トランジスタの動作特性を示す。グラフ
から明らかな様に、ダミー電極を設けることで薄膜トラ
ンジスタの動作特性が改善されており、特に電流駆動能
力の改善が認められる。FIG. 3 is a graph showing the operating characteristics of the bottom gate type thin film transistor. The horizontal axis represents the source / drain voltage VDS, and the vertical axis represents the source / drain current IDS. The gate voltage is taken as a parameter. Curve A shows the operating characteristics of the thin film transistor according to the present invention shown in FIG. 1, and curve B shows the operating characteristics of the conventional thin film transistor shown in FIG. As is clear from the graph, the operation characteristics of the thin film transistor are improved by providing the dummy electrode, and particularly, the current driving capability is improved.
【００１５】図４は、図１に示した薄膜トランジスタ及
び画素電極を集積形成した薄膜半導体装置を駆動基板と
して組み立てられたアクティブマトリクス型液晶表示装
置の一例を示す模式的な斜視図である。この表示装置は
駆動基板１と対向基板１２との間に電気光学物質として
液晶１３を保持したパネル構造となっている。駆動基板
１には画素アレイ部１４と周辺回路部とが集積形成され
ている。周辺回路部は垂直走査回路１５と水平走査回路
１６とに分かれている。又、駆動基板１の上端側には外
部接続用の端子電極１７も形成されている。各端子電極
１７は接続用の配線１８を介して垂直走査回路１５及び
水平走査回路１６に接続している。これらの周辺回路部
はボトムゲート構造の薄膜トランジスタで構成されてい
る。画素アレイ部１４には互いに交差するゲート配線１
９と信号配線２０が形成されている。ゲート配線１９は
垂直走査回路１５に接続し、信号配線２０は水平走査回
路１６に接続している。両配線１９，２０の交差部には
画素電極９とこれを駆動する薄膜トランジスタ２２とが
形成されている。これらの具体的な構造は図１に示した
通りである。一方、対向基板１２の内表面には図示しな
いが対向電極が形成されている。FIG. 4 is a schematic perspective view showing an example of an active matrix type liquid crystal display device assembled using a thin film semiconductor device integrated with the thin film transistor and the pixel electrode shown in FIG. 1 as a driving substrate. This display device has a panel structure in which a liquid crystal 13 is held as an electro-optical material between a driving substrate 1 and a counter substrate 12. On the drive substrate 1, a pixel array section 14 and a peripheral circuit section are integrally formed. The peripheral circuit section is divided into a vertical scanning circuit 15 and a horizontal scanning circuit 16. Further, a terminal electrode 17 for external connection is formed on the upper end side of the drive substrate 1. Each terminal electrode 17 is connected to a vertical scanning circuit 15 and a horizontal scanning circuit 16 via a wiring 18 for connection. These peripheral circuits are formed of thin film transistors having a bottom gate structure. In the pixel array section 14, the gate lines 1 crossing each other
9 and signal wiring 20 are formed. The gate wiring 19 is connected to the vertical scanning circuit 15, and the signal wiring 20 is connected to the horizontal scanning circuit 16. A pixel electrode 9 and a thin film transistor 22 for driving the pixel electrode 9 are formed at the intersection of the two wirings 19 and 20. These specific structures are as shown in FIG. On the other hand, a counter electrode (not shown) is formed on the inner surface of the counter substrate 12.
【００１６】最後に、図５は図４に示した薄膜半導体装
置の製造方法を模式的に表わしている。最初に成膜工程
を行い、比較的低融点（例えば６００℃以下）のガラス
材料からなる透明な絶縁基板１の上に半導体薄膜４を形
成する。この半導体薄膜４は前駆状態では非晶質又は比
較的小さな粒径を有する多結晶であり、例えば非晶質シ
リコンや多結晶シリコンからなる。次に、半導体薄膜４
の加熱処理を含む一連の処理を行い、１パネル分の面積
区画２３に薄膜トランジスタを集積形成する。この面積
区画２３は、画素アレイ部１４と、これを駆動する周辺
回路部として水平走査回路１６及び垂直走査回路１５を
含んでいる。これらには何れも本発明に従ってボトムゲ
ート型の薄膜トランジスタが集積形成される。最後に、
画素アレイ部１４に１画面分の画素電極をマトリックス
状に形成して表示用薄膜半導体装置を完成する。これは
表示用駆動基板として、図４に示した様にアクティブマ
トリクス型液晶表示パネルなどに組み込まれる。Finally, FIG. 5 schematically shows a method of manufacturing the thin film semiconductor device shown in FIG. First, a film forming process is performed, and a semiconductor thin film 4 is formed on a transparent insulating substrate 1 made of a glass material having a relatively low melting point (for example, 600 ° C. or lower). The semiconductor thin film 4 is amorphous or polycrystalline having a relatively small particle size in a precursor state, and is made of, for example, amorphous silicon or polycrystalline silicon. Next, the semiconductor thin film 4
A series of processes including the heat treatment described above are performed, and thin film transistors are integratedly formed in the area partition 23 for one panel. The area section 23 includes the pixel array section 14 and a horizontal scanning circuit 16 and a vertical scanning circuit 15 as peripheral circuit sections for driving the pixel array section 14. In any of these, a bottom gate type thin film transistor is integrally formed according to the present invention. Finally,
Pixel electrodes for one screen are formed in a matrix in the pixel array section 14 to complete a display thin-film semiconductor device. This is incorporated in an active matrix type liquid crystal display panel as shown in FIG. 4 as a display driving substrate.
【００１７】本実施例では面積区画２３に対してレーザ
パルス２８をワンショットで照射し１パネル分の半導体
薄膜４の一括加熱処理を行う。例えば、半導体薄膜４が
前駆状態で非晶質シリコンである時には、一括加熱によ
り一旦溶融した後結晶化し比較的大粒径の多結晶シリコ
ンが得られる。レーザパルス２８としては例えばエキシ
マレーザ光を用いることができる。エキシマレーザ光は
強力なパルス紫外光である為、シリコンなどからなる半
導体薄膜４の表面層で吸収され、その部分の温度を上昇
させるが、絶縁基板１まで加熱することはない。この
時、半導体薄膜４の下部にはゲート電極及びダミー電極
を構成する導体層が面積区画２３の全体に渡って配され
ており、熱的条件が均一化されている。従って、半導体
薄膜４は均一に加熱処理可能である。この結果、均一な
結晶構造を有する多結晶シリコンが得られる。絶縁基板
１に成膜する前駆膜としては、低温で作成できるプラズ
マＣＶＤシリコン膜などを選ぶことができる。ガラス材
料からなる透明絶縁基板１に例えば厚みが３０ｎｍのプ
ラズマＣＶＤシリコン膜を成膜した場合、ＸｅＣｌエキ
シマレーザ光を照射した時の溶融閾値エネルギーは１３
０ｍＪ／ｃｍ2 程度である。膜厚全体が溶融するには例
えば２２０ｍＪ／ｃｍ2 程度のエネルギーが必要であ
る。溶融してから固化するまでの時間は例えば７０ｎｓ
である。In this embodiment, a laser pulse 28 is applied to the area section 23 in one shot, and the semiconductor thin film 4 for one panel is heated at a time. For example, when the semiconductor thin film 4 is amorphous silicon in a precursor state, it is once melted by batch heating and then crystallized to obtain polycrystalline silicon having a relatively large grain size. As the laser pulse 28, for example, excimer laser light can be used. Since the excimer laser light is strong pulsed ultraviolet light, it is absorbed by the surface layer of the semiconductor thin film 4 made of silicon or the like, and the temperature of the portion is increased, but the insulating substrate 1 is not heated. At this time, a conductor layer constituting a gate electrode and a dummy electrode is disposed under the semiconductor thin film 4 over the entire area section 23, and thermal conditions are made uniform. Therefore, the semiconductor thin film 4 can be uniformly heated. As a result, polycrystalline silicon having a uniform crystal structure can be obtained. As a precursor film formed on the insulating substrate 1, a plasma CVD silicon film that can be formed at a low temperature can be selected. When a 30-nm-thick plasma CVD silicon film is formed on a transparent insulating substrate 1 made of a glass material, for example, the melting threshold energy when irradiated with XeCl excimer laser light is 13
It is about 0 mJ / cm 2 . For melting the entire film thickness, for example, energy of about 220 mJ / cm 2 is required. The time from melting to solidification is, for example, 70 ns
It is.
【００１８】[0018]
【発明の効果】以上説明したように、本発明によれば、
ボトムゲート構造の薄膜トランジスタにおいて、ソース
領域及びドレイン領域の下側にもゲート絶縁膜を介して
ゲート電極と同層の導体膜からなるダミー電極が残され
ており、基板全体に渡って熱的条件を一様にするととも
に、実質的にチャネル領域、ソース領域及びドレイン領
域に渡って半導体薄膜に段差が生じない様にしている。
半導体薄膜の下地構造が熱的に一様化されることで、半
導体薄膜の結晶化にレーザアニールを用いる際、チャネ
ル領域とソース領域及びドレイン領域の結晶性がほぼ同
等になり、薄膜トランジスタの動作特性の均一化が図れ
る。又、ソース領域及びドレイン領域とチャネル領域間
の段差が緩和されることにより、段切れなどを防ぐこと
が可能になり、製造歩留りの改善につながる。なお、ゲ
ート電極とダミー電極は同時に形成できるので、何ら工
程増加を伴うことなく段差の緩和化が達成できる。更
に、ゲート電極とダミー電極とを互いに電気的に分離し
且つ各ダミー電極とソース領域及びドレイン領域をそれ
ぞれ同電位とすることで、薄膜トランジスタの寄生容量
増加を抑えることが可能である。As described above, according to the present invention,
In a thin film transistor having a bottom gate structure, a dummy electrode composed of a conductor film of the same layer as the gate electrode is also left below the source region and the drain region via a gate insulating film, and thermal conditions are maintained over the entire substrate. In addition, the semiconductor thin film is made substantially uniform so that no step is formed over the channel region, the source region, and the drain region.
By thermally uniforming the underlying structure of the semiconductor thin film, when laser annealing is used for crystallization of the semiconductor thin film, the crystallinity of the channel region, the source region, and the drain region is almost equal, and the operating characteristics of the thin film transistor Can be made uniform. In addition, since a step between the source region and the drain region and the channel region is reduced, disconnection of the step and the like can be prevented, which leads to an improvement in manufacturing yield. Since the gate electrode and the dummy electrode can be formed at the same time, the step can be reduced without any additional steps. Further, by electrically separating the gate electrode and the dummy electrode from each other and setting each dummy electrode and the source region and the drain region to the same potential, it is possible to suppress an increase in the parasitic capacitance of the thin film transistor.
【図１】本発明に係る薄膜トランジスタを示す平面図及
び断面図である。FIG. 1 is a plan view and a cross-sectional view illustrating a thin film transistor according to the present invention.
【図２】本発明に係る薄膜トランジスタの製造方法を示
す工程図である。FIG. 2 is a process chart showing a method for manufacturing a thin film transistor according to the present invention.
【図３】薄膜トランジスタの動作特性を示すグラフであ
る。FIG. 3 is a graph showing operating characteristics of a thin film transistor.
【図４】本発明に係る薄膜トランジスタを用いて形成さ
れたアクティブマトリクス型液晶表示装置を示す模式的
な斜視図である。FIG. 4 is a schematic perspective view showing an active matrix type liquid crystal display device formed using a thin film transistor according to the present invention.
【図５】図４に示したアクティブマトリクス型液晶表示
装置の製造方法を示す模式図である。FIG. 5 is a schematic view illustrating a method for manufacturing the active matrix liquid crystal display device illustrated in FIG.
【図６】従来の薄膜トランジスタの製造方法並びに構造
を示す模式図である。FIG. 6 is a schematic view showing a method and a structure of a conventional thin film transistor.
１・・・基板、２・・・ゲート電極、３・・・ゲート絶
縁膜、４・・・半導体薄膜、６・・・配線、９・・・画
素電極、１０・・・ダミー電極DESCRIPTION OF SYMBOLS 1 ... Substrate, 2 ... Gate electrode, 3 ... Gate insulating film, 4 ... Semiconductor thin film, 6 ... Wiring, 9 ... Pixel electrode, 10 ... Dummy electrode
Claims (6)
ート電極と、ゲート絶縁膜を介して該ゲート電極より上
層に形成され該ゲート電極に整合するチャネル領域とそ
の両側に位置するソース領域及びドレイン領域とを備え
た半導体薄膜と、該ソース領域及びドレイン領域に接続
する配線とを備えた薄膜トランジスタであって、 該ソース領域及びドレイン領域の下側にもゲート絶縁膜
を介して該ゲート電極と同層の導体膜からなるダミー電
極が残されており、実質的にチャネル領域、ソース領域
及びドレイン領域に遮って半導体薄膜に段差が生じない
様にしたことを特徴とする薄膜トランジスタ。1. A gate electrode formed of a conductive film formed on a substrate, a channel region formed above the gate electrode with a gate insulating film interposed therebetween and matching the gate electrode, and source regions located on both sides thereof. A thin film transistor comprising: a semiconductor thin film having a first electrode and a drain region; and a wiring connected to the source and drain regions, wherein the gate electrode is also provided below the source and drain regions via a gate insulating film. A thin film transistor, wherein a dummy electrode made of a conductive film of the same layer as that of the thin film is left, and is substantially blocked by a channel region, a source region and a drain region so that no step is formed in the semiconductor thin film.
いに分離して形成さていることを特徴とする請求項１記
載の薄膜トランジスタ。2. The thin film transistor according to claim 1, wherein said gate electrode and said dummy electrode are formed separately from each other.
ゲート絶縁膜の厚みより大きな距離を隔てて互いに分離
していることを特徴とする請求項２記載の薄膜トランジ
スタ。3. The thin film transistor according to claim 2, wherein the gate electrode and the dummy electrode are separated from each other by a distance larger than a thickness of the gate insulating film.
領域及びドレイン領域と同電位に接続されていることを
特徴とする請求項２記載の薄膜トランジスタ。4. The thin film transistor according to claim 2, wherein the dummy electrode is connected to the same potential as the source region and the drain region via a wiring.
射により結晶化した多結晶半導体薄膜であることを特徴
とする請求項１記載の薄膜トランジスタ。5. The thin film transistor according to claim 1, wherein said semiconductor thin film is a polycrystalline semiconductor thin film crystallized by irradiation with an energy beam.
と、該間隙に保持された電気光学物質とを有し、一方の
基板には画素電極とこれを駆動する薄膜トランジスタが
集積形成され、他方の基板には対向電極が形成された表
示装置であって、 前記薄膜トランジスタは該一方の基板の上に形成された
導体膜からなるゲート電極と、ゲート絶縁膜を介して該
ゲート電極より上層に形成され該ゲート電極に整合する
チャネル領域とその両側に位置するソース領域及びドレ
イン領域とを備えた半導体薄膜と、該ソース領域及びド
レイン領域に接続する配線とを備え、 該ソース領域及びドレイン領域の下側にもゲート絶縁膜
を介して該ゲート電極と同層の導体膜からなるダミー電
極が残されており、実質的にチャネル領域、ソース領域
及びドレイン領域に遮って半導体薄膜に段差が生じない
様にしたことを特徴とする表示装置。6. A pair of substrates joined through a predetermined gap, and an electro-optical material held in the gap, and one of the substrates is integrally formed with a pixel electrode and a thin film transistor for driving the pixel electrode. A display device in which a counter electrode is formed on the other substrate, wherein the thin film transistor is formed over a gate electrode formed of a conductive film formed over the one substrate and over the gate electrode with a gate insulating film interposed therebetween. A semiconductor thin film formed and provided with a channel region matching the gate electrode, and a source region and a drain region located on both sides thereof; and a wiring connected to the source region and the drain region. A dummy electrode made of a conductor film of the same layer as the gate electrode is also left below the gate electrode via a gate insulating film, and is substantially a channel region, a source region and a drain region. Interrupting display device being characterized in that the manner that no step occurs in the semiconductor thin film.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17326897A JPH118392A (en) | 1997-06-13 | 1997-06-13 | Thin-film transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17326897A JPH118392A (en) | 1997-06-13 | 1997-06-13 | Thin-film transistor |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118392A true JPH118392A (en) | 1999-01-12 |
Family
ID=15957309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17326897A Pending JPH118392A (en) | 1997-06-13 | 1997-06-13 | Thin-film transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH118392A (en) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8546200B2 (en) | 2000-02-01 | 2013-10-01 | Sony Corporation | Thin film semiconductor device, display device using such thin film semiconductor device and manufacturing method thereof |
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1997
- 1997-06-13 JP JP17326897A patent/JPH118392A/en active Pending
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