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JPH1187386A - Semiconductor device, method of manufacturing the same, and substrate frame - Google Patents

Semiconductor device, method of manufacturing the same, and substrate frame

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JPH1187386A
JPH1187386A JP26810597A JP26810597A JPH1187386A JP H1187386 A JPH1187386 A JP H1187386A JP 26810597 A JP26810597 A JP 26810597A JP 26810597 A JP26810597 A JP 26810597A JP H1187386 A JPH1187386 A JP H1187386A
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wiring
substrate
wiring board
region
resist film
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Kenji Miyajima
賢治 宮島
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Toshiba Corp
Original Assignee
Toshiba Corp
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Publication date
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    • H01L2924/15311Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

(57)【要約】 【課題】 配線基板に樹脂封止された半導体素子を搭載
する半導体装置において最も自動化し易く量産性・低価
格性・信頼性の高いトランスファモールド工程に供与し
て最適な半導体装置の製造方法及びこの方法に用いられ
るプッシュバック方式の基板フレームを提供する。 【解決手段】 プッシュバック方式の基板フレーム10
にソルダーレジストを塗布形成する場合少なくとも第1
の面のプッシュバックラインに沿ってその近傍に熱硬化
性レジスト膜28を形成し、その他の領域にはフォトレ
ジスト膜29を形成する。また、基板フレームの配線基
板領域33に対向しプッシュバックラインに近接してプ
ッシュバック時の歪みを緩和する手段(スリット)30
を設ける。熱硬化性レジストは基板フレームを切断して
も白化現象が発生することが少ない。スリットによりプ
ッシュバック処理が迅速に行われる。
PROBLEM TO BE SOLVED: To provide an optimal semiconductor by providing a transfer molding process which is most easily automated, mass-produced, low-priced and highly reliable in a semiconductor device having a resin-sealed semiconductor element mounted on a wiring board. Provided is a method for manufacturing an apparatus and a push-back type substrate frame used in the method. A push-back type substrate frame is provided.
When applying and forming a solder resist on at least the first
A thermosetting resist film 28 is formed in the vicinity of the surface along the pushback line, and a photoresist film 29 is formed in other areas. Further, means (slit) 30 for opposing the wiring board area 33 of the board frame and approaching the push-back line to reduce distortion at the time of push-back.
Is provided. The thermosetting resist hardly causes the whitening phenomenon even when the substrate frame is cut. Pushback processing is quickly performed by the slit.

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【発明の属する技術分野】本発明は、半導体装置に係
り、とくに銅張積層板などから構成され、改良されたプ
ッシュバック方式による基板フレーム、この基板フレー
ムを用いた半導体装置及びその製造方法に関するもので
ある。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device, and more particularly, to an improved push-back type substrate frame formed of a copper-clad laminate or the like, a semiconductor device using the substrate frame, and a method of manufacturing the same. It is.

【0002】[0002]

【従来の技術】従来半導体装置には、樹脂封止体を使用
したプラスチックタイプの非気密封止型とセラミックや
金属などのパッケージを使用した気密封止型に大別され
る。前者は、信頼性で若干見劣りするが、後者に比べ量
産性や経済性に優れているのでその実用性は高い。樹脂
封止型半導体装置の多くは、金属製のリードフレームと
これに搭載された半導体チップをエポキシ樹脂などのモ
ールド樹脂により樹脂封止されている。しかし、リード
フレームでは外部取出し電極となるアウターリードが変
形しやすかったり、複数の半導体素子を搭載するのには
適さなかったりなどの理由により、近年、銅張積層板等
から構成されたプリント配線板(PCB:Printed Circ
uit Board)などの絶縁基板からなる配線基板を使用して
この上に半導体素子を搭載し、ワイヤボンデングなどに
より半導体素子の接続電極と配線基板の配線部とを電気
的に接続した後、従来技術の樹脂成形を施す手法が試み
られている。この銅張積層板は、配線基板が通常基板フ
レームで保持された状態か配線基板の個片の形で供給さ
れる。
2. Description of the Related Art Conventionally, semiconductor devices are roughly classified into a non-hermetic sealing type of a plastic type using a resin sealing body and an hermetic sealing type using a package of ceramic or metal. The former is somewhat inferior in reliability, but is more practical than the latter because it is superior in mass productivity and economy. In many resin-sealed semiconductor devices, a metal lead frame and a semiconductor chip mounted thereon are resin-sealed with a mold resin such as an epoxy resin. However, in recent years, printed wiring boards composed of a copper-clad laminate or the like have been used because, for example, the outer leads serving as external extraction electrodes in a lead frame are easily deformed or are not suitable for mounting a plurality of semiconductor elements. (PCB: Printed Circ
After mounting a semiconductor element on this using a wiring board consisting of an insulating substrate such as a uit board, and electrically connecting the connection electrode of the semiconductor element and the wiring part of the wiring board by wire bonding, etc. Techniques for performing technical resin molding have been attempted. This copper-clad laminate is supplied in a state where the wiring board is usually held by a board frame or in the form of individual pieces of the wiring board.

【0003】半導体素子をパッケージングする樹脂封止
体を形成する方法には、例えば、ポッティング法やトラ
ンスファモールド法などが知られている。ポッティング
法は、配線基板上に載置固定され、この配線基板の配線
部と電気的に接続された接続電極を有する半導体素子の
上からエポキシ系やシリコーン系などの液状樹脂を一定
量滴下し、これを加熱硬化させる方法である。この方法
により成形された樹脂封止体は、高価であり、製造時に
おいて定められた領域以上に広がる恐れがある。また、
望むような厚さにすることが困難である。トランスファ
モールド法は、熱硬化性樹脂の成形法であり、配線基板
上に載置固定された接続電極を有する半導体素子と半導
体素子が搭載された配線基板とを加熱された金型キャビ
ティ内に配置し、このキャビティ内に材料(熱硬化性樹
脂)を圧入して可塑化・硬化させ、樹脂封止体を成形す
る方法である。
As a method of forming a resin sealing body for packaging a semiconductor element, for example, a potting method and a transfer molding method are known. In the potting method, a fixed amount of a liquid resin such as an epoxy-based or silicone-based resin is dropped from a semiconductor element having a connection electrode electrically fixed to a wiring portion of the wiring board mounted and fixed on the wiring board, This is a method of curing by heating. The resin sealing body molded by this method is expensive and may spread over a region determined at the time of manufacturing. Also,
It is difficult to achieve the desired thickness. The transfer molding method is a method of molding a thermosetting resin, in which a semiconductor element having connection electrodes mounted and fixed on a wiring board and a wiring board on which the semiconductor element is mounted are arranged in a heated mold cavity. Then, a material (thermosetting resin) is press-fitted into the cavity, plasticized and cured, and a resin sealing body is formed.

【0004】図15を参照して従来のポッティング法に
より形成され、配線基板に支持された半導体素子を有す
る半導体装置を説明する。図は、半導体素子を搭載した
配線基板の断面図である。図15(a)の配線基板1
は、銅張積層板を成形して主面に配線パターンと接続電
極(インナーリード)を形成したプリント配線板(PC
B)からなる。銅張積層板は、ガラス繊維布にエポキシ
樹脂を含浸させ、積層させてなる積層体を加圧加熱して
製造する。積層板の表面に形成した銅箔は、エッチング
されて配線パターンに成形される。配線基板1の側面に
は接続電極に電気的に接続され、外部回路と電気的接続
される複数の外部接続電極3が形成されている。外部接
続電極3は、ニッケル鍍金層又はニッケル鍍金層に金も
しくは半田層を形成した導電層から構成されている。半
導体素子2の主面にも接続電極が形成されており、この
接続電極は、金やアルミニウム(Al)などのボンディ
ングワイヤ4によって前記配線パターンと電気的に接続
されている。配線基板1の外部接続電極3は、前記配線
パターンと接続され、前記外部回路が半導体素子2と電
気的に接続されるようになっている。この半導体素子2
とボンディングワイヤ4の上にエポキシ樹脂などの液状
樹脂が滴下される。液状樹脂は、硬化されて樹脂封止体
20となる。この他に、配線基板1の裏面に接続電極に
電気的に接続され外部回路と電気的接続されたハンダな
どのバンプ電極5が形成されているもの(図15
(b))、配線基板1主面の接続電極に、この配線基板
に形成したスルーホールの内表面にまで延在する外部接
続電極3が電気的に接続されているもの(図15
(c))などが知られている。
Referring to FIG. 15, a semiconductor device having a semiconductor element formed by a conventional potting method and supported by a wiring board will be described. The figure is a cross-sectional view of a wiring board on which a semiconductor element is mounted. Wiring board 1 of FIG.
Is a printed wiring board (PC) in which a wiring pattern and connection electrodes (inner leads) are formed on the main surface by molding a copper-clad laminate.
B). The copper-clad laminate is manufactured by impregnating a glass fiber cloth with an epoxy resin and heating the laminated body formed by laminating under pressure. The copper foil formed on the surface of the laminate is etched and formed into a wiring pattern. A plurality of external connection electrodes 3 that are electrically connected to connection electrodes and are electrically connected to external circuits are formed on side surfaces of the wiring board 1. The external connection electrode 3 is composed of a nickel plating layer or a conductive layer in which a gold or solder layer is formed on the nickel plating layer. A connection electrode is also formed on the main surface of the semiconductor element 2, and this connection electrode is electrically connected to the wiring pattern by a bonding wire 4 such as gold or aluminum (Al). The external connection electrode 3 of the wiring board 1 is connected to the wiring pattern, and the external circuit is electrically connected to the semiconductor element 2. This semiconductor element 2
A liquid resin such as an epoxy resin is dropped on the bonding wire 4. The liquid resin is cured to form the resin sealing body 20. In addition, a bump electrode 5 such as solder, which is electrically connected to a connection electrode and electrically connected to an external circuit, is formed on the back surface of the wiring board 1.
(B)) The external connection electrode 3 extending to the inner surface of the through hole formed in the wiring board is electrically connected to the connection electrode on the main surface of the wiring board 1 (FIG. 15).
(C)) and the like are known.

【0005】上記従来技術を用いた半導体装置には、例
えば、チップサイズパッケージ(CSP:Chip Size Pac
kage)がある。従来技術ではCSPの薄型のフィルムに
半導体素子を取付け、ワイヤボンディング、封止するな
どの方法やチップ上に微細配線を行い樹脂封止するなど
の処理が行われている。しかし、従来技術によるCSP
には、次のような問題があった。先ず、フィルムなどを
用いたCSPの場合、実装する配線基板との線膨脹係数
の差による信頼性低下を起こすことがある。そのため公
知文献にも明記されているように熱衝撃を和らげる座布
団が必要であり、価格低下の隘路となっている。またこ
のフィルムを使用する場合、薄いので反りやうねりが有
り、特別な治具に取付けたり、外したりしなければなら
ず、工程が繁雑であった。しかも、肝心なトランスファ
モールド工程では、どうしてもこの特別な治具を外さな
ければ作業ができず、搬送や成形の歩留に大きな支障に
なっていた。一方、チップ上に微細配線する方式では構
造や製造方法が複雑で量産化に適せず、高価な半導体装
置になっていた。
[0005] A semiconductor device using the above-described prior art includes, for example, a chip size package (CSP).
kage). In the prior art, processes such as attaching a semiconductor element to a thin film of a CSP and performing wire bonding and sealing, and processing such as fine wiring on a chip and resin sealing are performed. However, the conventional CSP
Had the following problems. First, in the case of a CSP using a film or the like, reliability may be reduced due to a difference in a coefficient of linear expansion from a wiring board to be mounted. For this reason, as specified in the known literature, a cushion is required to reduce the thermal shock, which is a bottleneck for reducing the price. Further, when this film is used, it is warped or undulated because it is thin, and must be attached to or detached from a special jig, and the process is complicated. In addition, in the important transfer molding process, the operation cannot be performed unless the special jig is removed, which has been a great obstacle to the yield of the transfer and the molding. On the other hand, the method of fine wiring on a chip has a complicated structure and manufacturing method, is not suitable for mass production, and has been an expensive semiconductor device.

【0006】かかる従来のCSPの信頼性の問題や価格
の問題を解消すべく、プッシュバック加工をした耐熱性
両面銅張積層板を配線基板に用い、トランスファモール
ドで樹脂封止した低価格で高信頼な小型・薄型ファイン
ピッチの半導体装置が開発された。すなわち、プッシュ
バック方式により形成された配線基板を有する半導体装
置は、耐熱性両面銅張積層板に配線加工や鍍金加工、外
形加工を施した基板フレームをプッシュバック加工した
後、半導体素子を搭載、内部配線をし、しかる後、トラ
ンスファモールドで樹脂封止し、その後基板フレームか
ら半導体素子を搭載した配線基板を分離させて低価格で
小型・薄型なファインピッチの半導体装置を製造すると
いうものである。
In order to solve the problems of reliability and price of the conventional CSP, a heat-resistant double-sided copper-clad laminate subjected to push-back processing is used for a wiring board and resin-sealed by transfer molding to provide a low-cost and high-cost. Reliable small and thin fine pitch semiconductor devices have been developed. That is, a semiconductor device having a wiring board formed by a push-back method, a push-back processing of a substrate frame subjected to wiring processing, plating processing, and external processing on a heat-resistant double-sided copper-clad laminate, and then mounting a semiconductor element, The internal wiring is performed, then the resin is sealed with transfer mold, and then the wiring board on which the semiconductor element is mounted is separated from the substrate frame to produce a low-priced, small, thin, fine-pitch semiconductor device. .

【0007】[0007]

【発明が解決しようとする課題】前述のプッシュバック
方式により形成された半導体装置は、前記配線基板の主
面上に形成され、前記半導体素子を被覆するトランスフ
ァモールドにより形成された側面に所定のテーパ角度を
持つ樹脂封止体を備え、前記配線基板の主面に接する前
記樹脂封止体の側面端部が前記配線基板の各辺の端部と
接している構造を有している。すなわち、プッシュバッ
ク方式では、基板フレームの材料となるプリント配線板
にプッシュバックにより配線基板を形成し、この領域に
半導体素子を搭載し、内部結線を行い、樹脂封止を施し
て半導体装置を組み立てる処理を行う。そしてこの処理
を行ってから基板フレームから配線基板を分離して配線
基板毎に半導体素子が搭載された複数の半導体装置を形
成する。この様な従来の方法により上記のような構造の
半導体装置が形成される。
A semiconductor device formed by the push-back method described above is formed on a main surface of the wiring substrate, and has a predetermined taper formed on a side surface formed by transfer molding for covering the semiconductor element. A resin sealing body having an angle is provided, and a side end of the resin sealing body in contact with the main surface of the wiring board is in contact with an end of each side of the wiring board. That is, in the pushback method, a wiring board is formed by pushback on a printed wiring board that is a material of a substrate frame, semiconductor elements are mounted in this area, internal wiring is performed, resin sealing is performed, and a semiconductor device is assembled. Perform processing. After performing this process, the wiring substrate is separated from the substrate frame to form a plurality of semiconductor devices on each of which a semiconductor element is mounted. The semiconductor device having the above structure is formed by such a conventional method.

【0008】しかしながら、このプッシュバック方式を
用いると配線基板上に形成されたフォトレジストなどの
ソルダーレジスト膜が白く濁るという白化現象が生じる
ことがある。つまり、接続電極などを形成するためのメ
ッキ処理に必要なソルダーレジストは、プッシュバック
処理を行う前に塗布形成される。したがってプッシュバ
ックする際にソルダーレジスト膜も切断される。このと
き白化現象が生じる。レジストの粘度が関係しているも
のと思われるが、白化現象によりソルダーレジスト膜は
脆くなってしまうという問題があった。本発明は、この
ような事情によりなされたものであり、配線基板に樹脂
封止された半導体素子を搭載する半導体装置において、
小形化されたパッケージを有する半導体装置を提供し、
そして最も自動化し易く、量産性・低価格性・信頼性の
高いトランスファモールド工程に供与して最適である半
導体装置の製造方法及びこの製造方法に用いられるプッ
シュバック方式の基板フレームを提供する。
However, when this push-back method is used, a whitening phenomenon may occur in which a solder resist film such as a photoresist formed on a wiring substrate becomes cloudy. That is, the solder resist required for the plating process for forming the connection electrodes and the like is applied and formed before the pushback process is performed. Therefore, the solder resist film is also cut during the push back. At this time, a whitening phenomenon occurs. It seems that the viscosity of the resist is related, but there is a problem that the solder resist film becomes brittle due to the whitening phenomenon. The present invention has been made under such circumstances, and in a semiconductor device in which a semiconductor element sealed with a resin is mounted on a wiring board,
Providing a semiconductor device having a miniaturized package;
In addition, the present invention provides a method of manufacturing a semiconductor device which is most easily automated and is most suitable for mass transfer, low cost and high reliability in a transfer molding process, and a push-back type substrate frame used in this method.

【0009】[0009]

【課題を解決するための手段】本発明は、プッシュバッ
ク方式による半導体装置が形成された配線基板の第1の
面に接する樹脂封止体の側面端部は、この配線基板の各
辺の端部と実質的に接しているかもしくは近接してお
り、前記配線基板の第1の面上の周辺及び周辺部近傍領
域に形成されたソルダーレジスト膜は、熱硬化性レジス
ト膜から構成され、前記領域以外の領域に形成された前
記ソルダーレジスト膜は、フォトレジスト膜から構成さ
れていることを特徴とする。また、本発明は、プッシュ
バック方式の基板フレームにソルダーレジストを塗布形
成する場合において、少なくとも第1の面のプッシュバ
ックラインに沿ってその近傍に熱硬化性レジスト膜を形
成し、その他の領域にはフォトレジスト膜を形成するこ
とを特徴とする。また、本発明は、プッシュバック方式
の基板フレームに形成された配線基板に対向しプッシュ
バックラインに近接してプッシュバック時の歪みを緩和
する手段を設けることを特徴とする。プッシュバック時
に、ポンチに当接する配線基板の第1の面の周辺領域に
形成される熱硬化性レジストを用いることによりポンチ
が基板フレームを切断してもソルダーレジストに用いる
熱硬化性レジスト膜は、フォトレジストに比較して粘性
が高いので、白化現象が発生することが少ない。スリッ
トなどの前記歪み緩和手段を形成することによりプッシ
ュバック処理が迅速に行われる。
According to the present invention, a side end of a resin sealing body which is in contact with a first surface of a wiring board on which a semiconductor device of a push-back type is formed is an end of each side of the wiring board. The solder resist film substantially in contact with or in close proximity to the portion, and formed in the periphery on the first surface of the wiring board and in the region near the periphery is formed of a thermosetting resist film; The solder resist film formed in a region other than the above is formed of a photoresist film. Further, according to the present invention, when a solder resist is applied to a push-back type substrate frame, a thermosetting resist film is formed at least in the vicinity of the push-back line on the first surface in the vicinity thereof, and is formed in other regions. Is characterized by forming a photoresist film. Further, the present invention is characterized in that a means is provided to oppose a wiring board formed on a push-back type substrate frame and to be close to a push-back line to reduce distortion at the time of push-back. At the time of pushback, the thermosetting resist film used for the solder resist even when the punch cuts the substrate frame by using the thermosetting resist formed in the peripheral area of the first surface of the wiring board that contacts the punch, Since the viscosity is higher than that of the photoresist, the whitening phenomenon is less likely to occur. By forming the strain relaxation means such as a slit, the push-back process is quickly performed.

【0010】[0010]

【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図1及び図2を参照して配線
基板を有する半導体装置を説明する。図1は、部分的に
切り欠いて内部を示した半導体装置の斜視図及びA−
A′線に沿う部分の断面図、図2は、半導体装置の平面
図及び下方からみた底面図である。プッシュバックによ
り基板フレームから形成された本発明に係る配線基板1
は、例えば、11.00×11.00mmの正方形であ
り、第1の面に半導体素子2が搭載されている。半導体
素子2は、エポキシ樹脂などの絶縁性接着剤により第1
の面に接合されている。第1の面には配線(図示せず)
と配線に接続された接続電極(パッド)32が複数配置
形成されている。
Embodiments of the present invention will be described below with reference to the drawings. First, a semiconductor device having a wiring board will be described with reference to FIGS. FIG. 1 is a perspective view of a semiconductor device partially cut away to show the inside, and FIG.
FIG. 2 is a plan view and a bottom view of the semiconductor device as viewed from below. Wiring board 1 according to the present invention formed from board frame by pushback
Is, for example, a square of 11.00 × 11.00 mm, and the semiconductor element 2 is mounted on the first surface. The semiconductor element 2 is first bonded with an insulating adhesive such as an epoxy resin.
Is joined to the surface. Wiring (not shown) on the first side
And a plurality of connection electrodes (pads) 32 connected to the wiring.

【0011】第1の面において、パッド32は、露出し
ているが、配線やその他の領域は、ソルダーレジストに
より被覆されている。詳細な構成は後述するが、第1の
面は、配線基板1の周辺に沿った領域は、熱硬化性レジ
スト膜で構成され、その他の領域にはフォトレジスト膜
が形成されている。つまり、第1の面のプッシュバック
ラインに沿った領域は、熱硬化性レジスト膜で覆われて
いる。逆に、裏面である第2の面のプッシュラインに沿
った領域を熱硬化性レジスト膜で被覆しても良い。配線
基板1の裏面である第2の面もパッド(図示せず)以外
はソルダーレジストにより被覆されている。第2の面の
ソルダーレジストは、例えば、フォトレジスト膜29か
らなり、パッドには半田バンプ端子(半田ボール)5が
接合されている。第2の面に形成されたパッドとこの主
面上に形成された配線と接続されており、第1の面の配
線と第2の面の配線とは、配線基板1に形成したスルー
ホール孔内面に形成した配線を介して互いに電気的に接
続されている。半田ボール5は、例えば、12×12個
が整列配置されている。第1の面のパッド32と半導体
素子2に形成されたパッド31とは、AuやAlなどの
ボンディングワイヤ4により電気的に接続されている。
半導体素子2、ボンディングワイヤ4、絶縁性接着剤
6、第1の面のパッド等は、エポキシ樹脂などから形成
された樹脂封止体13により被覆されている。樹脂封止
体13底面の一辺の長さは、10.8mmである。樹脂
封止体13は、配線基板1より幾分小さいが実質的には
同じ大きさである。前記一辺の長さを配線基板1と全く
一致させても良い。樹脂封止体13の表面にはインデッ
クスマーク(丸印)が付されている。樹脂封止体13の
側面は、例えば、垂直に対して10〜30度程度のテー
パ角を有するように傾斜している。
On the first surface, the pads 32 are exposed, but the wiring and other areas are covered with a solder resist. Although a detailed configuration will be described later, a region on the first surface along the periphery of the wiring board 1 is formed of a thermosetting resist film, and a photoresist film is formed on other regions. That is, a region along the pushback line on the first surface is covered with the thermosetting resist film. Conversely, a region along the push line on the second surface, which is the back surface, may be covered with a thermosetting resist film. The second surface, which is the back surface of the wiring board 1, is also covered with a solder resist except for pads (not shown). The solder resist on the second surface is made of, for example, a photoresist film 29, and a solder bump terminal (solder ball) 5 is bonded to the pad. The pad formed on the second surface and the wiring formed on the main surface are connected to each other. The wiring on the first surface and the wiring on the second surface are connected to through-hole holes formed in the wiring board 1. They are electrically connected to each other via wiring formed on the inner surface. For example, 12 × 12 solder balls 5 are arranged and arranged. The pad 32 on the first surface and the pad 31 formed on the semiconductor element 2 are electrically connected by a bonding wire 4 such as Au or Al.
The semiconductor element 2, the bonding wires 4, the insulating adhesive 6, the pads on the first surface, and the like are covered with a resin sealing body 13 formed of epoxy resin or the like. The length of one side of the bottom surface of the resin sealing body 13 is 10.8 mm. The resin sealing body 13 is slightly smaller than the wiring board 1 but has substantially the same size. The length of the one side may completely match the wiring board 1. An index mark (circle) is provided on the surface of the resin sealing body 13. The side surface of the resin sealing body 13 is inclined to have a taper angle of about 10 to 30 degrees with respect to the vertical, for example.

【0012】次に、図3を参照して両面銅張積層板から
外枠を取り除きスリット処理を施す外形加工までの基板
形成工程を説明する。図3は、プッシュバック方式用プ
リント配線板(基板フレーム)を形成するまでの工程を
説明するフローチャートである。基板フレームには耐熱
性ガラス布を基材にして、これにBTレジンを含浸さ
せ、この基材を積層し、両面に銅箔を張り付けたTG点
摂氏175度以上の耐熱性両面銅張積層板(例えば、三
菱瓦斯化学社製CCL−HL832 BT基板)を任意
の大きさに切断加工して使用する。 (1) この両面銅張積層板にまず穴開け加工を施して
スルーホールや位置決め孔などを形成する。この工程で
は搬送用に用いる送り孔を必要に応じて形成するが、こ
の実施例では基板フレームをホルダーで把持して搬送す
る。図4(a)は、この工程により形成された前記積層
板の概略平面図である。積層板には、あらかじめ定めら
れた配線基板領域33が設けられており、位置決め孔7
やスルーホール(図示せず)が形成されている。この積
層板の基材厚は0.2から0.4mmが最適である。ス
ルーホール孔の穴開け加工に使用する錐は、0.1〜
0.2mm径のものを使用する。
Next, with reference to FIG. 3, a description will be given of the substrate forming process up to the outer shape processing of removing the outer frame from the double-sided copper-clad laminate and performing slit processing. FIG. 3 is a flowchart for explaining steps up to the formation of a printed wiring board (substrate frame) for a pushback system. A heat-resistant double-sided copper-clad laminate with a TG temperature of 175 degrees Celsius or higher, in which a substrate frame is made of a heat-resistant glass cloth as a base material, impregnated with BT resin, laminated with the base material, and pasted with copper foil on both sides. (For example, CCL-HL832 BT substrate manufactured by Mitsubishi Gas Chemical Company) is cut into an arbitrary size for use. (1) First, a punching process is performed on this double-sided copper-clad laminate to form through holes, positioning holes, and the like. In this step, a feed hole used for transport is formed as necessary. In this embodiment, the substrate frame is transported while being held by a holder. FIG. 4A is a schematic plan view of the laminated plate formed by this step. A predetermined wiring board area 33 is provided on the laminate, and the positioning holes 7 are provided.
And through holes (not shown). The substrate thickness of the laminate is optimally 0.2 to 0.4 mm. The drill used for drilling through-holes should be 0.1 to
Use the one with a diameter of 0.2 mm.

【0013】(2) その後、銅箔をパターニングし、
さらに、スルーホールメッキ(10μm程度のCu膜)
を施して積層板両面の配線が接続された配線パターンを
形成する。図4(b)は、この工程により形成された積
層板の概略平面図であり、配線基板領域33には配線パ
ターン(図示せず)と接続電極32が半導体素子が搭載
される予定の領域であるアイランド部9の周辺に近接し
て形成されている。 (3) その後、ソルダーレジストを所定のパターン形
状で積層板両面及びスルーホール内に形成する。図5
(a)は、積層板表面の平面図、図5(b)は、積層板
裏面の平面図である。この時使用するソルダーレジスト
は、少なくともプッシュバック加工面に該当する表裏の
いずれか一方を比較的粘性の高い熱硬化性レジスト膜2
8、例えば、CCR232CFV(アサヒ化研製)で被
覆し、他の面は製版性の優れたフォトレジスト膜29を
用いるのが最適であった。熱硬化性レジスト膜は、スク
リーン印刷により形成され、粘性は高いが加工性が悪く
極力その使用を少なくしなければならない。そのため、
プッシュバック加工面の表裏いずれか1方のプッシュバ
ックライン上の狭い範囲にのみ熱硬化性レジスト膜を形
成する。
(2) Thereafter, the copper foil is patterned,
Further, through-hole plating (Cu film of about 10 μm)
To form a wiring pattern in which the wiring on both sides of the laminate is connected. FIG. 4B is a schematic plan view of the laminated board formed by this process. In the wiring board region 33, a wiring pattern (not shown) and a connection electrode 32 are regions where a semiconductor element is to be mounted. It is formed near the periphery of a certain island portion 9. (3) Thereafter, a solder resist is formed in a predetermined pattern on both sides of the laminate and in the through holes. FIG.
5A is a plan view of the surface of the laminate, and FIG. 5B is a plan view of the back of the laminate. The solder resist used at this time is a thermosetting resist film 2 having a relatively high viscosity on at least one of the front and back surfaces corresponding to the pushback processing surface.
8, for example, it was optimal to coat with a CCR232CFV (made by Asahi Kaken) and use a photoresist film 29 having excellent plate making properties on the other surface. The thermosetting resist film is formed by screen printing, and has high viscosity but poor workability, and its use must be reduced as much as possible. for that reason,
A thermosetting resist film is formed only in a narrow range on one of the front and back pushback lines of the pushback processing surface.

【0014】他の領域にはフォトレジスト膜29を形成
する。熱硬化性レジスト膜は、例えば、特殊エポキシ樹
脂及び特殊硬化剤を用いた黒色艶消しタイプのペースト
状二液性熱硬化型ソルダーレジストから形成される。こ
の熱硬化型ソルダーレジストは、粘度(25℃)が28
0ps、スクリーン印刷時の適用スクリーンが150〜
250メッシュ、硬化条件が130℃−10分、電気絶
縁性が2.0×1012Ωの条件でスクリーン印刷され
る。フォトレジスト膜は、現像型ソルダーレジストイン
キから形成される。このレジストインキは、例えば、不
揮発成分が70〜80wt%、粘度(25℃)が200
〜220ps、露光量が400〜800mJ/cm2
現像時間が60〜90秒、熱風循環炉によりポストキュ
アが60分(150℃)、処理前の電気絶縁性が≧1×
1013Ωの条件で基板フレームに塗布される。 (4) 次に、積層板にCu層、Ni/Au層のメッキ
処理を行ってソルダーレジストの被覆されていない領域
に図5(a)及び図5(b)に示すようにパッド32、
35を形成する。
In another region, a photoresist film 29 is formed. The thermosetting resist film is formed, for example, from a black matte type paste two-part thermosetting solder resist using a special epoxy resin and a special curing agent. This thermosetting solder resist has a viscosity (25 ° C.) of 28
0ps, applicable screen for screen printing is 150 ~
Screen printing is performed under the conditions of 250 mesh, curing conditions of 130 ° C. for 10 minutes, and electrical insulation of 2.0 × 10 12 Ω. The photoresist film is formed from a development-type solder resist ink. This resist ink has, for example, a nonvolatile component of 70 to 80 wt% and a viscosity (25 ° C.) of 200%.
220220 ps, exposure amount is 400 to 800 mJ / cm 2 ,
Developing time is 60 to 90 seconds, post-curing is performed by hot air circulation furnace for 60 minutes (150 ° C), and electrical insulation before processing is ≧ 1 ×
It is applied to the substrate frame under the condition of 10 13 Ω. (4) Next, a plating process of a Cu layer and a Ni / Au layer is performed on the laminate, and the pad 32, as shown in FIG. 5A and FIG.
35 is formed.

【0015】(5) その後スリット加工など外形加工
を行って、基板フレームを形成する。スリット30は、
基板フレーム10の配線基板領域33に近接した周囲に
形成するものでありプッシュバック時の歪みを緩和する
手段として用いられる。したがって、外形加工は、プッ
シュバック工程の予備的工程でもある。スリット加工は
支持体幅として0.5〜0.8mm程度、スリット加工
幅(スリット長さ)としては、プッシュバック幅(1辺
の長さ)と同等又は0.3mm以内にあるのが最適であ
った。スリット加工後、個々の基板フレーム10に切断
分離される。図6(a)は、基板フレーム10の表面状
態を示す平面図、図6(b)は、基板フレーム10の裏
面を示す平面図である。この実施例において、配線基板
領域33は、1辺が11.0mmの正方形であり、スリ
ット30は、この配線基板領域33の各辺に対向してそ
の長さ方向が平行に配置されており、この領域から1.
0mm離れている。また、スリット長さは、10.7m
mであり、配線基板領域33の1辺より0.3mm短く
なっている。スリット幅は、2.0mmである。次に、
図7、図8乃至図13を参照して図6に示された基板フ
レーム10に半導体素子を搭載し、プッシュバック処理
を施し半導体装置を製造するまでの工程を説明する。
(5) After that, external processing such as slit processing is performed to form a substrate frame. The slit 30
It is formed around the wiring board area 33 of the board frame 10 and is used as a means for alleviating distortion during pushback. Therefore, the outer shape processing is also a preliminary step of the pushback step. The slit processing is optimally about 0.5 to 0.8 mm as the support width and the slit processing width (slit length) is equal to or less than 0.3 mm as the pushback width (length of one side). there were. After the slit processing, the substrate is cut and separated into individual substrate frames 10. FIG. 6A is a plan view illustrating a surface state of the substrate frame 10, and FIG. 6B is a plan view illustrating a rear surface of the substrate frame 10. In this embodiment, the wiring board region 33 is a square having a side of 11.0 mm, and the slits 30 are arranged so as to face each side of the wiring board region 33 so that their length directions are parallel to each other. From this area 1.
0 mm apart. The slit length is 10.7m
m, which is 0.3 mm shorter than one side of the wiring board region 33. The slit width is 2.0 mm. next,
With reference to FIGS. 7, 8 to 13, steps from mounting a semiconductor element on the substrate frame 10 shown in FIG. 6 to performing pushback processing to manufacture a semiconductor device will be described.

【0016】図7は、この基板フレームの平面図であ
る。基板フレーム10には、その両側には位置決め孔7
が形成されている。基板フレーム10の中央部分には、
所定間隔に配線基板1が配置されている。この配線基板
1は、基板フレーム10を打ち抜いて形成され、そして
この打ち抜きにより形成された開口部に再びプッシュバ
ックされている。基板フレーム10の厚さは、約0.4
5mmである。配線基板1と基板フレーム10との境界
にはプッシュバックライン8が形成されている。配線基
板1は、中心部分に半導体素子が配置される領域である
アイランド部9が形成され、このアイランド部9から少
し離れて配線パターンと接続電極32が形成されてい
る。各配線基板1を囲むように配線基板の各辺に沿って
スリット30が形成されている。これは、プッシュバッ
ク処理時の歪みを緩和するために設けられている。この
実施例では、プッシュバックラインの一部に仮止め部を
設けていないが、本発明においては、このような仮止め
を形成しても良い。すなわち、仮止めは、必要に応じて
なされる。仮止めは、仮止め部を圧したり叩いたりする
ことにより形成される。仮止め部は、配線パターンが形
成されない領域(マージン部)、例えば、配線基板のコ
ーナー部近傍に形成するのが良い。この存在により、境
界領域が互いに接近するので、基板フレームが配線基板
を保持する力を向上させることができる。仮止め部は、
1か所に限らず、複数箇所に形成できる。その数は必要
とする保持力により決められる。
FIG. 7 is a plan view of the substrate frame. The board frame 10 has positioning holes 7 on both sides thereof.
Are formed. In the central part of the substrate frame 10,
The wiring boards 1 are arranged at predetermined intervals. The wiring substrate 1 is formed by punching a substrate frame 10, and is pushed back again into an opening formed by the punching. The thickness of the substrate frame 10 is about 0.4
5 mm. At the boundary between the wiring board 1 and the board frame 10, a pushback line 8 is formed. In the wiring substrate 1, an island portion 9 which is a region where a semiconductor element is arranged is formed at a central portion, and a wiring pattern and a connection electrode 32 are formed slightly away from the island portion 9. A slit 30 is formed along each side of the wiring board so as to surround each wiring board 1. This is provided to alleviate distortion during pushback processing. In this embodiment, a temporary fixing portion is not provided in a part of the pushback line, but such a temporary fixing may be formed in the present invention. That is, the temporary fixing is performed as needed. The temporary fixing is formed by pressing or hitting the temporary fixing portion. The temporary fixing portion is preferably formed in a region (margin portion) where the wiring pattern is not formed, for example, near a corner of the wiring board. Due to this existence, the boundary regions approach each other, so that the force by which the board frame holds the wiring board can be improved. The temporary fixing part
It can be formed not only in one place but also in a plurality of places. The number is determined by the required holding force.

【0017】樹脂封止体は、この配線基板1の上に形成
され、その処理は、配線基板が搭載された基板フレーム
が搬送された自動機で行われる。次に、図8乃至図11
を参照しながら図1に示す半導体装置の製造工程を説明
する。図8及び図9は、この半導体装置の製造工程断面
図、図10は、この製造工程で用いられる金型の断面
図、図11は、金型キャビティ内の配線基板の配置を説
明する平面図である。まず、基板フレーム10には図7
に示すプリント配線板を用意する(図8(a))。基板
フレーム10には間隔をおいて配置された複数の配線基
板領域が存在している。この領域の主面には接続電極や
配線パターン(図示せず)が形成されている。次に、基
板フレーム10に外形パンチングを施し、ダイ/ポンチ
により配線基板領域を打ち抜き、複数の配線基板1を形
成する(図8(b))。打ち抜かれた配線基板1は、所
定の力(F)で基板フレーム10にプッシュバックされ
る(図8(c))。この後、必要に応じてプッシュバッ
クライン8に沿った配線パターンが形成されていない配
線基板1のコーナー部などの領域を押圧して仮止め部を
形成する(仮止め部を形成しない場合も当然ある)。次
に、半導体素子2を配線基板1のアイランド部に載置
し、絶縁性接着剤などで固定する。半導体素子2の表面
に露出する接続電極(図示せず)と配線基板1の主面上
の接続電極(図示せず)とを金細線などのボンディング
ワイヤ4で電気的に接続する(図9(a))。
A resin sealing body is formed on the wiring board 1, and the processing is performed by an automatic machine to which a board frame on which the wiring board is mounted is transported. Next, FIGS.
1 will be described with reference to FIG. 8 and 9 are cross-sectional views of a manufacturing process of the semiconductor device, FIG. 10 is a cross-sectional view of a mold used in the manufacturing process, and FIG. 11 is a plan view illustrating an arrangement of a wiring substrate in a mold cavity. It is. First, FIG.
8 is prepared (FIG. 8A). The board frame 10 has a plurality of wiring board areas arranged at intervals. Connection electrodes and wiring patterns (not shown) are formed on the main surface of this region. Next, the outer shape punching is performed on the substrate frame 10, and the wiring substrate area is punched out by a die / punch to form a plurality of wiring substrates 1 (FIG. 8B). The punched wiring board 1 is pushed back to the board frame 10 with a predetermined force (F) (FIG. 8C). Thereafter, if necessary, a region such as a corner portion of the wiring board 1 on which the wiring pattern along the pushback line 8 is not formed is pressed to form a temporary fixing portion. is there). Next, the semiconductor element 2 is placed on the island portion of the wiring board 1 and fixed with an insulating adhesive or the like. The connection electrodes (not shown) exposed on the surface of the semiconductor element 2 and the connection electrodes (not shown) on the main surface of the wiring board 1 are electrically connected by bonding wires 4 such as gold wires (FIG. 9 ( a)).

【0018】次に、基板フレーム10を金型に配置固定
してから液状化されたモールド樹脂をそのキャビティ内
にトランスファモールドにより充填させ、硬化させて樹
脂封止体13を形成する(図9(b))。次に、配線基
板1の裏面に接続電極に電気的に接続され、外部回路と
電気的に接続される半田などのバンプ電極(半田ボー
ル)5が形成される。この配線基板1の主面の接続電極
と裏面に取り付けられた半田ボール5とは、配線基板1
に形成したスルーホール(図示せず)の内表面に形成し
た接続電極(図示せず)を介して電気的に接続される。
この半田ボール5は、他の配線基板が取り付けられた回
路基板(図示せず)の配線パターンに接続される(図9
(c))。このように半導体装置は、配線基板が基板フ
レームに保持された状態で完成する。半田ボール5は、
配線基板1を基板フレーム10から取り外してから取り
付けても良い。半田ボールは、仕様によっては、半田印
刷で行ったり、鍍金電極そのままで済ませる場合もあ
る。その後、社名、製品名、製造番号捺印後、基板フレ
ーム10から取り外し(この時、プッシュバック加工な
ので簡単に外れる)て本発明に係る製品が完成する。
Next, after arranging and fixing the substrate frame 10 in a mold, a liquefied mold resin is filled into the cavity by transfer molding and cured to form a resin sealing body 13 (FIG. 9 ( b)). Next, a bump electrode (solder ball) 5 such as solder, which is electrically connected to the connection electrode and electrically connected to an external circuit, is formed on the back surface of the wiring board 1. The connection electrodes on the main surface of the wiring board 1 and the solder balls 5 attached to the back surface are
Are electrically connected via connection electrodes (not shown) formed on the inner surfaces of the through holes (not shown) formed in the above.
This solder ball 5 is connected to a wiring pattern of a circuit board (not shown) to which another wiring board is attached (FIG. 9).
(C)). Thus, the semiconductor device is completed in a state where the wiring substrate is held by the substrate frame. The solder balls 5
The wiring board 1 may be detached from the board frame 10 and then attached. Depending on the specifications, the solder ball may be printed by soldering or the plating electrode may be used as it is. Thereafter, after stamping the company name, product name, and serial number, the product is removed from the substrate frame 10 (at this time, it is easily removed because of push-back processing), thereby completing the product of the present invention.

【0019】次に、図10及び図11を参照してトラン
スファモールド工程で用いる金型を説明する。金型のキ
ャビティ18は、下型キャビティブロック14及び上型
キャビティブロック15により形成される。キャビティ
18内には、配線基板1が保持された基板フレーム10
が載置固定されている。下型及び上型キャビティブロッ
クは、下型キャビティホルダー16及び上型キャビティ
ブロック17により固定されている。キャビティ18内
の配線基板1の上には半導体素子2及びボンディングワ
イヤ4が載置されている。ボンディングワイヤ4は、半
導体素子2の接続電極(図示せず)と配線基板1の主面
に形成された接続電極32とを電気的に接続する。上型
キャビティブロック15のキャビティ18を構成する凹
部の周辺部は、プッシュバックライン8の上に乗るよう
に基板フレーム10を固定する。図11において、プッ
シュバックライン8と点線で示したキャビティ18の領
域を示すラインとは一致する筈であるが、位置関係を明
らかにするためにキャビティ18のラインを幾分小さく
表示した。エポキシ樹脂などからなるモールド樹脂は、
ランナー27、ゲート19からキャビティ18内へ圧入
されて樹脂封止体が形成される。
Next, a mold used in the transfer molding step will be described with reference to FIGS. The mold cavity 18 is formed by the lower mold cavity block 14 and the upper mold cavity block 15. The substrate frame 10 holding the wiring substrate 1 is provided in the cavity 18.
Is mounted and fixed. The lower and upper mold cavity blocks are fixed by a lower mold cavity holder 16 and an upper mold cavity block 17. The semiconductor element 2 and the bonding wires 4 are mounted on the wiring board 1 in the cavity 18. The bonding wire 4 electrically connects a connection electrode (not shown) of the semiconductor element 2 and a connection electrode 32 formed on the main surface of the wiring board 1. The substrate frame 10 is fixed so that the peripheral portion of the concave portion forming the cavity 18 of the upper mold cavity block 15 rides on the pushback line 8. In FIG. 11, the pushback line 8 should match the dotted line indicating the area of the cavity 18, but the line of the cavity 18 is displayed somewhat smaller in order to clarify the positional relationship. Mold resin made of epoxy resin etc.
The resin sealing body is formed by press-fitting the runner 27 and the gate 19 into the cavity 18.

【0020】次に、図12を参照して半導体素子を配線
基板にフリップチップ接続する半導体装置を説明する。
図は、半導体装置の断面図である。配線基板1は、図7
の基板フレームから形成される。配線基板1にはスルー
ホール25が形成されている。そして、配線基板1の主
面及び裏面のスルーホール25周辺及びスルーホール内
表面には、ニッケル鍍金膜などからなる接続電極26が
形成されている。配線基板1の裏面には接続電極26に
電気的に接続され、外部回路と電気的接続される0.2
〜0.4mm径程度の半田ボール5が形成されている。
一方、半導体素子2の主面にもその接続電極(図示せ
ず)の上に80μm径程度の半田ボール24が取り付け
られている。この半田ボール5は、他の配線基板が取り
付けられた回路基板(図示せず)の配線パターンに接続
される。半導体素子2の主面側にも接続電極26は延在
しており、半導体素子2の半田ボール24と接合されて
いる。この半導体素子2にトランスファモールドにより
形成されたエポキシ樹脂などの樹脂封止体13が被覆さ
れる。樹脂封止体13は、トランスファモールドにより
金型で形成されるので、その側面はテーパ状になってい
る。例えば、テーパ角は、垂直方向に対して10〜30
度傾斜している。
Next, a semiconductor device in which a semiconductor element is flip-chip connected to a wiring board will be described with reference to FIG.
The figure is a cross-sectional view of the semiconductor device. The wiring board 1 is shown in FIG.
Formed from the substrate frame. The wiring board 1 has a through hole 25 formed therein. A connection electrode 26 made of a nickel plating film or the like is formed around the through hole 25 on the main surface and the back surface of the wiring substrate 1 and on the inner surface of the through hole. The rear surface of the wiring board 1 is electrically connected to the connection electrode 26 and electrically connected to an external circuit.
A solder ball 5 having a diameter of about 0.4 mm is formed.
On the other hand, a solder ball 24 having a diameter of about 80 μm is mounted on the connection electrode (not shown) also on the main surface of the semiconductor element 2. The solder balls 5 are connected to a wiring pattern of a circuit board (not shown) to which another wiring board is attached. The connection electrode 26 also extends to the main surface side of the semiconductor element 2 and is connected to the solder ball 24 of the semiconductor element 2. The semiconductor element 2 is covered with a resin sealing body 13 such as an epoxy resin formed by transfer molding. Since the resin sealing body 13 is formed by a mold by transfer molding, its side surface is tapered. For example, the taper angle is 10 to 30 with respect to the vertical direction.
Degrees.

【0021】樹脂封止体13の底面の各辺は、配線基板
1の各辺に沿って配置されている。つまり、配線基板1
の主面と樹脂封止体13の底面とは実質的に同じ形状で
あり同サイズである。樹脂封止体の底面が少しでも配線
基板の主面を越えると、樹脂封止体が欠けたりするなど
破損しやすくなるので、この底面が前記主面より後退し
ても越えないようにすることが大事である。次に、図1
3を参照して外部接続電極を配線基板の側面に形成した
半導体装置を説明する。図は、半導体装置の平面図及び
そのA−A′線に沿う部分の断面図である。配線基板1
は、プッシュバック方式の基板フレームから形成され
る。配線基板1には、プッシュバックライン8に沿って
ニッケル鍍金膜などからなる外部接続電極3が形成され
ている。接続電極32は、配線基板1の第1の面に形成
され、この接続電極と一体に形成されている配線パター
ン34と電気的に接続されている。配線基板1の中央部
分には半導体素子2が形成されており、半導体素子2の
接続電極(パッド)と配線基板1上の配線パターン34
と一体に形成された接続電極32とはボンディングワイ
ヤ4で電気的に接続されている。樹脂封止体13の配線
基板1と接する底面の端部は、配線基板1の辺に沿って
形成されている。即ち、樹脂封止体の底面の各辺と配線
基板の各辺とは一致しているかもしくは近接している。
Each side of the bottom surface of the resin sealing body 13 is arranged along each side of the wiring board 1. That is, the wiring board 1
And the bottom surface of the resin sealing body 13 have substantially the same shape and the same size. If the bottom surface of the resin sealing body slightly exceeds the main surface of the wiring board, the resin sealing body is likely to be damaged, such as being chipped, so that even if the bottom surface retreats from the main surface, do not exceed it. Is important. Next, FIG.
A semiconductor device in which external connection electrodes are formed on side surfaces of a wiring board will be described with reference to FIG. FIG. 1 is a plan view of a semiconductor device and a cross-sectional view of a portion thereof along line AA ′. Wiring board 1
Are formed from a push-back type substrate frame. An external connection electrode 3 made of a nickel plating film or the like is formed on the wiring board 1 along the pushback line 8. The connection electrode 32 is formed on the first surface of the wiring board 1 and is electrically connected to a wiring pattern 34 formed integrally with the connection electrode. The semiconductor element 2 is formed in the center of the wiring substrate 1, and the connection pattern (pad) of the semiconductor element 2 and the wiring pattern 34 on the wiring substrate 1 are formed.
And the connection electrode 32 formed integrally therewith is electrically connected by a bonding wire 4. The end of the bottom surface of the resin sealing body 13 that contacts the wiring board 1 is formed along the side of the wiring board 1. That is, each side of the bottom surface of the resin sealing body matches or is close to each side of the wiring board.

【0022】さらに、本発明では、プッシュバック方式
の基板フレームを用いるので、半導体装置の組み立て工
程において配線基板を搬送する1つの基板フレームに良
品だけを集めたり、同一品位の配線基板を集めることが
できる。したがって、前記組み立て工程が効率化する。
次に、図14を参照して基板フレーム上に形成されたソ
ルダーレジストについて説明する。図14は、基板フレ
ームのA部(図7)の部分断面図であり、基板フレーム
に半導体素子が搭載された状態を示している。図に示す
基板フレーム10のプッシュバックライン8の左が配線
基板1の領域である。配線基板1の第1及び第2の面及
び穴開け工程(1)により形成されたスルーホール25
内部にそれぞれ配線パターン34及びメッキ膜36が形
成されている。配線パターン34及びスルーホールメッ
キ膜36は、ソルダーレジストにより被覆されている。
ソルダーレジストは、従来では製版性の良いフォトレジ
ストのみを用いていた。プッシュバック加工は、ダイ/
ポンチを搭載したプレス加工で行うのが経済的だが、切
断面の基板フレーム上のソルダーレジストが硬質の場
合、ひび割れが入り易いので、本発明においては少なく
とも表裏一方のプッシュバック加工面を前述の粘性の高
い熱硬化型レジスト膜にしている。
Further, in the present invention, since a push-back type substrate frame is used, it is possible to collect only non-defective products or to collect the same-quality wiring substrates in one substrate frame for transporting the wiring substrate in the process of assembling the semiconductor device. it can. Therefore, the assembling process becomes more efficient.
Next, the solder resist formed on the substrate frame will be described with reference to FIG. FIG. 14 is a partial cross-sectional view of the portion A (FIG. 7) of the substrate frame, showing a state where the semiconductor element is mounted on the substrate frame. The left side of the push-back line 8 of the board frame 10 shown in FIG. First and second surfaces of wiring substrate 1 and through hole 25 formed in hole forming step (1)
Inside, a wiring pattern 34 and a plating film 36 are formed, respectively. The wiring pattern 34 and the through-hole plating film 36 are covered with a solder resist.
Conventionally, only a photoresist having good plate making properties has been used as the solder resist. Pushback processing is performed by die /
Although it is economical to perform by pressing with a punch, if the solder resist on the substrate frame at the cut surface is hard, cracks are likely to occur, so in the present invention, at least one of the front and back pushback processed surfaces is made of the above-mentioned viscous High thermosetting resist film.

【0023】そこで、この実施例では、第1の面のプッ
シュバックライン8を含む部分に熱硬化性レジスト膜2
8を形成し、その他の領域にはフォトレジスト膜29を
形成する。この熱硬化性レジスト膜28が形成されてい
る部分は、図8に示すようにポンチが当接され最初に切
断される所であるので、熱硬化性レジスト膜のように粘
性の高いものを用いる。第1の面のパッド32と第2の
面に形成され半田ボール5が接合されたパッド35は、
配線基板1のスルーホール25に形成されているメッキ
膜36を介して電気的に接続される。パッド35は、ボ
ンディングワイヤ4により半導体素子2のパッド(図示
せず)と電気的に接続されている。半導体素子2は絶縁
性接着剤6により配線基板1に接合されている。半導体
素子2、ボンディングワイヤ4、パッド32等はエポキ
シ樹脂などの樹脂封止体13内に封止されている。
Therefore, in this embodiment, the thermosetting resist film 2 is formed on the portion of the first surface including the push-back line 8.
8 is formed, and a photoresist film 29 is formed in other regions. As shown in FIG. 8, the portion where the thermosetting resist film 28 is formed is a place where the punch is abutted and cut first, so that a highly viscous material such as a thermosetting resist film is used. . The pad 32 on the first surface and the pad 35 formed on the second surface and joined to the solder ball 5 are:
Electrical connection is made via a plated film 36 formed in the through hole 25 of the wiring board 1. The pad 35 is electrically connected to a pad (not shown) of the semiconductor element 2 by a bonding wire 4. The semiconductor element 2 is joined to the wiring board 1 by the insulating adhesive 6. The semiconductor element 2, the bonding wires 4, the pads 32, and the like are sealed in a resin sealing body 13 such as an epoxy resin.

【0024】本発明は、半導体装置を搭載する実装基板
と同等な材質の基板で半導体装置を提供し、しかも、予
めデバイス基板制作時にプッシュバック加工を施すこと
により、信頼性の高い封止方法のトランスファモールド
なのに、トランスファモールドとほぼ同一寸法で取り出
せる、いわゆるCSPが提供出来ることにある。従来の
工法によれば、この実装基板と同質な材質で半導体装置
を提供しようと試みる場合、少なくとも、トランスファ
モールド寸法より板厚+トランスファモールド位置精度
+プレス切断精度を加味して、片側0.7〜1.0mm
程度の余裕を持つ、いわゆるフランジタイプの半導体し
か提供できなかった。又これらをルータやレーザで最終
段で切断する方法も有るが、CSPのコストが掛かるば
かりでなく、プッシュバック法まで小さくは出来ない。
この発明の最大のポイントは、資源やリ・ソースの浪費
を考え、従来の技術や材料、方法を工夫し、従来の枯れ
た工程や設備を使用して安価に簡単に小型・薄型のCS
Pを提供することにある。これには、製品に許容される
寸法に対し、スリット形状をほぼ同一にし、プッシュバ
ック加工を行いトランスファモールドを行うことで解決
する。
The present invention provides a highly reliable encapsulation method by providing a semiconductor device with a substrate of the same material as the mounting substrate on which the semiconductor device is mounted, and by performing push-back processing in advance during the fabrication of the device substrate. It is to provide a so-called CSP that can be taken out with almost the same dimensions as the transfer mold even though it is a transfer mold. According to the conventional method, when an attempt is made to provide a semiconductor device using the same material as that of the mounting substrate, at least 0.7 mm on one side in consideration of plate thickness + transfer mold position accuracy + press cutting accuracy from transfer mold dimensions. ~ 1.0mm
Only a so-called flange type semiconductor having a margin can be provided. There is also a method of cutting them at the final stage with a router or a laser, but not only does the cost of the CSP increase, but it cannot be reduced to the push-back method.
The most important point of the present invention is to consider the waste of resources and resources, to devise conventional technologies, materials, and methods, and to use inexpensively and simply small and thin CS using conventional withered processes and equipment.
P. This can be solved by making the slit shape approximately the same as the size allowed for the product, performing pushback processing, and performing transfer molding.

【0025】本願発明によるこのようなCSPは、実装
する基板と同等であるので特に熱衝撃を受けることなく
信頼性が著しく高くなった。又そのコストも開発に掛か
るものも特になく、製造工程も従来の設備がそのまま使
え、技術的にも安定して低価格な小型・薄型のCSPを
提供することができる。以上の説明で耐熱性銅張積層板
によるCPSを述べたが他の有機材料からなる基板でも
本発明を達成することが可能である。また、本発明は、
ボールグリットアレーで述べたが、LGA(リード・グ
リット・アレー)に適用しても良く効果は変わらない。
この場合、周囲の四つ角に実装の信頼性を更に強化すべ
く補強パッドを設けることができる。
Since such a CSP according to the present invention is equivalent to a substrate to be mounted, the reliability has been significantly improved without receiving any thermal shock. Also, there is no particular cost or development cost, and the conventional equipment can be used as it is in the manufacturing process, and a small and thin CSP that is technically stable and inexpensive can be provided. In the above description, the CPS using the heat-resistant copper-clad laminate has been described, but the present invention can be achieved with a substrate made of another organic material. Also, the present invention
As described in the ball grit array, the effect may be applied to an LGA (lead grit array) without any change.
In this case, reinforcing pads can be provided on the surrounding four corners to further enhance the reliability of mounting.

【0026】[0026]

【発明の効果】本発明の配線基板上に樹脂封止されたプ
ッシュバック方式の半導体装置は、プッシュバック時の
ソルダーレジストの劣化もなく十分小形化を達成するこ
とができるとともにプッシュバック方式の基板フレーム
を用いて組み立て工程を処理していくので、効率良く自
動化を進めることができる。また、基板フレームに形成
した歪み緩和手段により、プッシュバックを迅速に行う
ことができ、さらに、前記仮止め部により、プッシュバ
ック方式の基板フレームの配線基板を保持する能力を大
きく向上させることができる。
According to the push-back type semiconductor device of the present invention, which is resin-sealed on the wiring board, the size of the push-back type substrate can be sufficiently reduced without deterioration of the solder resist at the time of push-back. Since the assembly process is performed using the frame, automation can be efficiently performed. Further, the push-back can be quickly performed by the strain relief means formed on the substrate frame, and the capability of holding the wiring substrate of the push-back type substrate frame can be greatly improved by the temporary fixing portion. .

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の半導体装置の斜視図及びA−A′線に
沿う部分の断面図。
FIG. 1 is a perspective view of a semiconductor device of the present invention and a cross-sectional view of a portion taken along line AA ′.

【図2】図1の半導体装置の平面図及び底面図。FIG. 2 is a plan view and a bottom view of the semiconductor device of FIG.

【図3】本発明の基板フレームを製造するまでの工程を
示す製造工程図。
FIG. 3 is a manufacturing process diagram showing the steps up to manufacturing the substrate frame of the present invention.

【図4】本発明の基板フレームの平面図。FIG. 4 is a plan view of the substrate frame of the present invention.

【図5】本発明の基板フレームの平面図。FIG. 5 is a plan view of the substrate frame of the present invention.

【図6】本発明の基板フレームの平面図。FIG. 6 is a plan view of the substrate frame of the present invention.

【図7】本発明の基板フレームの平面図及び断面図。FIG. 7 is a plan view and a cross-sectional view of the substrate frame of the present invention.

【図8】本発明の半導体装置の製造を説明する製造工程
断面図。
FIG. 8 is a manufacturing process cross-sectional view illustrating the manufacture of the semiconductor device of the present invention.

【図9】本発明の半導体装置の製造を説明する製造工程
断面図。
FIG. 9 is a manufacturing process cross-sectional view illustrating the manufacture of the semiconductor device of the present invention.

【図10】本発明の半導体装置の製造に用いる金型の断
面図。
FIG. 10 is a sectional view of a mold used for manufacturing a semiconductor device of the present invention.

【図11】図10の金型のキャビティ部分の平面図。FIG. 11 is a plan view of a cavity portion of the mold of FIG. 10;

【図12】本発明の半導体装置の断面図。FIG. 12 is a cross-sectional view of a semiconductor device of the present invention.

【図13】本発明の半導体装置の平面図及びA−A′線
に沿う部分の断面図。
FIG. 13 is a plan view of a semiconductor device according to the present invention and a cross-sectional view taken along a line AA ′.

【図14】図7のA部を示す基板フレームの部分断面
図。
FIG. 14 is a partial cross-sectional view of the substrate frame showing a portion A in FIG. 7;

【図15】従来の半導体装置の断面図。FIG. 15 is a cross-sectional view of a conventional semiconductor device.

【符号の説明】[Explanation of symbols]

1・・・配線基板、 2・・・半導体素子、 3・
・・外部接続電極、4・・・ボンディングワイヤ、5、
24・・・半田バンプ端子(半田ボール)、 6・・・
絶縁性接着剤、7・・・位置決め孔、 8・・・プッ
シュバックライン、9・・・アイランド部、 10・
・・基板フレーム、13、20・・・樹脂封止体、
14・・・下型キャビティブロック、15・・・上型キ
ャビティブロック、 16・・・下型キャビティホルダ
ー、17・・・上型キャビティホルダー、 18・・
・キャビティ、19・・・ゲート、 25・・・スル
ーホール、 26・・・接続電極、27・・・ランナ
ー、 28・・・熱硬化性レジスト膜、29・・・フ
ォトレジスト膜、 30・・・スリット、31・・・
チップ上のパッド、 32、35・・・接続電極(パ
ッド)、33・・・配線基板領域、 34・・・配線
パターン、36・・・スルーホールメッキ膜。
DESCRIPTION OF SYMBOLS 1 ... Wiring board 2 ... Semiconductor element 3 ...
..External connection electrodes, 4, bonding wires, 5,
24: solder bump terminal (solder ball), 6:
Insulating adhesive, 7: positioning hole, 8: push-back line, 9: island, 10.
..Substrate frames, 13 and 20.
14 ... lower mold cavity block, 15 ... upper mold cavity block, 16 ... lower mold cavity holder, 17 ... upper mold cavity holder, 18 ...
・ Cavity, 19 ・ ・ ・ Gate, 25 ・ ・ ・ Through hole, 26 ・ ・ ・ Connection electrode, 27 ・ ・ ・ Runner, 28 ・ ・ ・ Thermosetting resist film, 29 ・ ・ ・ Photoresist film, 30 ・ ・・ Slit, 31 ...
Pads on the chip, 32, 35: Connection electrodes (pads), 33: Wiring board area, 34: Wiring pattern, 36: Through-hole plating film.

Claims (10)

【特許請求の範囲】[Claims] 【請求項1】 配線パターンとこの配線パターンに電気
的に接続された複数の接続電極が形成され、かつ接続電
極が形成されている領域以外の領域にレジスト膜が形成
された第1及び第2の面を有する配線基板と、 前記配線基板の第1の面に搭載され前記配線パターンと
電気的に接続された半導体素子と、 前記配線基板の第1の面上に形成され、かつ前記半導体
素子を被覆するトランスファモールドにより形成され側
面に所定のテーパ角度を有する樹脂封止体とを備え、 前記配線基板の第1の面に接する前記樹脂封止体の側面
端部は、前記配線基板の各辺の端部と実質的に接してい
るかもしくは近接しており、前記配線基板の第1の面上
の周辺及び周辺部近傍領域に形成されたレジスト膜は、
熱硬化性レジスト膜から構成され、前記領域以外の領域
に形成された前記レジスト膜は、フォトレジストから構
成されていることを特徴とする半導体装置。
1. A first and a second wiring pattern, wherein a plurality of connection electrodes electrically connected to the wiring pattern are formed, and a resist film is formed in a region other than a region where the connection electrode is formed. A semiconductor device mounted on a first surface of the wiring substrate and electrically connected to the wiring pattern; and a semiconductor device formed on the first surface of the wiring substrate and A resin mold having a predetermined taper angle on a side surface formed by transfer mold for covering the wiring board, and a side end of the resin mold in contact with the first surface of the wiring board is provided on each side of the wiring board. The resist film substantially in contact with or close to the edge of the side, and formed in the periphery on the first surface of the wiring substrate and in the region near the periphery,
A semiconductor device comprising a thermosetting resist film, wherein the resist film formed in a region other than the region is composed of a photoresist.
【請求項2】 前記配線基板は、複数の配線基板形成領
域がプッシュバックされた基板フレームから分離形成さ
れたことを特徴とする請求項1に記載の半導体装置。
2. The semiconductor device according to claim 1, wherein the wiring board is formed by separating a plurality of wiring board formation regions from a substrate frame to which the push-back is performed.
【請求項3】 配線パターンが設けられている配線基板
形成領域が複数形成された基板フレームを用意する工程
と、 前記基板フレームの所定領域にレジスト膜を形成する工
程と、 前記基板フレームの前記レジスト膜が形成された所定領
域以外の領域に前記配線パターンに電気的に接続された
複数の接続電極を形成する工程と、 前記基板フレームを前記配線基板形成領域に沿って打ち
抜く工程と、 前記打ち抜いた配線基板を前記基板フレームの元の位置
にプッシュバックする工程と、 前記配線基板の第1の面上に半導体素子を搭載する工程
と、 前記半導体素子と前記配線パターンとを電気的に接続す
る工程と、 前記配線基板の第1の面及びその上の前記半導体素子を
被覆しその側面に所定のテーパ角度を持つ樹脂封止体を
トランスファモールドにより形成する工程と、 前記配線基板を前記基板フレームから外す工程とを備
え、 前記配線基板の第1の面に接する前記樹脂封止体の側面
端部は、前記配線基板の各辺の端部と実質的に接してい
るかもしくは近接しており、前記基板フレームに形成さ
れた配線基板形成領域の第1の面側の境界上を中心にこ
の領域内外に沿って形成された前記レジスト膜は、熱硬
化性レジスト膜から構成され、それ以外の領域に形成さ
れた前記レジスト膜は、フォトレジスト膜から構成され
ていることを特徴とする半導体装置の製造方法。
3. A step of preparing a substrate frame on which a plurality of wiring substrate forming regions on which wiring patterns are provided are formed; a step of forming a resist film in a predetermined region of the substrate frame; Forming a plurality of connection electrodes electrically connected to the wiring pattern in a region other than the predetermined region where the film is formed; punching the substrate frame along the wiring substrate formation region; A step of pushing back a wiring board to an original position of the board frame; a step of mounting a semiconductor element on a first surface of the wiring board; and a step of electrically connecting the semiconductor element and the wiring pattern Transfer molding a resin sealing body covering the first surface of the wiring substrate and the semiconductor element thereon and having a predetermined taper angle on the side surface thereof. Forming the wiring substrate from the substrate frame, and removing the wiring substrate from the substrate frame, wherein a side end of the resin sealing body in contact with a first surface of the wiring substrate is an end of each side of the wiring substrate. The resist film substantially in contact with or in close proximity to the portion, and formed along the inside and outside of this region around the boundary on the first surface side of the wiring board formation region formed in the substrate frame, A method of manufacturing a semiconductor device, comprising: a thermosetting resist film; and the resist film formed in other regions is formed of a photoresist film.
【請求項4】 前記樹脂封止体を形成後、前記配線基板
を前記基板フレームから外す工程の前又は後に前記配線
基板の第2の面に前記各接続電極を介してハンダバンプ
を形成する工程をさらに備えていることを特徴とする請
求項3に記載の半導体装置の製造方法。
4. A step of forming solder bumps on the second surface of the wiring board via the connection electrodes before or after the step of removing the wiring board from the substrate frame after forming the resin sealing body. The method for manufacturing a semiconductor device according to claim 3, further comprising:
【請求項5】 前記配線基板を前記基板フレームの元の
位置にプッシュバックする工程に続いて前記半導体素子
を載置固定する前に、前記基板フレームと前記配線基板
との境界領域上の前記配線パターンが形成されていない
領域内の所定の領域に前記配線基板の保持を強化する仮
止め部を形成することを特徴とする請求項3又は請求項
4に記載の半導体装置の製造方法。
5. The wiring on a boundary region between the substrate frame and the wiring board before mounting and fixing the semiconductor element following the step of pushing back the wiring board to an original position of the substrate frame. 5. The method of manufacturing a semiconductor device according to claim 3, wherein a temporary fixing portion for enhancing holding of the wiring substrate is formed in a predetermined region in a region where the pattern is not formed.
【請求項6】 前記樹脂封止体をトランスファモールド
により形成する工程において、前記トランスファモール
ドは、金型内で行われ、前記基板フレームは、前記配線
基板の辺に沿ってキャビティの辺が配置されるようにこ
の金型に装着されていることを特徴とする請求項3乃至
請求項5のいづれかに記載の半導体装置の製造方法。
6. In the step of forming the resin sealing body by transfer molding, the transfer molding is performed in a mold, and the substrate frame has a cavity side arranged along a side of the wiring board. 6. The method of manufacturing a semiconductor device according to claim 3, wherein the semiconductor device is mounted on the mold so as to be mounted on the mold.
【請求項7】 打ち抜き形成された複数の開口部を有す
る絶縁基板と、 前記開口部にプッシュバックされ、所定領域に形成され
たレジスト膜、配線パターン及び前記レジスト膜が形成
された所定領域以外の領域にこの配線パターンに電気的
に接続された複数の接続電極が形成された複数の配線基
板とを備え、 前記基板フレームに形成された前記配線基板の第1の面
側の境界上を中心にこの領域内外に沿って形成された前
記レジスト膜は、熱硬化性レジスト膜から構成され、そ
れ以外の領域に形成された前記レジスト膜は、フォトレ
ジスト膜から構成されていることを特徴とする基板フレ
ーム。
7. An insulating substrate having a plurality of punched-out openings, a resist film pushed back into the openings and formed in a predetermined region other than the predetermined region in which the resist film, the wiring pattern and the resist film are formed. A plurality of wiring boards in which a plurality of connection electrodes electrically connected to the wiring pattern are formed in a region, and a center of the wiring board formed on the substrate frame on a first surface side boundary The substrate, wherein the resist film formed along the inside and outside of the region is formed of a thermosetting resist film, and the resist film formed in other regions is formed of a photoresist film. flame.
【請求項8】 前記絶縁基板と前記開口部内の前記配線
基板との境界領域上の前記配線パターンが形成されてい
ない領域内の所定の領域には前記配線基板の保持を強化
する仮止め部が形成されていることを特徴とする請求項
7に記載の基板フレーム。
8. A temporary fixing portion for strengthening the holding of the wiring substrate is provided in a predetermined region in a region where the wiring pattern is not formed on a boundary region between the insulating substrate and the wiring substrate in the opening. The substrate frame according to claim 7, wherein the substrate frame is formed.
【請求項9】 前記配線基板の周辺に近接してプッシュ
バック時の歪みを緩和する手段が形成されていることを
特徴とする請求項7又は請求項8に記載の基板フレー
ム。
9. The board frame according to claim 7, wherein means is provided near the periphery of the wiring board to reduce distortion during pushback.
【請求項10】 前記歪みを緩和手段は、前記配線基板
の各辺に設けられたスリットであることを特徴とする請
求項9に記載の基板フレーム。
10. The board frame according to claim 9, wherein said strain reducing means is a slit provided on each side of said wiring board.
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