JPH1198001A - 低雑音出力バッファ - Google Patents
低雑音出力バッファInfo
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- JPH1198001A JPH1198001A JP12844398A JP12844398A JPH1198001A JP H1198001 A JPH1198001 A JP H1198001A JP 12844398 A JP12844398 A JP 12844398A JP 12844398 A JP12844398 A JP 12844398A JP H1198001 A JPH1198001 A JP H1198001A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
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- H03K19/018507—Interface arrangements
-
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-
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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Abstract
(57)【要約】
【課題】半導体の集積回路の出力バッファにおけるクロ
ーバー電流を抑制して雑音特性の向上と消費電力の抑制
を図る。 【解決手段】出力端にＮＭＯＳトランジスタのプル・ア
ップトランジスタＱ９とプル・ダウントランジスタＱ１
０を備える出力バッファの場合、出力イネーブル信号Ｏ
Ｅがハイレベルでデータ信号Ｄがハイレベルからローレ
ベルに移り変わる時、プル・ダウントランジスタＱ１０
のターンオン時期を遅延要素ＤＹ２で遅延させる。ま
た、データ信号Ｄがローレベルからハイレベルに移り変
わる時、プル・アップトランジスタＱ９のターンオン時
期を遅延要素ＤＹ１で遅延させるようにする。
ーバー電流を抑制して雑音特性の向上と消費電力の抑制
を図る。 【解決手段】出力端にＮＭＯＳトランジスタのプル・ア
ップトランジスタＱ９とプル・ダウントランジスタＱ１
０を備える出力バッファの場合、出力イネーブル信号Ｏ
Ｅがハイレベルでデータ信号Ｄがハイレベルからローレ
ベルに移り変わる時、プル・ダウントランジスタＱ１０
のターンオン時期を遅延要素ＤＹ２で遅延させる。ま
た、データ信号Ｄがローレベルからハイレベルに移り変
わる時、プル・アップトランジスタＱ９のターンオン時
期を遅延要素ＤＹ１で遅延させるようにする。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体における集
積回路の出力バッファに関するものであり、特にプル・
アップ素子とプル・ダウン素子が同時にターンオンとな
った時に発生する雑音を減少させることができる低雑音
出力バッファに関するものである。
積回路の出力バッファに関するものであり、特にプル・
アップ素子とプル・ダウン素子が同時にターンオンとな
った時に発生する雑音を減少させることができる低雑音
出力バッファに関するものである。
【０００２】
【従来の技術】半導体における集積回路の出力バッファ
は、集積回路のダイ(die) からパッド(pad) へ出力信号
を供給する回路であって、その基本的な構成は広く知ら
れている。大部分のデジタル回路がそうであるように、
出力バッファもやはり非常に安定した雑音特性が要求さ
れ、特に多数個の出力バッファを利用して同時に多くの
出力信号を発生させようとする場合には、更に安定した
雑音特性が要求される。
は、集積回路のダイ(die) からパッド(pad) へ出力信号
を供給する回路であって、その基本的な構成は広く知ら
れている。大部分のデジタル回路がそうであるように、
出力バッファもやはり非常に安定した雑音特性が要求さ
れ、特に多数個の出力バッファを利用して同時に多くの
出力信号を発生させようとする場合には、更に安定した
雑音特性が要求される。
【０００３】図６は、ＮＭＯＳトランジスタが出力端に
取り付けられた従来の出力バッファを示した回路図であ
る。図６に示した出力バッファは、プル・アップトラン
ジスタＱ１とプル・ダウントランジスタＱ２が両方共に
ＮＭＯＳトランジスタである。プル・アップトランジス
タＱ１とプル・ダウントランジスタＱ２の各駆動信号
（即ち、プル・アップ信号とプル・ダウン信号）を伝達
するプル・アップ経路或いはプル・ダウン経路には、出
力端のロジック変化の間にクローバー(crowbar) 電流が
発生する。クローバー電流は、出力端のロジック変化の
間にプル・アップトランジスタＱ１とプル・ダウントラ
ンジスタＱ２が共にターンオンされ、電源電圧（ＶDD）
端子とアースの間に電流の経路が形成されることによっ
て発生する電流である。このクローバー電流は、プル・
アップ信号とプル・ダウン信号が出力端のプル・アップ
トランジスタＱ１及びプル・ダウントランジスタＱ２の
臨界電圧にそれぞれ到達して両方のトランジスタＱ１，
Ｑ２がターンオンとなる時点の差によって発生する。
取り付けられた従来の出力バッファを示した回路図であ
る。図６に示した出力バッファは、プル・アップトラン
ジスタＱ１とプル・ダウントランジスタＱ２が両方共に
ＮＭＯＳトランジスタである。プル・アップトランジス
タＱ１とプル・ダウントランジスタＱ２の各駆動信号
（即ち、プル・アップ信号とプル・ダウン信号）を伝達
するプル・アップ経路或いはプル・ダウン経路には、出
力端のロジック変化の間にクローバー(crowbar) 電流が
発生する。クローバー電流は、出力端のロジック変化の
間にプル・アップトランジスタＱ１とプル・ダウントラ
ンジスタＱ２が共にターンオンされ、電源電圧（ＶDD）
端子とアースの間に電流の経路が形成されることによっ
て発生する電流である。このクローバー電流は、プル・
アップ信号とプル・ダウン信号が出力端のプル・アップ
トランジスタＱ１及びプル・ダウントランジスタＱ２の
臨界電圧にそれぞれ到達して両方のトランジスタＱ１，
Ｑ２がターンオンとなる時点の差によって発生する。
【０００４】このようなプル・アップ経路とプル・ダウ
ン経路を持つ出力バッファのクローバー電流の発生原因
を図６を参照して調べて見ると次のようである。まず、
プル・アップ経路は、出力イネーブル信号ＯＥとデータ
信号Ｄが入力されるナンドゲートＮＡＮＤ１と、ナンド
ゲートＮＡＮＤ１の出力信号を反転させ、プル・アップ
信号ＰＵを発生させるインバータＩＮＶ１で構成され
る。
ン経路を持つ出力バッファのクローバー電流の発生原因
を図６を参照して調べて見ると次のようである。まず、
プル・アップ経路は、出力イネーブル信号ＯＥとデータ
信号Ｄが入力されるナンドゲートＮＡＮＤ１と、ナンド
ゲートＮＡＮＤ１の出力信号を反転させ、プル・アップ
信号ＰＵを発生させるインバータＩＮＶ１で構成され
る。
【０００５】プル・ダウン経路は、出力イネーブル信号
ＯＥが入力され、またデータ信号ＤがインバータＩＮＶ
２によって反転されたデータ信号 /Ｄが入力されるナン
ドゲートＮＡＮＤ２と、ナンドゲートＮＡＮＤ２の出力
信号を反転させ、プル・ダウン信号ＰＤを発生させるイ
ンバータＩＮＶ３で構成される。このような経路を通っ
て伝達されたプル・アップ信号ＰＵとプル・ダウン信号
ＰＤにより、プル・アップトランジスタＱ１とプル・ダ
ウントランジスタＱ２がターンオンされて、それぞれハ
イレベルまたはローレベルの出力信号ＤＯＵＴ１を発生
させ、パッドＰ１へ出力する。
ＯＥが入力され、またデータ信号ＤがインバータＩＮＶ
２によって反転されたデータ信号 /Ｄが入力されるナン
ドゲートＮＡＮＤ２と、ナンドゲートＮＡＮＤ２の出力
信号を反転させ、プル・ダウン信号ＰＤを発生させるイ
ンバータＩＮＶ３で構成される。このような経路を通っ
て伝達されたプル・アップ信号ＰＵとプル・ダウン信号
ＰＤにより、プル・アップトランジスタＱ１とプル・ダ
ウントランジスタＱ２がターンオンされて、それぞれハ
イレベルまたはローレベルの出力信号ＤＯＵＴ１を発生
させ、パッドＰ１へ出力する。
【０００６】図７は、図６に示した出力バッファのタイ
ミング図を示したものである。図７において、（ａ）は
データ信号Ｄの変化を示したものであり、（ｂ）はプル
・アップ信号ＰＵとプル・ダウン信号ＰＤの変化を示し
たものであり、（ｃ）はクローバー電流を示したもので
ある。データ信号Ｄがハイレベルからローレベルに移り
変わると、プル・アップ信号ＰＵも同様にハイレベルか
らローレベルに移り変わり、プル・ダウン信号ＰＤはロ
ーレベルからハイレベルへ移り変わることがわかる。ま
た、プル・アップトランジスタＱ１とプル・ダウントラ
ンジスタＱ２が共にＮＭＯＳトランジスタで構成されて
いるので、プル・アップ信号ＰＵ及びプル・ダウン信号
ＰＤが一般的なＮＭＯＳトランジスタの臨界電圧ＶTN以
上になると、プル・アップトランジスタＱ１とプル・ダ
ウントランジスタＱ２はターンオンされる。
ミング図を示したものである。図７において、（ａ）は
データ信号Ｄの変化を示したものであり、（ｂ）はプル
・アップ信号ＰＵとプル・ダウン信号ＰＤの変化を示し
たものであり、（ｃ）はクローバー電流を示したもので
ある。データ信号Ｄがハイレベルからローレベルに移り
変わると、プル・アップ信号ＰＵも同様にハイレベルか
らローレベルに移り変わり、プル・ダウン信号ＰＤはロ
ーレベルからハイレベルへ移り変わることがわかる。ま
た、プル・アップトランジスタＱ１とプル・ダウントラ
ンジスタＱ２が共にＮＭＯＳトランジスタで構成されて
いるので、プル・アップ信号ＰＵ及びプル・ダウン信号
ＰＤが一般的なＮＭＯＳトランジスタの臨界電圧ＶTN以
上になると、プル・アップトランジスタＱ１とプル・ダ
ウントランジスタＱ２はターンオンされる。
【０００７】データ信号Ｄがローレベルへ移り変わる
時、プル・アップ信号ＰＵの臨界電圧ＶTN以上の区間と
プル・ダウン信号ＰＤの臨界電圧ＶTN以上である区間が
重なる(overlap) 区間においては、プル・アップトラン
ジスタＱ１とプル・ダウントランジスタＱ２が共にター
ンオン状態となる。反対にデータ信号Ｄがローレベルか
らハイレベルへ移り変わる時、プル・アップ信号ＰＵの
臨界電圧ＶTN以上の区間とプル・ダウン信号ＰＤの臨界
電圧ＶTN以上である区間が重なる区間においても、プル
・アップトランジスタＱ１とプル・ダウントランジスタ
Ｑ２が共にターンオン状態となる。
時、プル・アップ信号ＰＵの臨界電圧ＶTN以上の区間と
プル・ダウン信号ＰＤの臨界電圧ＶTN以上である区間が
重なる(overlap) 区間においては、プル・アップトラン
ジスタＱ１とプル・ダウントランジスタＱ２が共にター
ンオン状態となる。反対にデータ信号Ｄがローレベルか
らハイレベルへ移り変わる時、プル・アップ信号ＰＵの
臨界電圧ＶTN以上の区間とプル・ダウン信号ＰＤの臨界
電圧ＶTN以上である区間が重なる区間においても、プル
・アップトランジスタＱ１とプル・ダウントランジスタ
Ｑ２が共にターンオン状態となる。
【０００８】図７に示したクローバー電流ＩCBの大きさ
を調べてみると、データ信号Ｄのレベルが下降する時は
クローバー電流ＩCBの大きさは比較的小さいが、データ
信号Ｄのレベルが上昇する時にはクローバー電流ＩCBの
大きさが相対的にかなり大きいことがわかる。図８は、
図６の出力バッファとは別の例であり、ＣＭＯＳを出力
端に取り付けた出力バッファを示した回路図である。
を調べてみると、データ信号Ｄのレベルが下降する時は
クローバー電流ＩCBの大きさは比較的小さいが、データ
信号Ｄのレベルが上昇する時にはクローバー電流ＩCBの
大きさが相対的にかなり大きいことがわかる。図８は、
図６の出力バッファとは別の例であり、ＣＭＯＳを出力
端に取り付けた出力バッファを示した回路図である。
【０００９】図８に示した出力バッファは、出力端のプ
ル・アップトランジスタＱ３がＰＭＯＳトランジスタで
あって、プル・ダウントランジスタＱ４がＮＭＯＳトラ
ンジスタである。プル・アップトランジスタＱ３の駆動
信号（プル・アップ信号ＰＵ）を伝達するプル・アップ
経路は、出力イネーブル信号ＯＥとデータ信号Ｄが入力
されるナンドゲートＮＡＮＤ３で構成される。プル・ダ
ウントランジスタＱ４の駆動信号（プル・ダウン信号Ｐ
Ｄ）を伝達するプル・ダウン経路は、出力イネーブル信
号ＯＥを反転させるインバータＩＮＶ４と、データ信号
Ｄと前記インバータＩＮＶ４からの反転出力が入力され
るノアゲートＮＯＲ１で構成される。
ル・アップトランジスタＱ３がＰＭＯＳトランジスタで
あって、プル・ダウントランジスタＱ４がＮＭＯＳトラ
ンジスタである。プル・アップトランジスタＱ３の駆動
信号（プル・アップ信号ＰＵ）を伝達するプル・アップ
経路は、出力イネーブル信号ＯＥとデータ信号Ｄが入力
されるナンドゲートＮＡＮＤ３で構成される。プル・ダ
ウントランジスタＱ４の駆動信号（プル・ダウン信号Ｐ
Ｄ）を伝達するプル・ダウン経路は、出力イネーブル信
号ＯＥを反転させるインバータＩＮＶ４と、データ信号
Ｄと前記インバータＩＮＶ４からの反転出力が入力され
るノアゲートＮＯＲ１で構成される。
【００１０】このような経路を通って伝達されたプル・
アップ信号ＰＵとプル・ダウン信号ＰＤによって、プル
・アップトランジスタＱ３とプル・ダウントランジスタ
Ｑ４が選択的にターンオンされ、それぞれハイレベルま
たはローレベルの出力信号ＤＯＵＴ２を発生させ、パッ
ドＰ２へ出力する。図９は、図８に示した出力バッファ
のタイミング図を示したものである。
アップ信号ＰＵとプル・ダウン信号ＰＤによって、プル
・アップトランジスタＱ３とプル・ダウントランジスタ
Ｑ４が選択的にターンオンされ、それぞれハイレベルま
たはローレベルの出力信号ＤＯＵＴ２を発生させ、パッ
ドＰ２へ出力する。図９は、図８に示した出力バッファ
のタイミング図を示したものである。
【００１１】図９において、（ａ）はデータ信号Ｄの変
化を示したものであり、（ｂ）と（ｃ）はそれぞれプル
・アップ信号ＰＵとプル・ダウン信号ＰＤの変化を示し
たものであり、（ｄ）はクローバー電流ＩCBを示したも
のである。出力イネーブル信号ＯＥがハイレベルであっ
て、データ信号Ｄがハイレベルからローレベルに移り変
わると、プル・アップ信号ＰＵとプル・ダウン信号ＰＤ
が共にローレベルからハイレベルへ移り変わる。反対に
データ信号Ｄがローレベルからハイレベルへ移り変わる
と、プル・アップ信号ＰＵとプル・ダウン信号ＰＤは共
にローレベルへ移り変わる。
化を示したものであり、（ｂ）と（ｃ）はそれぞれプル
・アップ信号ＰＵとプル・ダウン信号ＰＤの変化を示し
たものであり、（ｄ）はクローバー電流ＩCBを示したも
のである。出力イネーブル信号ＯＥがハイレベルであっ
て、データ信号Ｄがハイレベルからローレベルに移り変
わると、プル・アップ信号ＰＵとプル・ダウン信号ＰＤ
が共にローレベルからハイレベルへ移り変わる。反対に
データ信号Ｄがローレベルからハイレベルへ移り変わる
と、プル・アップ信号ＰＵとプル・ダウン信号ＰＤは共
にローレベルへ移り変わる。
【００１２】このようなプル・アップ信号ＰＵは、ＰＭ
ＯＳトランジスタ（即ち、プル・アップトランジスタＱ
３）を駆動しなければならず、プル・ダウン信号ＰＤは
ＮＭＯＳトランジスタ（即ち、プル・ダウントランジス
タＱ４）を駆動しなければならない。従って、それぞれ
のトランジスタＱ３、Ｑ４をターンオンさせるためのプ
ル・アップ信号ＰＵとプル・ダウン信号ＰＤのそれぞれ
のロジック・レベルが、ＰＭＯＳトランジスタの臨界電
圧ＶTPとＮＭＯＳトランジスタの臨界電圧ＶTN（＜
Ｖ TP）であって互いに異なる。
ＯＳトランジスタ（即ち、プル・アップトランジスタＱ
３）を駆動しなければならず、プル・ダウン信号ＰＤは
ＮＭＯＳトランジスタ（即ち、プル・ダウントランジス
タＱ４）を駆動しなければならない。従って、それぞれ
のトランジスタＱ３、Ｑ４をターンオンさせるためのプ
ル・アップ信号ＰＵとプル・ダウン信号ＰＤのそれぞれ
のロジック・レベルが、ＰＭＯＳトランジスタの臨界電
圧ＶTPとＮＭＯＳトランジスタの臨界電圧ＶTN（＜
Ｖ TP）であって互いに異なる。
【００１３】データ信号Ｄがハイレベルからロー・レベ
ルに移り変わる時、プル・ダウン信号ＰＤの電圧レベル
が臨界電圧ＶTN以上の区間とプル・アップ信号ＰＵの電
圧レベルが臨界電圧ＶTP以下の区間が重なる区間では、
プル・アップトランジスタＱ３とプル・ダウントランジ
スタＱ４が共にターンオンとなる。反対に、データ信号
Ｄがローレベルからハイレベルに移り変わる時、プル・
アップ信号ＰＵが臨界電圧ＶTP以下の区間とプル・ダウ
ン信号ＰＤが臨界電圧ＶTN以上の区間が重なる区間にお
いてもプル・アップトランジスタＱ３とプル・ダウント
ランジスタＱ４が共にターンオンとなる。
ルに移り変わる時、プル・ダウン信号ＰＤの電圧レベル
が臨界電圧ＶTN以上の区間とプル・アップ信号ＰＵの電
圧レベルが臨界電圧ＶTP以下の区間が重なる区間では、
プル・アップトランジスタＱ３とプル・ダウントランジ
スタＱ４が共にターンオンとなる。反対に、データ信号
Ｄがローレベルからハイレベルに移り変わる時、プル・
アップ信号ＰＵが臨界電圧ＶTP以下の区間とプル・ダウ
ン信号ＰＤが臨界電圧ＶTN以上の区間が重なる区間にお
いてもプル・アップトランジスタＱ３とプル・ダウント
ランジスタＱ４が共にターンオンとなる。
【００１４】図９に示したクローバー電流ＩCBの大きさ
をよくみると、データ信号Ｄのレベルが下降する時には
クローバー電流ＩCBの大きさは比較的小さいが、データ
信号Ｄのレベルが上昇する時にはクローバー電流ＩCBの
大きさが相対的にかなり大きいことがわかる。
をよくみると、データ信号Ｄのレベルが下降する時には
クローバー電流ＩCBの大きさは比較的小さいが、データ
信号Ｄのレベルが上昇する時にはクローバー電流ＩCBの
大きさが相対的にかなり大きいことがわかる。
【００１５】
【発明が解決しようとする課題】しかしながら、従来の
回路のように非常に大きなクローバー電流ＩCBが流れる
と、出力端のロジック・レベルが明確でなくなる。ま
た、クローバー電流ＩCBが大きくなると、回路の動作と
直接関連のないスタティック電力の消費が増加するの
で、結果的には供給される電源に雑音として作用し、多
数の出力バッファを用いて多くの出力信号を同時に発生
させる等の出力バッファの一般的な応用においては正常
的な動作が期待できない。
回路のように非常に大きなクローバー電流ＩCBが流れる
と、出力端のロジック・レベルが明確でなくなる。ま
た、クローバー電流ＩCBが大きくなると、回路の動作と
直接関連のないスタティック電力の消費が増加するの
で、結果的には供給される電源に雑音として作用し、多
数の出力バッファを用いて多くの出力信号を同時に発生
させる等の出力バッファの一般的な応用においては正常
的な動作が期待できない。
【００１６】本発明は上記の事情に鑑みてなされたもの
で、出力端のプル・アップ素子とプル・ダウン素子が同
時にターンオンされる時間を減少させたり、或いは同時
にターンオンされる時間が全く生じないようにすること
により、クローバー電流による雑音成分と不要な電力の
消費を防止できる低雑音出力バッファを提供することを
目的とする。
で、出力端のプル・アップ素子とプル・ダウン素子が同
時にターンオンされる時間を減少させたり、或いは同時
にターンオンされる時間が全く生じないようにすること
により、クローバー電流による雑音成分と不要な電力の
消費を防止できる低雑音出力バッファを提供することを
目的とする。
【００１７】
【課題を解決するための手段】このため、本発明の請求
項１では、イネーブル信号が入力される第１入力端と、
データ信号が入力される第２入力端と、出力端と、電源
電圧端子と前記出力端との間に接続されてプル・アップ
信号によりオン／オフ制御されるプル・アップ素子と、
前記出力端とアース端子との間に接続されてプル・ダウ
ン信号によりオン／オフ制御されるプル・ダウン素子と
を備え、前記入力するデータ信号に対応する出力を前記
出力端から出力する出力バッファであって、前記プル・
アップ素子及びプル・ダウン素子が共にＮＭＯＳトラン
ジスタであるものにおいて、第１遅延手段を有し、前記
データ信号がハイレベルからローレベルに変化する時に
はハイレベルからローレベルに変化するプル・アップ信
号を前記第１遅延手段を経由せずに前記プル・アップ素
子に印加し、前記データ信号がローレベルからハイレベ
ルに変化する時にはローレベルからハイレベルに変化す
るプル・アップ信号を前記第１遅延手段を経由して所定
時間遅延して前記プル・アップ素子に印加するプル・ア
ップ信号経路と、第２遅延手段を有し、前記データ信号
がハイレベルからローレベルに変化する時にはローレベ
ルからハイレベルに変化するプル・ダウン信号を前記第
２遅延手段を経由して所定時間遅延して前記プル・ダウ
ン素子に印加し、前記データ信号がローレベルからハイ
レベルに変化する時にはハイレベルからローレベルに変
化するプル・ダウン信号を前記第２遅延手段を経由せず
に前記プル・ダウン素子に印加するプル・ダウン信号経
路とを備えて構成した。
項１では、イネーブル信号が入力される第１入力端と、
データ信号が入力される第２入力端と、出力端と、電源
電圧端子と前記出力端との間に接続されてプル・アップ
信号によりオン／オフ制御されるプル・アップ素子と、
前記出力端とアース端子との間に接続されてプル・ダウ
ン信号によりオン／オフ制御されるプル・ダウン素子と
を備え、前記入力するデータ信号に対応する出力を前記
出力端から出力する出力バッファであって、前記プル・
アップ素子及びプル・ダウン素子が共にＮＭＯＳトラン
ジスタであるものにおいて、第１遅延手段を有し、前記
データ信号がハイレベルからローレベルに変化する時に
はハイレベルからローレベルに変化するプル・アップ信
号を前記第１遅延手段を経由せずに前記プル・アップ素
子に印加し、前記データ信号がローレベルからハイレベ
ルに変化する時にはローレベルからハイレベルに変化す
るプル・アップ信号を前記第１遅延手段を経由して所定
時間遅延して前記プル・アップ素子に印加するプル・ア
ップ信号経路と、第２遅延手段を有し、前記データ信号
がハイレベルからローレベルに変化する時にはローレベ
ルからハイレベルに変化するプル・ダウン信号を前記第
２遅延手段を経由して所定時間遅延して前記プル・ダウ
ン素子に印加し、前記データ信号がローレベルからハイ
レベルに変化する時にはハイレベルからローレベルに変
化するプル・ダウン信号を前記第２遅延手段を経由せず
に前記プル・ダウン素子に印加するプル・ダウン信号経
路とを備えて構成した。
【００１８】かかる構成では、データ信号がハイレベル
からローレベルに変化する時、プル・アップ素子はオン
状態からオフ状態になり、プル・ダウン素子はオフ状態
からオン状態に変化するが、プル・ダウン素子のターン
オン動作が遅延されるため、プル・アップ素子とプル・
ダウン素子が共にオン状態となる期間が短縮される。ま
た、データ信号がローレベルからハイレベルに変化する
時、プル・アップ素子はオフ状態からオン状態になり、
プル・ダウン素子はオン状態からオフ状態に変化する
が、プル・アップ素子のターンオン動作が遅延されるた
め、プル・アップ素子とプル・ダウン素子が共にオン状
態となる期間が短縮されるようになる。
からローレベルに変化する時、プル・アップ素子はオン
状態からオフ状態になり、プル・ダウン素子はオフ状態
からオン状態に変化するが、プル・ダウン素子のターン
オン動作が遅延されるため、プル・アップ素子とプル・
ダウン素子が共にオン状態となる期間が短縮される。ま
た、データ信号がローレベルからハイレベルに変化する
時、プル・アップ素子はオフ状態からオン状態になり、
プル・ダウン素子はオン状態からオフ状態に変化する
が、プル・アップ素子のターンオン動作が遅延されるた
め、プル・アップ素子とプル・ダウン素子が共にオン状
態となる期間が短縮されるようになる。
【００１９】また、本発明の請求項２では、イネーブル
信号が入力される第１入力端と、データ信号が入力され
る第２入力端と、出力端と、電源電圧端子と前記出力端
との間に接続されてプル・アップ信号によりオン／オフ
制御されるプル・アップ素子と、前記出力端とアース端
子との間に接続されてプル・ダウン信号によりオン／オ
フ制御されるプル・ダウン素子とを備え、前記入力する
データ信号に対応する出力を前記出力端から出力する出
力バッファであって、前記プル・アップ素子がＰＭＯＳ
トランジスタであり、前記プル・ダウン素子がＮＭＯＳ
トランジスタであるものにおいて、第１遅延手段を有
し、前記データ信号がハイレベルからローレベルに変化
する時にはローレベルからハイレベルに変化するプル・
アップ信号を前記第１遅延手段を経由せずに前記プル・
アップ素子に印加し、前記データ信号がローレベルから
ハイレベルに変化する時にはハイレベルからローレベル
に変化するプル・アップ信号を前記第１遅延手段を経由
して所定時間遅延して前記プル・アップ素子に印加する
プル・アップ信号経路と、第２遅延手段を有し、前記デ
ータ信号がハイレベルからローレベルに変化する時には
ローレベルからハイレベルに変化するプル・ダウン信号
を前記第２遅延手段を経由して所定時間遅延して前記プ
ル・ダウン素子に印加し、前記データ信号がローレベル
からハイレベルに変化する時にはハイレベルからローレ
ベルに変化するプル・ダウン信号を前記第２遅延手段を
経由せずに前記プル・ダウン素子に印加するプル・ダウ
ン信号経路とを備えて構成した。
信号が入力される第１入力端と、データ信号が入力され
る第２入力端と、出力端と、電源電圧端子と前記出力端
との間に接続されてプル・アップ信号によりオン／オフ
制御されるプル・アップ素子と、前記出力端とアース端
子との間に接続されてプル・ダウン信号によりオン／オ
フ制御されるプル・ダウン素子とを備え、前記入力する
データ信号に対応する出力を前記出力端から出力する出
力バッファであって、前記プル・アップ素子がＰＭＯＳ
トランジスタであり、前記プル・ダウン素子がＮＭＯＳ
トランジスタであるものにおいて、第１遅延手段を有
し、前記データ信号がハイレベルからローレベルに変化
する時にはローレベルからハイレベルに変化するプル・
アップ信号を前記第１遅延手段を経由せずに前記プル・
アップ素子に印加し、前記データ信号がローレベルから
ハイレベルに変化する時にはハイレベルからローレベル
に変化するプル・アップ信号を前記第１遅延手段を経由
して所定時間遅延して前記プル・アップ素子に印加する
プル・アップ信号経路と、第２遅延手段を有し、前記デ
ータ信号がハイレベルからローレベルに変化する時には
ローレベルからハイレベルに変化するプル・ダウン信号
を前記第２遅延手段を経由して所定時間遅延して前記プ
ル・ダウン素子に印加し、前記データ信号がローレベル
からハイレベルに変化する時にはハイレベルからローレ
ベルに変化するプル・ダウン信号を前記第２遅延手段を
経由せずに前記プル・ダウン素子に印加するプル・ダウ
ン信号経路とを備えて構成した。
【００２０】前記第１遅延手段及び第２遅延手段は、請
求項３に記載のように、線形特性を持つ抵抗素子であっ
てもよいし、請求項４に記載のように、ＭＯＳトランジ
スタを用いた能動素子であってもよいし、請求項５に記
載のように、ゲートに所定の基準電圧が供給されるＭＯ
Ｓトランジスタであってもよい。
求項３に記載のように、線形特性を持つ抵抗素子であっ
てもよいし、請求項４に記載のように、ＭＯＳトランジ
スタを用いた能動素子であってもよいし、請求項５に記
載のように、ゲートに所定の基準電圧が供給されるＭＯ
Ｓトランジスタであってもよい。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態を図１
〜図５に基づいて説明する。図１は、本発明の第１実施
形態であり、ＮＭＯＳトランジスタを出力端に取付けた
出力バッファを示した回路図である。図１において、出
力端は、共にＮＭＯＳトランジスタからなるプル・アッ
プ素子としてのプル・アップトランジスタＱ９とプル・
ダウン素子としてのプル・ダウントランジスタＱ１０で
構成される。
〜図５に基づいて説明する。図１は、本発明の第１実施
形態であり、ＮＭＯＳトランジスタを出力端に取付けた
出力バッファを示した回路図である。図１において、出
力端は、共にＮＭＯＳトランジスタからなるプル・アッ
プ素子としてのプル・アップトランジスタＱ９とプル・
ダウン素子としてのプル・ダウントランジスタＱ１０で
構成される。
【００２２】プル・アップ信号ＰＵを伝達するプル・ア
ップ経路は、ナンドゲートＮＡＮＤ４とインバータＩＮ
Ｖ５で構成され、プル・ダウン信号ＰＤを伝達するプル
・ダウン経路は、インバータＩＮＶ６と、ナンドゲート
ＮＡＮＤ５と、インバータＩＮＶ７で構成される。それ
ぞれのナンドゲートＮＡＮＤ４，ＮＡＮＤ５には、第１
入力端Ａからの出力イネーブル信号ＯＥと第２入力端Ｂ
からのデータ信号Ｄが入力されるが、ナンドゲートＮＡ
ＮＤ５にはデータ信号ＤがインバータＩＮＶ６によって
反転されたデータ信号 /Ｄが入力される。
ップ経路は、ナンドゲートＮＡＮＤ４とインバータＩＮ
Ｖ５で構成され、プル・ダウン信号ＰＤを伝達するプル
・ダウン経路は、インバータＩＮＶ６と、ナンドゲート
ＮＡＮＤ５と、インバータＩＮＶ７で構成される。それ
ぞれのナンドゲートＮＡＮＤ４，ＮＡＮＤ５には、第１
入力端Ａからの出力イネーブル信号ＯＥと第２入力端Ｂ
からのデータ信号Ｄが入力されるが、ナンドゲートＮＡ
ＮＤ５にはデータ信号ＤがインバータＩＮＶ６によって
反転されたデータ信号 /Ｄが入力される。
【００２３】二つのインバータＩＮＶ５，ＩＮＶ７は、
一般的なＣＭＯＳインバータの出力端に第１及び第２遅
延手段としての遅延要素ＤＹ１，ＤＹ２を加えたもので
ある。即ち、インバータＩＮＶ５は、ＰＭＯＳトランジ
スタＱ５とＮＭＯＳトランジスタＱ６のそれぞれのドレ
インの間に遅延要素ＤＹ１が連結され、ＮＭＯＳトラン
ジスタＱ６のドレイン電圧がプル・アップ信号ＰＵとし
てプル・アップトランジスタＱ９のゲートに出力され
る。
一般的なＣＭＯＳインバータの出力端に第１及び第２遅
延手段としての遅延要素ＤＹ１，ＤＹ２を加えたもので
ある。即ち、インバータＩＮＶ５は、ＰＭＯＳトランジ
スタＱ５とＮＭＯＳトランジスタＱ６のそれぞれのドレ
インの間に遅延要素ＤＹ１が連結され、ＮＭＯＳトラン
ジスタＱ６のドレイン電圧がプル・アップ信号ＰＵとし
てプル・アップトランジスタＱ９のゲートに出力され
る。
【００２４】また、インバータＩＮＶ７も、ＰＭＯＳト
ランジスタＱ７とＮＭＯＳトランジスタＱ８のそれぞれ
のドレインの間に遅延要素ＤＹ２が連結され、これもま
たＮＭＯＳトランジスタＱ８のドレイン電圧がプル・ダ
ウン信号ＰＤとしてプル・ダウントランジスタＱ１０の
ゲートに出力される。このようなプル・アップ信号ＰＵ
とプル・ダウン信号ＰＤによって、それぞれプル・アッ
プトランジスタＱ９とプル・ダウントランジスタＱ１０
が選択的にターンオンされ、それぞれローレベルまたは
ハイレベルの出力信号ＤＯＵＴ３を発生させパッドＰ３
へ出力する。
ランジスタＱ７とＮＭＯＳトランジスタＱ８のそれぞれ
のドレインの間に遅延要素ＤＹ２が連結され、これもま
たＮＭＯＳトランジスタＱ８のドレイン電圧がプル・ダ
ウン信号ＰＤとしてプル・ダウントランジスタＱ１０の
ゲートに出力される。このようなプル・アップ信号ＰＵ
とプル・ダウン信号ＰＤによって、それぞれプル・アッ
プトランジスタＱ９とプル・ダウントランジスタＱ１０
が選択的にターンオンされ、それぞれローレベルまたは
ハイレベルの出力信号ＤＯＵＴ３を発生させパッドＰ３
へ出力する。
【００２５】即ち、二つの遅延要素ＤＹ１，ＤＹ２の作
用は、それぞれのインバータＩＮＶ５，ＩＮＶ７内のＰ
ＭＯＳトランジスタＱ５，Ｑ７がターンオンされること
によって出力されるプル・アップ信号ＰＵとプル・ダウ
ン信号ＰＤが、それぞれローレベルからハイレベルへ移
り変わる場合に限って信号の発生を遅延させるものであ
る。
用は、それぞれのインバータＩＮＶ５，ＩＮＶ７内のＰ
ＭＯＳトランジスタＱ５，Ｑ７がターンオンされること
によって出力されるプル・アップ信号ＰＵとプル・ダウ
ン信号ＰＤが、それぞれローレベルからハイレベルへ移
り変わる場合に限って信号の発生を遅延させるものであ
る。
【００２６】次に、動作を説明する。例えば、出力イネ
ーブル信号ＯＥがハイレベルの状態でデータ信号Ｄがハ
イレベルからローレベルへ移り変わる場合には、ナンド
ゲートＮＡＮＤ４の出力信号がハイレベルに変わり、イ
ンバータＩＮＶ５のＮＭＯＳトランジスタＱ６をターン
オンさせる。従って、アース電圧ＶSSのローレベル信号
がプル・アップ信号ＰＵとして時間の遅延なく直接出力
され、プル・アップトランジスタＱ９をターンオフさせ
る。この時、別のナンドゲートＮＡＮＤ５の出力信号は
ローレベルに変わりインバータＩＮＶ７のＰＭＯＳトラ
ンジスタＱ７をターンオンさせる。従って、電源電圧Ｖ
DDのハイレベル信号がプル・ダウン信号ＰＤとして出力
され、プル・ダウントランジスタＱ１０をターンオンさ
せるが、このとき出力されるプル・ダウン信号ＰＤは遅
延要素ＤＹ２によって所定時間遅延されて出力される。
ーブル信号ＯＥがハイレベルの状態でデータ信号Ｄがハ
イレベルからローレベルへ移り変わる場合には、ナンド
ゲートＮＡＮＤ４の出力信号がハイレベルに変わり、イ
ンバータＩＮＶ５のＮＭＯＳトランジスタＱ６をターン
オンさせる。従って、アース電圧ＶSSのローレベル信号
がプル・アップ信号ＰＵとして時間の遅延なく直接出力
され、プル・アップトランジスタＱ９をターンオフさせ
る。この時、別のナンドゲートＮＡＮＤ５の出力信号は
ローレベルに変わりインバータＩＮＶ７のＰＭＯＳトラ
ンジスタＱ７をターンオンさせる。従って、電源電圧Ｖ
DDのハイレベル信号がプル・ダウン信号ＰＤとして出力
され、プル・ダウントランジスタＱ１０をターンオンさ
せるが、このとき出力されるプル・ダウン信号ＰＤは遅
延要素ＤＹ２によって所定時間遅延されて出力される。
【００２７】これとは反対にイネーブル信号ＯＥがハイ
レベルの状態でデータ信号Ｄがローレベルからハイレベ
ルへ移り変わる場合には、ナンドゲートＮＡＮＤ４の出
力信号がローレベルに変わり、インバータＩＮＶ５のＰ
ＭＯＳトランジスタＱ５をターンオンさせる。従って、
電源電圧ＶDDのハイレベルの信号がプル・アップ信号Ｐ
Ｕとして出力され、プル・アップトランジスタＱ９をタ
ーンオンさせるが、この時、出力されるプル・アップ信
号ＰＵは遅延要素ＤＹ１によって所定時間遅延されて出
力される。この時、別のナンドゲートＮＡＮＤ５の出力
信号はハイレベルに変わりインバータＩＮＶ７のＮＭＯ
ＳトランジスタＱ８をターンオンさせる。従って、アー
ス電圧ＶSSのローレベル信号がプル・ダウン信号ＰＤと
して時間の遅延なく直接出力され、プル・ダウントラン
ジスタＱ１０をターンオフさせる。
レベルの状態でデータ信号Ｄがローレベルからハイレベ
ルへ移り変わる場合には、ナンドゲートＮＡＮＤ４の出
力信号がローレベルに変わり、インバータＩＮＶ５のＰ
ＭＯＳトランジスタＱ５をターンオンさせる。従って、
電源電圧ＶDDのハイレベルの信号がプル・アップ信号Ｐ
Ｕとして出力され、プル・アップトランジスタＱ９をタ
ーンオンさせるが、この時、出力されるプル・アップ信
号ＰＵは遅延要素ＤＹ１によって所定時間遅延されて出
力される。この時、別のナンドゲートＮＡＮＤ５の出力
信号はハイレベルに変わりインバータＩＮＶ７のＮＭＯ
ＳトランジスタＱ８をターンオンさせる。従って、アー
ス電圧ＶSSのローレベル信号がプル・ダウン信号ＰＤと
して時間の遅延なく直接出力され、プル・ダウントラン
ジスタＱ１０をターンオフさせる。
【００２８】上記の説明から分かるように、ＮＭＯＳト
ランジスタを出力端に備えた出力バッファにおいては、
プル・アップトランジスタＱ９または、プル・ダウント
ランジスタＱ１０のターンオン動作をそれぞれ遅延させ
て両方のトランジスタＱ９，Ｑ１０が同時にオン状態と
なる時間を短くしている。図２は上述した図１における
出力バッファのタイミング図である。
ランジスタを出力端に備えた出力バッファにおいては、
プル・アップトランジスタＱ９または、プル・ダウント
ランジスタＱ１０のターンオン動作をそれぞれ遅延させ
て両方のトランジスタＱ９，Ｑ１０が同時にオン状態と
なる時間を短くしている。図２は上述した図１における
出力バッファのタイミング図である。
【００２９】図２において、（ａ）はデータ信号Ｄの変
化を示したものであり、（ｂ）はプル・アップ信号ＰＵ
とプル・ダウン信号ＰＤの変化を示したものであり、
（ｃ）はクローバー電流ＩCBを表したものである。図２
で、プル・ダウン信号ＰＤの臨界電圧ＶTN以上の区間と
プル・アップ信号ＰＵの臨界電圧ＶTN以上である区間が
重なる区間をよく見ると、点線で表した従来装置での区
間ｔ１より、本実施形態装置による区間ｔ２が遥かに短
いということが分かり、このとき発生するクローバー電
流ＩCBの大きさもまた非常に減少していることが分か
る。
化を示したものであり、（ｂ）はプル・アップ信号ＰＵ
とプル・ダウン信号ＰＤの変化を示したものであり、
（ｃ）はクローバー電流ＩCBを表したものである。図２
で、プル・ダウン信号ＰＤの臨界電圧ＶTN以上の区間と
プル・アップ信号ＰＵの臨界電圧ＶTN以上である区間が
重なる区間をよく見ると、点線で表した従来装置での区
間ｔ１より、本実施形態装置による区間ｔ２が遥かに短
いということが分かり、このとき発生するクローバー電
流ＩCBの大きさもまた非常に減少していることが分か
る。
【００３０】図３は、本発明の第２実施形態を示し、Ｃ
ＭＯＳを出力端に備えた出力バッフアの場合の例であ
る。図３に示したように、出力端はＰＭＯＳトランジス
タからなるプル・アップ素子としてのプル・アップトラ
ンジスタＱ１９とＮＭＯＳトランジスタからなるプル・
ダウン素子としてのプル・ダウントランジスタＱ２０で
構成される。
ＭＯＳを出力端に備えた出力バッフアの場合の例であ
る。図３に示したように、出力端はＰＭＯＳトランジス
タからなるプル・アップ素子としてのプル・アップトラ
ンジスタＱ１９とＮＭＯＳトランジスタからなるプル・
ダウン素子としてのプル・ダウントランジスタＱ２０で
構成される。
【００３１】プル・アップ信号ＰＵを発生させるプル・
アップ経路は、１つのナンドゲートＮＡＮＤ６で構成さ
れ、プル・ダウン信号ＰＤを発生させるプル・ダウン経
路は、インバータＩＮＶ８とノアゲートＮＯＲ２で構成
される。ナンドゲートＮＡＮＤ６には、第１入力端Ａか
らの出力イネーブル信号ＯＥと第２入力端Ｂからのデー
タ信号Ｄが直接入力される。
アップ経路は、１つのナンドゲートＮＡＮＤ６で構成さ
れ、プル・ダウン信号ＰＤを発生させるプル・ダウン経
路は、インバータＩＮＶ８とノアゲートＮＯＲ２で構成
される。ナンドゲートＮＡＮＤ６には、第１入力端Ａか
らの出力イネーブル信号ＯＥと第２入力端Ｂからのデー
タ信号Ｄが直接入力される。
【００３２】ノアゲートＮＯＲ２には、データ信号Ｄ及
び、出力イネーブル信号ＯＥがインバータＩＮＶ８によ
って反転された出力イネーブル信号01ＯＥが入力され
る。ナンドゲートＮＡＮＤ６は、一般的なＣＭＯＳナン
ドゲートに第１遅延手段としての遅延要素ＤＹ３を加え
たものである。即ち、並列連結された２個のＰＭＯＳト
ランジスタＱ１１，Ｑ１２は、それぞれデータ信号Ｄと
出力イネーブル信号ＯＥによって制御されるので、デー
タ信号Ｄまたは出力イネーブル信号ＯＥの少なくとも１
つの信号がローレベルの時、電源電圧ＶDDによるハイレ
ベルのプル・アップ信号ＰＵを発生させる。直列連結さ
れた２個のＮＭＯＳトランジスタＱ１３，Ｑ１４も、や
はりそれぞれデータ信号Ｄと出力イネーブル信号ＯＥに
よって制御されるので、データ信号Ｄと出力イネーブル
信号ＯＥが共にハイレベルの時、ターンオンされ、アー
ス電圧ＶSSによるローレベルのプル・アップ信号ＰＵを
発生させる。
び、出力イネーブル信号ＯＥがインバータＩＮＶ８によ
って反転された出力イネーブル信号01ＯＥが入力され
る。ナンドゲートＮＡＮＤ６は、一般的なＣＭＯＳナン
ドゲートに第１遅延手段としての遅延要素ＤＹ３を加え
たものである。即ち、並列連結された２個のＰＭＯＳト
ランジスタＱ１１，Ｑ１２は、それぞれデータ信号Ｄと
出力イネーブル信号ＯＥによって制御されるので、デー
タ信号Ｄまたは出力イネーブル信号ＯＥの少なくとも１
つの信号がローレベルの時、電源電圧ＶDDによるハイレ
ベルのプル・アップ信号ＰＵを発生させる。直列連結さ
れた２個のＮＭＯＳトランジスタＱ１３，Ｑ１４も、や
はりそれぞれデータ信号Ｄと出力イネーブル信号ＯＥに
よって制御されるので、データ信号Ｄと出力イネーブル
信号ＯＥが共にハイレベルの時、ターンオンされ、アー
ス電圧ＶSSによるローレベルのプル・アップ信号ＰＵを
発生させる。
【００３３】ノアゲートＮＯＲ２は、一般的なＣＭＯＳ
ノアゲートに第２遅延手段としての遅延要素ＤＹ４を加
えたものである。即ち、直列連結された２個のＰＭＯＳ
トランジスタＱ１５，Ｑ１６は、それぞれデータ信号Ｄ
と反転された出力イネーブル信号 /ＯＥによって制御さ
れるので、データ信号Ｄがローレベルで出力イネーブル
信号ＯＥがハイレベル（出力イネーブル信号 /ＯＥがロ
ーレベル）の時ターンオンされ、電源電圧ＶDDによるハ
イレベルのプル・ダウン信号ＰＤを発生させる。並列連
結された２個のＮＭＯＳトランジスタＱ１７，Ｑ１８は
それぞれデータ信号Ｄと反転された出力イネーブル信号
/ＯＥによって制御されるので、データ信号Ｄがハイレ
ベルか、または出力イネーブル信号ＯＥがローレベル
（出力イネーブル信号 /ＯＥがハイレベル）の時、アー
ス電圧ＶSSによるローレベルのプル・ダウン信号ＰＤを
発生させる。
ノアゲートに第２遅延手段としての遅延要素ＤＹ４を加
えたものである。即ち、直列連結された２個のＰＭＯＳ
トランジスタＱ１５，Ｑ１６は、それぞれデータ信号Ｄ
と反転された出力イネーブル信号 /ＯＥによって制御さ
れるので、データ信号Ｄがローレベルで出力イネーブル
信号ＯＥがハイレベル（出力イネーブル信号 /ＯＥがロ
ーレベル）の時ターンオンされ、電源電圧ＶDDによるハ
イレベルのプル・ダウン信号ＰＤを発生させる。並列連
結された２個のＮＭＯＳトランジスタＱ１７，Ｑ１８は
それぞれデータ信号Ｄと反転された出力イネーブル信号
/ＯＥによって制御されるので、データ信号Ｄがハイレ
ベルか、または出力イネーブル信号ＯＥがローレベル
（出力イネーブル信号 /ＯＥがハイレベル）の時、アー
ス電圧ＶSSによるローレベルのプル・ダウン信号ＰＤを
発生させる。
【００３４】このようなプル・アップ信号ＰＵとプル・
ダウン信号ＰＤによってそれぞれプル・アップトランジ
スタＱ１９とプル・ダウントランジスタＱ２０が選択的
にターンオンされ、それぞれハイレベルまたはローレベ
ルの出力信号ＤＯＵＴ４を発生させ、パッドＰ３へ出力
する。上述したナンドゲートＮＡＮＤ６における遅延要
素ＤＹ３の作用は、直列連結された２個のＮＭＯＳトラ
ンジスタＱ１３，Ｑ１４がターンオンされることによっ
て出力されるローレベルのプル・アップ信号ＰＵを、所
定時間遅延させて出力するものである。ノアゲートＮＯ
Ｒ２における遅延要素ＤＹ４の作用は、直列連結された
２個のＰＭＯＳトランジスタＱ１５，Ｑ１６が共にター
ンオンされることによって出力されるハイレベルのプル
・ダウン信号ＰＤを、所定時間遅延させて出力するもの
である。
ダウン信号ＰＤによってそれぞれプル・アップトランジ
スタＱ１９とプル・ダウントランジスタＱ２０が選択的
にターンオンされ、それぞれハイレベルまたはローレベ
ルの出力信号ＤＯＵＴ４を発生させ、パッドＰ３へ出力
する。上述したナンドゲートＮＡＮＤ６における遅延要
素ＤＹ３の作用は、直列連結された２個のＮＭＯＳトラ
ンジスタＱ１３，Ｑ１４がターンオンされることによっ
て出力されるローレベルのプル・アップ信号ＰＵを、所
定時間遅延させて出力するものである。ノアゲートＮＯ
Ｒ２における遅延要素ＤＹ４の作用は、直列連結された
２個のＰＭＯＳトランジスタＱ１５，Ｑ１６が共にター
ンオンされることによって出力されるハイレベルのプル
・ダウン信号ＰＤを、所定時間遅延させて出力するもの
である。
【００３５】しかし、ナンドゲートＮＡＮＤ６の２個の
ＰＭＯＳトランジスタＱ１１，Ｑ１２のいずれか一つが
ターンオンとなって出力されるハイレベルのプル・アッ
プ信号ＰＵと、ノアゲートＮＯＲ２のＮＭＯＳトランジ
スタＱ１７，Ｑ１８のいずれか一つのがターンオンとな
って出力されるローレベルのプル・ダウン信号ＰＤは、
いずれも遅延要素ＤＹ３，ＤＹ４の影響を受けないので
時間の遅延がなく直接出力される。
ＰＭＯＳトランジスタＱ１１，Ｑ１２のいずれか一つが
ターンオンとなって出力されるハイレベルのプル・アッ
プ信号ＰＵと、ノアゲートＮＯＲ２のＮＭＯＳトランジ
スタＱ１７，Ｑ１８のいずれか一つのがターンオンとな
って出力されるローレベルのプル・ダウン信号ＰＤは、
いずれも遅延要素ＤＹ３，ＤＹ４の影響を受けないので
時間の遅延がなく直接出力される。
【００３６】即ち、ナンドゲートＮＡＮＤ６では、ロー
レベルのプル・アップ信号ＰＵが出力される場合に限っ
て遅延要素ＤＹ３の影響を受け、ノアゲートＮＯＲ２で
はハイレベルのプル・ダウン信号ＰＤが出力される場合
に限って遅延要素ＤＹ４の影響を受ける。次に動作を説
明する。
レベルのプル・アップ信号ＰＵが出力される場合に限っ
て遅延要素ＤＹ３の影響を受け、ノアゲートＮＯＲ２で
はハイレベルのプル・ダウン信号ＰＤが出力される場合
に限って遅延要素ＤＹ４の影響を受ける。次に動作を説
明する。
【００３７】例えば、出力イネーブル信号ＯＥがハイレ
ベルの状態でデータ信号Ｄがハイレベルからローレベル
へ移り変わると、ナンドゲートＮＡＮＤ６では、ＰＭＯ
ＳトランジスタＱ１１がターンオンとなり、電源電圧Ｖ
DDのハイレベルのプル・アップ信号ＰＵが、時間の遅延
なく直接出力され、プル・アップトランジスタＱ１９を
ターンオフさせる。
ベルの状態でデータ信号Ｄがハイレベルからローレベル
へ移り変わると、ナンドゲートＮＡＮＤ６では、ＰＭＯ
ＳトランジスタＱ１１がターンオンとなり、電源電圧Ｖ
DDのハイレベルのプル・アップ信号ＰＵが、時間の遅延
なく直接出力され、プル・アップトランジスタＱ１９を
ターンオフさせる。
【００３８】このときノアゲートＮＯＲ２では、２個の
ＰＭＯＳトランジスタＱ１５，Ｑ１６のみがターンオン
となり、電源電圧ＶDDによるハイレベルのプル・ダウン
信号ＰＤが出力され、プル・ダウントランジスタＱ２０
をターンオンさせる。このとき出力されるプル・ダウン
信号ＰＤは遅延要素ＤＹ４によって所定時間遅延されて
出力される。
ＰＭＯＳトランジスタＱ１５，Ｑ１６のみがターンオン
となり、電源電圧ＶDDによるハイレベルのプル・ダウン
信号ＰＤが出力され、プル・ダウントランジスタＱ２０
をターンオンさせる。このとき出力されるプル・ダウン
信号ＰＤは遅延要素ＤＹ４によって所定時間遅延されて
出力される。
【００３９】これと反対に出力イネーブル信号ＯＥがハ
イレベルの状態でデータ信号Ｄがローレベルからハイレ
ベルへ移り変わると、ナンドゲートＮＡＮＤ６では２個
のＮＭＯＳトランジスタＱ１３，Ｑ１４のみがターンオ
ンされ、アース電圧ＶSSのローレベルのプル・アップ信
号ＰＵが出力されプル・アップトランジスタＱ１９をタ
ーンオンさせる。このとき出力されるプル・アップ信号
ＰＵは、遅延要素ＤＹ３によって所定時間遅延されて出
力される。
イレベルの状態でデータ信号Ｄがローレベルからハイレ
ベルへ移り変わると、ナンドゲートＮＡＮＤ６では２個
のＮＭＯＳトランジスタＱ１３，Ｑ１４のみがターンオ
ンされ、アース電圧ＶSSのローレベルのプル・アップ信
号ＰＵが出力されプル・アップトランジスタＱ１９をタ
ーンオンさせる。このとき出力されるプル・アップ信号
ＰＵは、遅延要素ＤＹ３によって所定時間遅延されて出
力される。
【００４０】このときノアゲートＮＯＲ２では、ＮＭＯ
ＳトランジスタＱ１７がターンオンされ、アース電圧Ｖ
SSによるローレベルのプル・ダウン信号ＰＤが時間の遅
延なく直接出力され、プル・ダウントランジスタＱ２０
をターンオフさせる。上記の説明からわかるように、Ｃ
ＭＯＳが出力端に備えられた出力バッファでは、プル・
アップトランジスタＱ１９またはプル・ダウントランジ
スタＱ２０のターンオン動作を遅延要素ＤＹ３，ＤＹ４
によって遅延させることで、ターンオフ動作がターンオ
ン動作より先に起こるようにして２個のトランジスタＱ
１９，Ｑ２０が同時にターンオンしないようにするか、
或いは、同時にオン状態となる時間を縮めるのである。
ＳトランジスタＱ１７がターンオンされ、アース電圧Ｖ
SSによるローレベルのプル・ダウン信号ＰＤが時間の遅
延なく直接出力され、プル・ダウントランジスタＱ２０
をターンオフさせる。上記の説明からわかるように、Ｃ
ＭＯＳが出力端に備えられた出力バッファでは、プル・
アップトランジスタＱ１９またはプル・ダウントランジ
スタＱ２０のターンオン動作を遅延要素ＤＹ３，ＤＹ４
によって遅延させることで、ターンオフ動作がターンオ
ン動作より先に起こるようにして２個のトランジスタＱ
１９，Ｑ２０が同時にターンオンしないようにするか、
或いは、同時にオン状態となる時間を縮めるのである。
【００４１】図４は、図３に示した出力バッファのタイ
ミング図である。図４において、（ａ）はデータ信号Ｄ
の変化を示したものであり、（ｂ）と（ｃ）はそれぞれ
プル・アップ信号ＰＵとプル・ダウン信号ＰＤの変化を
示したものであり、（ｄ）はクローバー電流ＩCBを示し
たものである。図４において、プル・アップ信号ＰＵの
電圧レベルが臨界電圧ＶTP以下の区間とプル・ダウン信
号ＰＤの電圧レベルが臨界電圧ＶTN以上の区間が重なる
区間をよく見ると、点線で表示された従来装置での区間
ｔ１より本実施形態装置による区間ｔ２の方が遙かに短
いことが分かる。
ミング図である。図４において、（ａ）はデータ信号Ｄ
の変化を示したものであり、（ｂ）と（ｃ）はそれぞれ
プル・アップ信号ＰＵとプル・ダウン信号ＰＤの変化を
示したものであり、（ｄ）はクローバー電流ＩCBを示し
たものである。図４において、プル・アップ信号ＰＵの
電圧レベルが臨界電圧ＶTP以下の区間とプル・ダウン信
号ＰＤの電圧レベルが臨界電圧ＶTN以上の区間が重なる
区間をよく見ると、点線で表示された従来装置での区間
ｔ１より本実施形態装置による区間ｔ２の方が遙かに短
いことが分かる。
【００４２】更に具体的に述べれば、データ信号Ｄレベ
ルの下降区間ではプル・アップ信号ＰＵが臨界電圧ＶTP
以下である区間とプル・ダウン信号ＰＤが臨界電圧ＶTN
以上である区間が重なる区間が存在しないのでクローバ
ー電流ＩCBが発生しない。データ信号Ｄレベルの上昇区
間では、プル・アップ信号ＰＵが臨界電圧ＶPT以下の区
間とプル・ダウン信号ＰＤが臨界電圧ＶTN以上である区
間が重なる区間が非常に短いためクローバー電流ＩCBの
大きさもまた微弱である。
ルの下降区間ではプル・アップ信号ＰＵが臨界電圧ＶTP
以下である区間とプル・ダウン信号ＰＤが臨界電圧ＶTN
以上である区間が重なる区間が存在しないのでクローバ
ー電流ＩCBが発生しない。データ信号Ｄレベルの上昇区
間では、プル・アップ信号ＰＵが臨界電圧ＶPT以下の区
間とプル・ダウン信号ＰＤが臨界電圧ＶTN以上である区
間が重なる区間が非常に短いためクローバー電流ＩCBの
大きさもまた微弱である。
【００４３】図１及び図３に示した本実施形態の出力バ
ッファの出力端のプル・アップトランジスタとプル・ダ
ウントランジスタが同時にターンオン状態となる区間の
大きさはそれぞれの遅延要素ＤＹ１〜ＤＹ４の遅延時間
によって決定される。つまり、それぞれの遅延要素ＤＹ
１〜ＤＹ４の遅延時間の設定によって同時にターンオン
状態となる区間の間隔が決定され、遅延要素ＤＹ１〜Ｄ
Ｙ４の遅延時間を適切に設定すると、図４でのデータ信
号Ｄレベルの下降区間のように同時にターンオン状態と
なる区間が全く存在しないようにすることができる。
ッファの出力端のプル・アップトランジスタとプル・ダ
ウントランジスタが同時にターンオン状態となる区間の
大きさはそれぞれの遅延要素ＤＹ１〜ＤＹ４の遅延時間
によって決定される。つまり、それぞれの遅延要素ＤＹ
１〜ＤＹ４の遅延時間の設定によって同時にターンオン
状態となる区間の間隔が決定され、遅延要素ＤＹ１〜Ｄ
Ｙ４の遅延時間を適切に設定すると、図４でのデータ信
号Ｄレベルの下降区間のように同時にターンオン状態と
なる区間が全く存在しないようにすることができる。
【００４４】そして、非常に短いが同時にターンオン状
態となる区間が存在する場合と、同時にターンオン状態
となる区間が全く存在しない場合とで、それぞれ長所を
持っている。即ち、同時ターンオン状態の区間が全く存
在しない場合には、電源電圧の端子に雑音として作用す
るクローバー電流が全然発生しないので、とても良好な
雑音特性を持つようになる。しかし、このような場合に
は、プル・アップ信号またはプル・ダウン信号のレベル
の上昇または下降曲線の傾きが緩やかになるので、結果
的に応答速度がやや鈍くならざるを得ない。
態となる区間が存在する場合と、同時にターンオン状態
となる区間が全く存在しない場合とで、それぞれ長所を
持っている。即ち、同時ターンオン状態の区間が全く存
在しない場合には、電源電圧の端子に雑音として作用す
るクローバー電流が全然発生しないので、とても良好な
雑音特性を持つようになる。しかし、このような場合に
は、プル・アップ信号またはプル・ダウン信号のレベル
の上昇または下降曲線の傾きが緩やかになるので、結果
的に応答速度がやや鈍くならざるを得ない。
【００４５】これを補完するために、出力端のプル・ア
ップトランジスタとプル・ダウントランジスタの同時タ
ーンオン状態となる区間を意図的に発生させ、多少のク
ローバー電流が発生しても迅速な応答速度を実現するこ
ともできる。つまり、とても良好な雑音特性が要求され
る場合には、同時ターンオン状態の区間が全然存在しな
いよう遅延要素の遅延時間を設定する。一方、迅速な応
答速度が要求される場合には、多少同時ターンオン状態
の区間が発生してもプル・アップ信号またはプル・ダウ
ン信号のレベルの上昇または下降曲線の傾きを大きくし
て迅速な応答速度が得られるように遅延要素の遅延時間
を設定する。
ップトランジスタとプル・ダウントランジスタの同時タ
ーンオン状態となる区間を意図的に発生させ、多少のク
ローバー電流が発生しても迅速な応答速度を実現するこ
ともできる。つまり、とても良好な雑音特性が要求され
る場合には、同時ターンオン状態の区間が全然存在しな
いよう遅延要素の遅延時間を設定する。一方、迅速な応
答速度が要求される場合には、多少同時ターンオン状態
の区間が発生してもプル・アップ信号またはプル・ダウ
ン信号のレベルの上昇または下降曲線の傾きを大きくし
て迅速な応答速度が得られるように遅延要素の遅延時間
を設定する。
【００４６】図５（Ａ）〜（Ｅ）は、本実施形態を実現
するためいろいろな遅延要素の例を示したもので、
（Ａ）は線形的な特性を持つ一般的な抵抗素子であり、
（Ｂ）と（Ｃ）はそれぞれＰＭＯＳトランジスタとＮＭ
ＯＳトラジスタで実現した能動素子である。また（Ｄ）
と（Ｅ）は所定の基準電圧ＶREF を利用してそれぞれＰ
ＭＯＳトランジスタとＮＭＯＳトラジスタのゲートを制
御する場合を示したものである。
するためいろいろな遅延要素の例を示したもので、
（Ａ）は線形的な特性を持つ一般的な抵抗素子であり、
（Ｂ）と（Ｃ）はそれぞれＰＭＯＳトランジスタとＮＭ
ＯＳトラジスタで実現した能動素子である。また（Ｄ）
と（Ｅ）は所定の基準電圧ＶREF を利用してそれぞれＰ
ＭＯＳトランジスタとＮＭＯＳトラジスタのゲートを制
御する場合を示したものである。
【００４７】図５（Ａ）に示した一般的な抵抗素子は固
定された抵抗の値を持つため、遅延要素の遅延時間を調
節する必要がない場合に適用することができる。図５
（Ｂ）、（Ｃ）に示したような能動素子を遅延要素とし
て使用する場合には、集積回路の製造工程において抵抗
成分のみを実現するために別途の工程を経ずに他のＭＯ
Ｓ素子と共に同時に製造することができ工程が単純にな
る長所を持つ。
定された抵抗の値を持つため、遅延要素の遅延時間を調
節する必要がない場合に適用することができる。図５
（Ｂ）、（Ｃ）に示したような能動素子を遅延要素とし
て使用する場合には、集積回路の製造工程において抵抗
成分のみを実現するために別途の工程を経ずに他のＭＯ
Ｓ素子と共に同時に製造することができ工程が単純にな
る長所を持つ。
【００４８】図５（Ｄ）、（Ｅ）に示したように所定の
基準電圧ＶREF を印加して制御する場合には、本実施形
態の出力バッファを備えた回路動作の特性によって、動
作における遅延要素の遅延時間を選択的に可変すること
ができる長所を持つ。
基準電圧ＶREF を印加して制御する場合には、本実施形
態の出力バッファを備えた回路動作の特性によって、動
作における遅延要素の遅延時間を選択的に可変すること
ができる長所を持つ。
【００４９】
【発明の効果】以上述べたように本発明の請求項１及び
２の発明によれば、プル・アップ信号とプル・ダウン信
号を選択的に遅延させ、出力端のプル・アップ素子とプ
ル・ダウン素子が同時にターンオン状態となる時間を減
少させるか、または、同時にターンオン状態となる時間
が全然発生しないようにして、クローバー電流による雑
音成分の発生と不要な電力消費を防止する効果がある。
２の発明によれば、プル・アップ信号とプル・ダウン信
号を選択的に遅延させ、出力端のプル・アップ素子とプ
ル・ダウン素子が同時にターンオン状態となる時間を減
少させるか、または、同時にターンオン状態となる時間
が全然発生しないようにして、クローバー電流による雑
音成分の発生と不要な電力消費を防止する効果がある。
【００５０】また、請求項４に記載のように、遅延手段
をＭＯＳトランジスタを使って実現することで、集積回
路の製造工程において抵抗成分のみを実現するために別
途の工程を経ずに他のＭＯＳ素子と共に同時に製造する
ことができるので工程が単純になる効果がある。また、
請求項５に記載のように、ＭＯＳトランジスタを所定の
基準電圧の印加により制御する場合は、本発明の出力バ
ッファを備えた回路における動作特性に応じて遅延手段
の遅延時間を選択的に調節することができる効果があ
る。
をＭＯＳトランジスタを使って実現することで、集積回
路の製造工程において抵抗成分のみを実現するために別
途の工程を経ずに他のＭＯＳ素子と共に同時に製造する
ことができるので工程が単純になる効果がある。また、
請求項５に記載のように、ＭＯＳトランジスタを所定の
基準電圧の印加により制御する場合は、本発明の出力バ
ッファを備えた回路における動作特性に応じて遅延手段
の遅延時間を選択的に調節することができる効果があ
る。
【図１】本発明の第１実施形態の出力バッファを示した
回路図。
回路図。
【図２】図１に示した出力バッファのタイミング図。
【図３】本発明の第２実施形態の出力バッファを示した
回路図。
回路図。
【図４】図３に示した本実施形態の出力バッファのタイ
ミング図。
ミング図。
【図５】本実施形態に適用する遅延要素の様々な実施例
を示した回路図。
を示した回路図。
【図６】従来の出力バッファを示した回路図。
【図７】図６に示した従来の出力バッファのタイミング
図。
図。
【図８】従来の出力バッファの別の例を示した回路図。
【図９】図８に示した従来の出力バッファのタイミング
図。
図。
Ｑ５〜Ｑ２０：ＭＯＳトランジスタ ＮＡＮＤ４〜ＮＡＮＤ６：ナンドゲート ＮＯＲ２：ノーアゲート ＩＮＶ５１〜ＩＮＶ８：インバータ ＯＥ：出力イネーブル信号 Ｄ：データ信号 ＤＹ１〜ＤＹ４：遅延要素
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０３Ｋ 17/687 Ｈ０３Ｋ 17/687 Ｆ
Claims (5)
- 【請求項１】イネーブル信号が入力される第１入力端
と、データ信号が入力される第２入力端と、出力端と、
電源電圧端子と前記出力端との間に接続されてプル・ア
ップ信号によりオン／オフ制御されるプル・アップ素子
と、前記出力端とアース端子との間に接続されてプル・
ダウン信号によりオン／オフ制御されるプル・ダウン素
子とを備え、前記入力するデータ信号に対応する出力を
前記出力端から出力する出力バッファであって、前記プ
ル・アップ素子及びプル・ダウン素子が共にＮＭＯＳト
ランジスタであるものにおいて、 第１遅延手段を有し、前記データ信号がハイレベルから
ローレベルに変化する時にはハイレベルからローレベル
に変化するプル・アップ信号を前記第１遅延手段を経由
せずに前記プル・アップ素子に印加し、前記データ信号
がローレベルからハイレベルに変化する時にはローレベ
ルからハイレベルに変化するプル・アップ信号を前記第
１遅延手段を経由して所定時間遅延して前記プル・アッ
プ素子に印加するプル・アップ信号経路と、 第２遅延手段を有し、前記データ信号がハイレベルから
ローレベルに変化する時にはローレベルからハイレベル
に変化するプル・ダウン信号を前記第２遅延手段を経由
して所定時間遅延して前記プル・ダウン素子に印加し、
前記データ信号がローレベルからハイレベルに変化する
時にはハイレベルからローレベルに変化するプル・ダウ
ン信号を前記第２遅延手段を経由せずに前記プル・ダウ
ン素子に印加するプル・ダウン信号経路と、を備えて構
成したことを特徴とする出力バッファ。 - 【請求項２】イネーブル信号が入力される第１入力端
と、データ信号が入力される第２入力端と、出力端と、
電源電圧端子と前記出力端との間に接続されてプル・ア
ップ信号によりオン／オフ制御されるプル・アップ素子
と、前記出力端とアース端子との間に接続されてプル・
ダウン信号によりオン／オフ制御されるプル・ダウン素
子とを備え、前記入力するデータ信号に対応する出力を
前記出力端から出力する出力バッファであって、前記プ
ル・アップ素子がＰＭＯＳトランジスタであり、前記プ
ル・ダウン素子がＮＭＯＳトランジスタであるものにお
いて、 第１遅延手段を有し、前記データ信号がハイレベルから
ローレベルに変化する時にはローレベルからハイレベル
に変化するプル・アップ信号を前記第１遅延手段を経由
せずに前記プル・アップ素子に印加し、前記データ信号
がローレベルからハイレベルに変化する時にはハイレベ
ルからローレベルに変化するプル・アップ信号を前記第
１遅延手段を経由して所定時間遅延して前記プル・アッ
プ素子に印加するプル・アップ信号経路と、 第２遅延手段を有し、前記データ信号がハイレベルから
ローレベルに変化する時にはローレベルからハイレベル
に変化するプル・ダウン信号を前記第２遅延手段を経由
して所定時間遅延して前記プル・ダウン素子に印加し、
前記データ信号がローレベルからハイレベルに変化する
時にはハイレベルからローレベルに変化するプル・ダウ
ン信号を前記第２遅延手段を経由せずに前記プル・ダウ
ン素子に印加するプル・ダウン信号経路と、を備えて構
成したことを特徴とする出力バッファ。 - 【請求項３】前記第１遅延手段及び第２遅延手段が、線
形特性を持つ抵抗素子である請求項１又は２に記載の出
力バッファ。 - 【請求項４】前記第１遅延手段及び第２遅延手段が、Ｍ
ＯＳトランジスタを用いた能動素子である請求項１又は
２に記載の出力バッファ。 - 【請求項５】前記第１遅延手段及び第２遅延手段が、ゲ
ートに所定の基準電圧が供給されるＭＯＳトランジスタ
である請求項１又は２に記載の出力バッファ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019970046059A KR100261995B1 (ko) | 1997-09-06 | 1997-09-06 | 저잡음 출력 버퍼 |
| KR46059/1997 | 1997-09-06 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1198001A true JPH1198001A (ja) | 1999-04-09 |
Family
ID=19520951
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12844398A Pending JPH1198001A (ja) | 1997-09-06 | 1998-05-12 | 低雑音出力バッファ |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1198001A (ja) |
| KR (1) | KR100261995B1 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014057177A (ja) * | 2012-09-11 | 2014-03-27 | Toshiba Corp | 出力ドライバ |
| CN109741775A (zh) * | 2018-12-29 | 2019-05-10 | 西安紫光国芯半导体有限公司 | Dram输出驱动电路及其减小漏电的方法 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100622762B1 (ko) * | 1999-06-29 | 2006-09-12 | 주식회사 하이닉스반도체 | 데이타 출력버퍼 |
| KR20030003428A (ko) * | 2001-06-30 | 2003-01-10 | 주식회사 하이닉스반도체 | 저전력 출력 드라이버 |
| KR100948479B1 (ko) * | 2003-12-15 | 2010-03-17 | 주식회사 하이닉스반도체 | 스큐 제어 회로를 구비한 구동기 및 그 제어 신호를설정하는 방법 |
-
1997
- 1997-09-06 KR KR1019970046059A patent/KR100261995B1/ko not_active Expired - Fee Related
-
1998
- 1998-05-12 JP JP12844398A patent/JPH1198001A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2014057177A (ja) * | 2012-09-11 | 2014-03-27 | Toshiba Corp | 出力ドライバ |
| US9263109B2 (en) | 2012-09-11 | 2016-02-16 | Kabushiki Kaisha Toshiba | Output driver to drive semiconductor device and memory system |
| CN109741775A (zh) * | 2018-12-29 | 2019-05-10 | 西安紫光国芯半导体有限公司 | Dram输出驱动电路及其减小漏电的方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990024737A (ko) | 1999-04-06 |
| KR100261995B1 (ko) | 2000-07-15 |
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