JPS5856874B2 - display device - Google Patents
display deviceInfo
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- JPS5856874B2 JPS5856874B2 JP6864079A JP6864079A JPS5856874B2 JP S5856874 B2 JPS5856874 B2 JP S5856874B2 JP 6864079 A JP6864079 A JP 6864079A JP 6864079 A JP6864079 A JP 6864079A JP S5856874 B2 JPS5856874 B2 JP S5856874B2
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- Transforming Electric Information Into Light Information (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】
この発明はオン、オフの2つの状態を取る表示素子を多
数配置して表示面とし中間調を有する画像を表示するよ
うにした表示装置、特に表示画面全体の輝度を変化でき
るようにした表示装置に関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a display device in which a large number of display elements that have two states, on and off, are arranged as a display surface and display an image having halftones, and in particular, to reduce the brightness of the entire display screen. This invention relates to a display device that can be changed.
従来、例えば競技場のスコアボードなどのような大形あ
るいは平板型の表示装置としては電球や発光ダイオード
などの表示素子をマトリックス状に配列したものが用い
られている。BACKGROUND ART Conventionally, large or flat display devices such as scoreboards in stadiums have used display devices in which display elements such as light bulbs and light emitting diodes are arranged in a matrix.
これらの装置において中間調を有する画像を表示するに
は表示素子のオン状態時間巾(点灯時間巾)を画像信号
に比例させる方式が用いられているが、これらの表示装
置においても通常の表示装置と同様、画像全体の輝度を
調整する場合に画像信号のレベルを調整する方式が用い
られている。In order to display images with halftones in these devices, a method is used in which the on-state time width (lighting time width) of the display element is made proportional to the image signal. Similarly, when adjusting the brightness of the entire image, a method of adjusting the level of the image signal is used.
このような従来方式によれば最大輝度で画像を表示する
場合の中間調の階調数をnとすればこの半分の輝度で画
像を表示しようとした場合は有効な中間調の階調はn/
2となる。According to such a conventional method, if the number of halftones when displaying an image at maximum brightness is n, then when trying to display an image at half the brightness, the effective halftones are n. /
It becomes 2.
このように低輝度で表示しようとする場合は有効な中間
調の階調数が減少し画像が悪くなる欠点があった。When displaying at such low brightness, there is a drawback that the number of effective halftones decreases and the image deteriorates.
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、画像信号に比例するよう発生され
た時間巾の中で表示素子のオン状態、(点灯)、オフ状
態(消灯)の時間巾の比率を変化し画像輝度を調整する
ようにすることにより、画像輝度を変化しても中間調の
階調数が変化せず、良好な画像を表示する表示装置を提
供することを目的としている。This invention was made in order to eliminate the drawbacks of the conventional ones as described above, and it is possible to change the on state (lighting) and off state (lighting out) of the display element within a time span generated in proportion to the image signal. To provide a display device that displays a good image without changing the number of halftones even if the image brightness is changed by adjusting the image brightness by changing the time width ratio of the image brightness. The purpose is
以下この発明の一実施例を図について説明する、第1図
において、1はレベル判別回路、2はメモIJ−13は
オン判断回路、4は走査信号発生回路、5はアドレス指
定回路、6は行選択回路、7はリセットパルス発生回路
、8はオン信号メモリー、9は記憶機能を有する表示素
子をマトリックス状に配した表示板である。An embodiment of the present invention will be described below with reference to the drawings. In FIG. 1, 1 is a level discrimination circuit, 2 is a memo IJ-13 is an on-determination circuit, 4 is a scanning signal generation circuit, 5 is an address designation circuit, and 6 is a A row selection circuit, 7 a reset pulse generation circuit, 8 an on-signal memory, and 9 a display board in which display elements having a memory function are arranged in a matrix.
尚、オン判断回路3、アドレス指定回路5、行選択回路
6およびオン信号メモリー8は表示板上の各表示素子の
オン制御回路を構成する。Incidentally, the on-determination circuit 3, the address designation circuit 5, the row selection circuit 6, and the on-signal memory 8 constitute an on-control circuit for each display element on the display board.
画像信号はレベル判別回路1において符号化され、メモ
リー2に記憶される。The image signal is encoded in the level discrimination circuit 1 and stored in the memory 2.
表示素子のオン時刻の制御はこのレベル信号を基にして
行なわれる。The on-time of the display element is controlled based on this level signal.
ここで、便宜上ある1行の表示素子に注目して第2図〜
第4に従って説明する。For convenience's sake, we will focus on one row of display elements in Figures 2--
This will be explained according to the fourth item.
第2図及び第4図において横軸は時間を縦軸は画像信号
の振巾値をそれぞれ示している。In FIGS. 2 and 4, the horizontal axis represents time, and the vertical axis represents the amplitude value of the image signal.
又、第3図において横軸は時間を縦軸は行をそれぞれ示
している。In FIG. 3, the horizontal axis represents time and the vertical axis represents rows.
そこで、たとえば8階調の中間調を表示しようとする場
合、走査信号発生回路4からのクロック信号で動作する
アドレス指定回路5により、第2図示したように、T1
〜T7の各時刻に符号化された画像信号をメモリー2か
ら読出し、オン判定回路3でその時刻に対応したレベル
と比較し、該当表示素子をオンするか否かを判断し、オ
ン信号を発生する、このオン信号は1桁分オン信号メモ
リー8に記憶され、表示素子に印加される。Therefore, when attempting to display eight gray levels, for example, the address designation circuit 5 operated by the clock signal from the scanning signal generation circuit 4 selects T1 as shown in FIG.
The image signal encoded at each time of ~T7 is read from the memory 2, and the on-determination circuit 3 compares it with the level corresponding to that time, determines whether or not to turn on the corresponding display element, and generates an on-signal. This on-signal for one digit is stored in the on-signal memory 8 and applied to the display element.
行選択回路6はアドレス指定回路5よりアドレス信号を
受けて表示板9の該当行を選択しセットパルスを発生す
る。The row selection circuit 6 receives an address signal from the address designation circuit 5, selects a corresponding row on the display panel 9, and generates a set pulse.
この時点で、オン信号メモリー8からオン信号が加わっ
ていた表示素子はオン状態となり、記憶機能を有するた
め次にリセットパルスが印加されるまでオン状態を保持
する。At this point, the display element to which the on signal has been applied from the on signal memory 8 is turned on, and since it has a memory function, it remains on until the next reset pulse is applied.
リセットパルス発生回路7はセットパルス発生後、画像
輝度設定信号に比例した時間Tだけ遅れてリセットパル
スを発生し表示素子に印加し、表示素子はオン状態を停
止する。After generation of the set pulse, the reset pulse generation circuit 7 generates a reset pulse with a delay of a time T proportional to the image brightness setting signal, applies it to the display element, and the display element stops being on.
同様の動作をT、〜T7までくりかえすことにより各表
示素子は8階調の中間調を表示することになる。By repeating the same operation from T to T7, each display element will display eight gray levels.
つまり第2図において点線で表わされる時間巾は表示周
期中でのオン信号の印加される時刻すなわち画像信号に
比例しており、またセットパルス発生から、リセットパ
ルス発生までの時間巾Tは輝度設定信号によって変化す
るのでオン状態の累積時間巾は画像信号に比例すると共
に輝度設定信号はも比例する。In other words, the time width shown by the dotted line in Figure 2 is proportional to the time when the ON signal is applied during the display cycle, that is, the image signal, and the time width T from the generation of the set pulse to the generation of the reset pulse is the brightness setting. Since it changes depending on the signal, the cumulative time duration of the on state is proportional to the image signal, and the brightness setting signal is also proportional.
したがって、各表示素子の輝度は所要の階調数を保持し
ながら最大輝度から零まで可変となる。Therefore, the brightness of each display element can be varied from maximum brightness to zero while maintaining the required number of gradations.
全画素について注目した場合には各行毎に上記の動作を
行うわけであるが、各行についてはT、〜T7に相当す
る時刻が異る。When focusing on all pixels, the above operation is performed for each row, but the times corresponding to T to T7 are different for each row.
たとえば図3で示されるように時刻Aにおいては行aに
おけるT2の制御、時刻Bにおいては行すにおけるT3
の制御を行う。For example, as shown in FIG. 3, at time A, T2 is controlled in row a, and at time B, T3 is controlled in row a.
control.
以上の実施例ではレベル信号を基にして等時間間隔で制
御を行う方式について述べたが、たとえばレベル信号を
2進符号a 22+ b 2 ’+ cとした第4図に
示すように時刻t、においては信号aによって制御を行
い、t2ではす、t3ではCで制御を行いi 、 8
i 2の時間巾を4 、12<−+13の時間巾を2.
t34+t、′の時間巾を1として点線で示す時間巾の
累積を画像信号と比例させ中間調を表示する方法も知ら
れている。In the above embodiment, a method was described in which control is performed at equal time intervals based on a level signal, but for example, as shown in FIG. At t2, control is performed by signal a, at t3, control is performed by C, i, 8
The time width of i 2 is 4, and the time width of 12<-+13 is 2.
A method is also known in which halftones are displayed by setting the time width of t34+t,' as 1 and making the accumulation of time widths shown by dotted lines proportional to the image signal.
このような場合に対しても、上記のように11,12,
13でセットパルスを発生した後リセットパルスを発生
するまでの時間巾を11.12.13、の時刻に対応し
て4T。Even in such a case, as mentioned above, 11, 12,
The time span from when a set pulse is generated at 13 to when a reset pulse is generated is 4T, corresponding to the times 11, 12, and 13.
2T、Tとなるようにリセットパルス発生回路を構成す
ることにより同様の効果を得ることは明らかである。It is clear that similar effects can be obtained by configuring the reset pulse generation circuit so that the pulses are 2T and 2T.
以上のように本発明によれば画像信号のレベルを変化せ
ず、画像信号に比例した時間巾の中でのオン時間巾とオ
フ時間巾の比率を変化せしめて表示画面全体の輝度を調
節するようすることにより低輝度時においても階調数の
多い中間調表示がおこなえ良質の画像表示が可能である
という大きい利点が得られる。As described above, according to the present invention, the brightness of the entire display screen is adjusted by changing the ratio of the on time width and the off time width within a time width proportional to the image signal without changing the level of the image signal. This provides the great advantage of being able to display halftones with a large number of gradations even at low brightness, and displaying high-quality images.
更に、前記オン時間巾とオフ時間巾との比率は輝度設定
信号により容易に設定可°能であるという実用上の利点
も有する。Furthermore, it also has the practical advantage that the ratio of the on-time duration to the off-time duration can be easily set using a brightness setting signal.
第1図は本発明の一実施例を示すブロック図、第2図〜
第4図は第1図に示したものの動作を説明する図で、第
2図は実施例における発光素子のオン状態・オフ状態の
時間巾とオン・オフの時刻の関係を示すタイミングチャ
ート、第3図は行の走査を示すタイミングチャート、第
4図は他の実施例を示すタイミングチャートである。
図において、1はレベル判別回路、2はメモリ、3はオ
ン判別回路、3,4は走査信号発生回路、5はアドレス
指定回路、6は行選択回路、7はリセットパルス発生回
路、8はオン信号メモリ、9は表示板である。
尚、図中同一符号は同−或いは相当部分を示す。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG.
FIG. 4 is a diagram explaining the operation of the device shown in FIG. 1, and FIG. 2 is a timing chart showing the relationship between the on-state/off-state time width and the on/off time of the light-emitting element in the embodiment. FIG. 3 is a timing chart showing row scanning, and FIG. 4 is a timing chart showing another embodiment. In the figure, 1 is a level discrimination circuit, 2 is a memory, 3 is an ON discrimination circuit, 3 and 4 are scanning signal generation circuits, 5 is an address designation circuit, 6 is a row selection circuit, 7 is a reset pulse generation circuit, and 8 is an ON A signal memory, 9 is a display board. Note that the same reference numerals in the figures indicate the same or corresponding parts.
Claims (1)
した表示板と各表示素子を所定の表示周期で走査すると
共に表示周期中でのオン時刻をその表示素子に表示すべ
き画像信号の振巾に比例させて制御するようにしたオン
制御回路部分と、そのオフ時刻を輝度設定信号により制
御するようにしたオフ制御回路部分とを有し、各表示素
子の前記オン制御回路で制御される表示周期中でのオン
可能時間巾の中での累積オン時間巾とオフ時間巾との比
を前記オフ制御回路で制御することにより、輝度と無関
係な階調数を有する中間調表示をおこなうようにしたこ
とを特徴とする表示装置。 2 輝度設定時間を外部から与えるよう構成したことを
特徴とする特許請求の範囲第1項記載の表示装置。[Scope of Claims] 1. A display board with a large number of display elements having a memory function arranged as a display surface, each display element being scanned at a predetermined display cycle, and the on-time during the display cycle being displayed on the display element. It has an on control circuit section that performs control in proportion to the amplitude of the image signal to be displayed, and an off control circuit section that controls the off time using a brightness setting signal, By controlling the ratio of the cumulative on time width and off time width within the possible on time width during the display period controlled by the control circuit with the off control circuit, the display has a number of gradation levels independent of brightness. A display device characterized by displaying halftones. 2. The display device according to claim 1, wherein the display device is configured so that the brightness setting time is given from the outside.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6864079A JPS5856874B2 (en) | 1979-05-29 | 1979-05-29 | display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6864079A JPS5856874B2 (en) | 1979-05-29 | 1979-05-29 | display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55157790A JPS55157790A (en) | 1980-12-08 |
| JPS5856874B2 true JPS5856874B2 (en) | 1983-12-16 |
Family
ID=13379521
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6864079A Expired JPS5856874B2 (en) | 1979-05-29 | 1979-05-29 | display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5856874B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0566065U (en) * | 1992-02-08 | 1993-08-31 | 株式会社金田理化工業所 | Post-plating basket and its swinging device |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59208588A (en) * | 1983-05-12 | 1984-11-26 | 東芝ライテック株式会社 | display device |
-
1979
- 1979-05-29 JP JP6864079A patent/JPS5856874B2/en not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0566065U (en) * | 1992-02-08 | 1993-08-31 | 株式会社金田理化工業所 | Post-plating basket and its swinging device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55157790A (en) | 1980-12-08 |
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