JPS5997222A - クロツクパルス発生回路 - Google Patents
クロツクパルス発生回路Info
- Publication number
- JPS5997222A JPS5997222A JP57207813A JP20781382A JPS5997222A JP S5997222 A JPS5997222 A JP S5997222A JP 57207813 A JP57207813 A JP 57207813A JP 20781382 A JP20781382 A JP 20781382A JP S5997222 A JPS5997222 A JP S5997222A
- Authority
- JP
- Japan
- Prior art keywords
- fets
- inverter
- row
- gate
- series
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
Landscapes
- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は２相クロツクパルスの発生回路、とくに、互い
に反転した２相のクロック間の時間遅れを低減し得るク
ロック発生回路に関するものである。
に反転した２相のクロック間の時間遅れを低減し得るク
ロック発生回路に関するものである。
従来例の構成とその問題点
たとえば、相補型ＭＯ３ＦＥＴ構成の信号転送回路や論
理回路などの駆動には、回路を構成するトランスミッシ
ョン書ゲートやクロックドインバータのＰチャネルＦＥ
ＴとＮチャネルＦＥＴの対を同時にオン・オフさせるだ
めに互いに反転した２相のクロック信号を用いる必要が
ある。
理回路などの駆動には、回路を構成するトランスミッシ
ョン書ゲートやクロックドインバータのＰチャネルＦＥ
ＴとＮチャネルＦＥＴの対を同時にオン・オフさせるだ
めに互いに反転した２相のクロック信号を用いる必要が
ある。
従来、互いに反転させた２相のクロック信号は第１図に
示すような回路を用いて１相のクロック信号から発生さ
せることが多かった。第１図で、１は入力端子、２は電
源端子、３，４が出力端子であり、５〜１４のＭＯＳＦ
ＥＴは奇数番がＰチャネルＦＥＴ、偶数番がＮチャネル
ＦＥＴである。
示すような回路を用いて１相のクロック信号から発生さ
せることが多かった。第１図で、１は入力端子、２は電
源端子、３，４が出力端子であり、５〜１４のＭＯＳＦ
ＥＴは奇数番がＰチャネルＦＥＴ、偶数番がＮチャネル
ＦＥＴである。
すなわちＰチャネルＦＥＴ５．’７，９，１１．１３と
ＮチャネルＦＥＴ６，８，１０，１２．１４をそれぞれ
対にしたインバータをそれぞれ直列に接続した偶数個列
と奇数個列を並列した構成の回路を用いて互いに反転し
た２相のクロック信号を得ていた。しかしながらこの回
路では次のような欠点を持つ。入力端子１から第２図（
、）のごとき電圧波形を持つクロックを入力すれば非反
転出力端子３からは第２図（ｂ）のごとき電圧波形を持
つりロックが得られ、反転出力端子４からは第２図（Ｃ
）のごとき電圧波形が得られる。この第２図（ｂ） 、
（Ｃ）の互いに反転したクロック信号はｔ３及びｔ６
という時間遅れを持っている。このｔ３及びｔ６は、第
２図（ａ）の入力信号がＦＥＴ９〜１２で構成された３
段のインバータを通ることにより発生した第２図（Ｃ）
の反転出力信号と第２図（ａ）入力信号との遅れｔｌ
及びｔ４から、第２図（ａ）入力信号がＦＥＴ５〜８で
構成された２段のインノく９夕を通ることにより発生し
た第２図（ｂ）非反転出力信号と第２図（ａ）入力信号
との遅れｔ２及びｔ５を差し引いたものである。各イン
バータ１段当りの遅れが等しいものとすれば、すなわち
ｔ２及びｔ５はインノ＜−２１段の遅れに等しい。
ＮチャネルＦＥＴ６，８，１０，１２．１４をそれぞれ
対にしたインバータをそれぞれ直列に接続した偶数個列
と奇数個列を並列した構成の回路を用いて互いに反転し
た２相のクロック信号を得ていた。しかしながらこの回
路では次のような欠点を持つ。入力端子１から第２図（
、）のごとき電圧波形を持つクロックを入力すれば非反
転出力端子３からは第２図（ｂ）のごとき電圧波形を持
つりロックが得られ、反転出力端子４からは第２図（Ｃ
）のごとき電圧波形が得られる。この第２図（ｂ） 、
（Ｃ）の互いに反転したクロック信号はｔ３及びｔ６
という時間遅れを持っている。このｔ３及びｔ６は、第
２図（ａ）の入力信号がＦＥＴ９〜１２で構成された３
段のインバータを通ることにより発生した第２図（Ｃ）
の反転出力信号と第２図（ａ）入力信号との遅れｔｌ
及びｔ４から、第２図（ａ）入力信号がＦＥＴ５〜８で
構成された２段のインノく９夕を通ることにより発生し
た第２図（ｂ）非反転出力信号と第２図（ａ）入力信号
との遅れｔ２及びｔ５を差し引いたものである。各イン
バータ１段当りの遅れが等しいものとすれば、すなわち
ｔ２及びｔ５はインノ＜−２１段の遅れに等しい。
互いに反転した２相のクロックに時間遅れがあると、相
補型ＭＯ３ＦＥＴ回路を構成するトランスミッションゲ
ートやクロックドインバータの対となるＰチャネルＦＥ
ＴとＮチャネルＦＥＴのオン・オフに時間差ができ回路
動作に不都合を生じる。壕だ、回路動作に与える影響は
当然２相クロック間の遅れが大きいほど顕著になる。
補型ＭＯ３ＦＥＴ回路を構成するトランスミッションゲ
ートやクロックドインバータの対となるＰチャネルＦＥ
ＴとＮチャネルＦＥＴのオン・オフに時間差ができ回路
動作に不都合を生じる。壕だ、回路動作に与える影響は
当然２相クロック間の遅れが大きいほど顕著になる。
発明の目的
本発明はこのような従来における相補型ＭＯ８ＦＥＴ回
路における互いに反転した２相りロック間の遅延時間を
少ない素子で容易に低減せしめたクロックパルス発生回
路を提供することを目的とするものである。
路における互いに反転した２相りロック間の遅延時間を
少ない素子で容易に低減せしめたクロックパルス発生回
路を提供することを目的とするものである。
発明の構成
本発明は、要約するに、インバータ２段を直列した第１
の列と、トランスミッション・ゲートおよびインバータ
を直列した第２の列とを有し、前記両列の入力を共通と
し、かつ、前記第１の列の初段インバータ出力信号を前
記第２の列のトランスミッション・ゲートの双方のゲー
ト電極に与える構成となし、これにより、各列の後段イ
ンバータから時間遅れの少ない２相クロツクパルスを発
生し得るようになしたものである。
の列と、トランスミッション・ゲートおよびインバータ
を直列した第２の列とを有し、前記両列の入力を共通と
し、かつ、前記第１の列の初段インバータ出力信号を前
記第２の列のトランスミッション・ゲートの双方のゲー
ト電極に与える構成となし、これにより、各列の後段イ
ンバータから時間遅れの少ない２相クロツクパルスを発
生し得るようになしたものである。
実施例の説明
本発明の実施例を図面にもとづいて説明する。
第３図においてＦＥＴ５〜８で構成されだインバータ２
段の直列接続である第１列とＰチャンネルＦＥＴ９とＮ
チャンネルＦＥＴ１０からなるインバータとＰチャネル
ＭＯ８ＦＥＴ１５、およびＮチャネルＭＯ３ＦＥＴ１ｅ
で構成されるトランスミノ／フン・ゲートとの直列接続
である第２列とを有し、ＦＥＴ１５．１ ｅ双方のゲー
トをＦＥＴＥ。
段の直列接続である第１列とＰチャンネルＦＥＴ９とＮ
チャンネルＦＥＴ１０からなるインバータとＰチャネル
ＭＯ８ＦＥＴ１５、およびＮチャネルＭＯ３ＦＥＴ１ｅ
で構成されるトランスミノ／フン・ゲートとの直列接続
である第２列とを有し、ＦＥＴ１５．１ ｅ双方のゲー
トをＦＥＴＥ。
６で構成されたインバータの出力の接続し、さらにＦＥ
Ｔｅｓ、ｅのゲートとＦＥＴ１５．１６のソースとを接
続する。
Ｔｅｓ、ｅのゲートとＦＥＴ１５．１６のソースとを接
続する。
さて、入力端子１に、電源と同準位の信号をＨ９接地と
同準位の信号をＬとする第４図（−）のごとき電圧波形
を持つ信号が加われば、非反転出力端子３には第４図（
Ｃ）のごとき電圧波形を持った出力信号が発生し第４図
（ａ）入力信号との遅れはｔ８及びｔｌｌとなる。また
ＦＥＴ１５，１６で構成されたトランスミッションゲー
トの出力端子１７には第４図（ｂ）のごとき電圧波形を
持つ信号が現れる。入力端子１にＬの信号が加わればＦ
ＥＴ５，６で構成されるインバータの出力はＨとなｐ、
ＦＥＴ１５゜１６のゲートがＨ，ソースはＬとなるため
ＮチャネルＦＥＴ１６のみがオンしてトランスミッショ
ンゲートの出力端子１７にはＬが現れる。次に、入力信
号がＬからＨになる時はＦＥＴ５，６で構成されるイン
バータの遅れによりトランスミッションＦＥＴ１５，１
６のゲートとソースが共にＨという状態の時間があり、
さらにＦＥＴ１５，１６の基板バイアス効果も加わりト
ランスミッションゲートの出力端子１７には変曲点を持
つ立ち上り信号が現れる。また入力信号がＨからＬに立
ち上る時も同様に変曲点を持つ。なお、ＦＥＴ１５ 。
同準位の信号をＬとする第４図（−）のごとき電圧波形
を持つ信号が加われば、非反転出力端子３には第４図（
Ｃ）のごとき電圧波形を持った出力信号が発生し第４図
（ａ）入力信号との遅れはｔ８及びｔｌｌとなる。また
ＦＥＴ１５，１６で構成されたトランスミッションゲー
トの出力端子１７には第４図（ｂ）のごとき電圧波形を
持つ信号が現れる。入力端子１にＬの信号が加わればＦ
ＥＴ５，６で構成されるインバータの出力はＨとなｐ、
ＦＥＴ１５゜１６のゲートがＨ，ソースはＬとなるため
ＮチャネルＦＥＴ１６のみがオンしてトランスミッショ
ンゲートの出力端子１７にはＬが現れる。次に、入力信
号がＬからＨになる時はＦＥＴ５，６で構成されるイン
バータの遅れによりトランスミッションＦＥＴ１５，１
６のゲートとソースが共にＨという状態の時間があり、
さらにＦＥＴ１５，１６の基板バイアス効果も加わりト
ランスミッションゲートの出力端子１７には変曲点を持
つ立ち上り信号が現れる。また入力信号がＨからＬに立
ち上る時も同様に変曲点を持つ。なお、ＦＥＴ１５ 。
１６のゲートがり、ソースがＨの時はＰチャネルトラン
ジスタ１５のみオンしてトランスミッションゲートの出
力端子１７にはＨが現れる。
ジスタ１５のみオンしてトランスミッションゲートの出
力端子１７にはＨが現れる。
第４図（ｂ）のごときトランスミッションゲートの出力
信号が、ＦＥＴ９，１０で構成されたインバータのゲー
トに入力されれば、反転出力端子４には第４図（ｄ）の
ごとき電圧波形を持つ信号が発生する。この反転出力端
子４の波形には入力波であるトランスミッションゲート
の出力信号の変曲点の影響はほとんど現れない。第４図
（ｄ）の反転出力信号と第４図体）の入力信号との遅れ
ｔ７及びｔｌｏは、従来り１］による入力信号と反転出
力信号との遅れである第２図体１ 及びｔ４に比べ減少
している。これは、ＦＥＴ１５．１６のゲートとソース
が共にＬ又は共にＨとなる過渡状態におけるトランスミ
ッションゲートの出力端子１７に現れだＬよりもやや高
い電位及びＨよりもやや低い電位によってＦＥＴ９，１
０で構成されるインバータが反転！−ないまでも、反転
を始める準備状態となるからである。これらのととより
非反転出力と反転出力との遅れである第４図体 及びｔ
１２は減少するのである。
信号が、ＦＥＴ９，１０で構成されたインバータのゲー
トに入力されれば、反転出力端子４には第４図（ｄ）の
ごとき電圧波形を持つ信号が発生する。この反転出力端
子４の波形には入力波であるトランスミッションゲート
の出力信号の変曲点の影響はほとんど現れない。第４図
（ｄ）の反転出力信号と第４図体）の入力信号との遅れ
ｔ７及びｔｌｏは、従来り１］による入力信号と反転出
力信号との遅れである第２図体１ 及びｔ４に比べ減少
している。これは、ＦＥＴ１５．１６のゲートとソース
が共にＬ又は共にＨとなる過渡状態におけるトランスミ
ッションゲートの出力端子１７に現れだＬよりもやや高
い電位及びＨよりもやや低い電位によってＦＥＴ９，１
０で構成されるインバータが反転！−ないまでも、反転
を始める準備状態となるからである。これらのととより
非反転出力と反転出力との遅れである第４図体 及びｔ
１２は減少するのである。
発明の効果
上記のように本発明は、相補型ＭＯ８ＦＥＴ回路で必要
とする互いに反転した２相りロック間の時間遅れを低減
せしめたクロック発生回路を少ない素子数で容易に得る
ことができるという効果を持ち、さらに本発明によるク
ロック発生回路を用いることにより機能回路の動作を円
滑に行なわせるという効果もあわせ持つ。
とする互いに反転した２相りロック間の時間遅れを低減
せしめたクロック発生回路を少ない素子数で容易に得る
ことができるという効果を持ち、さらに本発明によるク
ロック発生回路を用いることにより機能回路の動作を円
滑に行なわせるという効果もあわせ持つ。
第１図は従来におけるクロック発生回路の回路図、第２
図（−）〜（ｃ）は第１図の動作の説明のだめの信号電
圧波形を示す図、第３図は本発明によるクロック発生回
路の例の回路図、第４図（ａ）〜（ｄ）は第３図の動作
の説明のための信号電圧波形を示す図である。 １−一入力端子、２・・・電源端子、３・・ 非反転出
力端子、４・・−・反転出力端子、５，７，９゜１１．
１３．１５・・・・ＰチャネルＭＯ８ＦＥＴ。 ６．８，１０，１２，１４．１６ ・・・Ｎチャネル
０８ＦＥＴ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図
図（−）〜（ｃ）は第１図の動作の説明のだめの信号電
圧波形を示す図、第３図は本発明によるクロック発生回
路の例の回路図、第４図（ａ）〜（ｄ）は第３図の動作
の説明のための信号電圧波形を示す図である。 １−一入力端子、２・・・電源端子、３・・ 非反転出
力端子、４・・−・反転出力端子、５，７，９゜１１．
１３．１５・・・・ＰチャネルＭＯ８ＦＥＴ。 ６．８，１０，１２，１４．１６ ・・・Ｎチャネル
０８ＦＥＴ 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図
Claims (1)
- インバータ２段を直列した第１の列と、トランスミノ７
ヨン・ゲートおよびインノく９夕を直列した第２の列と
を有し、前記両列の入力を共通とし、かつ、前記第１の
列の初段インノく一夕出力信号を前記第２の列のトラン
スミッション・ゲートの双方のゲート電極に与え、前記
第１の列の後段インバータ及び前記第２の列のインノ（
−夕より２相クロツクパルスを出力するクロックツくル
ス発生回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207813A JPS5997222A (ja) | 1982-11-26 | 1982-11-26 | クロツクパルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57207813A JPS5997222A (ja) | 1982-11-26 | 1982-11-26 | クロツクパルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5997222A true JPS5997222A (ja) | 1984-06-05 |
Family
ID=16545923
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57207813A Pending JPS5997222A (ja) | 1982-11-26 | 1982-11-26 | クロツクパルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5997222A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270580A (en) * | 1991-07-29 | 1993-12-14 | Fujitsu Limited | Pulse generator circuit for producing simultaneous complementary output pulses |
| US5675264A (en) * | 1993-12-28 | 1997-10-07 | Nec Corporation | Phase differential circuit having high synchronicity |
| US6246278B1 (en) * | 1995-12-22 | 2001-06-12 | Lsi Logic Corporation | High speed single phase to dual phase clock divider |
| WO2002005427A1 (en) * | 2000-07-10 | 2002-01-17 | Koninklijke Philips Electronics N.V. | Circuit for generating an inverse signal of a digital signal with a minimal delay difference between the inverse signal and the digital signal |
-
1982
- 1982-11-26 JP JP57207813A patent/JPS5997222A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5270580A (en) * | 1991-07-29 | 1993-12-14 | Fujitsu Limited | Pulse generator circuit for producing simultaneous complementary output pulses |
| US5675264A (en) * | 1993-12-28 | 1997-10-07 | Nec Corporation | Phase differential circuit having high synchronicity |
| US6246278B1 (en) * | 1995-12-22 | 2001-06-12 | Lsi Logic Corporation | High speed single phase to dual phase clock divider |
| WO2002005427A1 (en) * | 2000-07-10 | 2002-01-17 | Koninklijke Philips Electronics N.V. | Circuit for generating an inverse signal of a digital signal with a minimal delay difference between the inverse signal and the digital signal |
| JP4836024B2 (ja) * | 2000-07-10 | 2011-12-14 | エスティー‐エリクソン、ソシエテ、アノニム | ディジタル信号と逆信号との間の遅延差を最小にしてディジタル信号の逆信号を生成する回路 |
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