JPS6017932A - ゲ−ト・アレイ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の技術分野 本発明は、マスク・スライス方式を適用して製造される
大規模集積回路装ｆｆ（ＬＳＩ）を構成する為のゲート
・アレイの改良に関する。

従来技術と問題点 マスク・スライス方式は、一つの半導体チップ中に複数
のトランジスタや抵抗からなる基本セルを予め大量に形
成したゲート・アレイを作製しておき、必要品種に応じ
て配線マスクを作製し、その配線マスクを用いてトラン
ジスタや抵抗間を接続する加工を施して所望の動作をす
るＬＳＩを完成させるものである。

第１図はマスク・スライス方式を適用して形成した一般
的なゲート・アレイのパターンを表わす要部平面図であ
る。

図から判るように、チップの周辺部にパッドＰＤの領域
と入力／出力（１／○）用セルＩＯＣの為のバルク・パ
ターンの領域とが存在し、その内側に基本セルを縦方向
に連ねて形成した基本セル列ＢＬ］、、ＢＬ２・・・・
ＢＬｎが間隔をおいて並べられている。尚、基本セル列
間は配線領域となる。

第２図は前記基本セル列を構成している基本セルの要部
等価回路図である。

図に於いて、ＱＰＩ及びＱＰ２はｐチャネル・トランジ
スタ、ＱＮＩ及びＱＮ２はｎチャネル・トランジスタを
それぞれ示している。

第３図は第２図に示した基本セルの回路構成を具現化し
た所謂バルク・パターンを表わす要部平面図であり、第
１図に関して説明した部分と同部分は同記号で指示しで
ある。

図に於いて、１はｐ型不純物拡散領域、２はｎ型不純物
拡散領域、３Ｇ１及び３Ｇ２は多結晶シリコン・ゲート
電極、４ＣＮはｎ型基板コンタクト・パターン、４ＣＰ
はｐ型基板コンタクト・パターンをそれぞれ示している
。尚、ｎ型不純物拡散領域１はｐチャネル・トランジス
タＱＰ１及びＱＰ２のソース領域或いはドレイン領域を
構成するものであり、そして、ｎ型不純物拡散領域２ば
ｎチャネル・トランジスタＱＮＩ及びＱＮ２のソース領
域或いはドレイン領域を構成するものである。

さて、前記説明した基本セルを用いて回路を構成するに
は、第４図に見られるように、成る基本セル列Ｂ　Ｌに
於いて縦に並ぶ基本セルＢＣのうちの所要個を以て記号
ＵＣで指示しであるユニソ１〜・セルと呼ばれる小規模
な回路、例えば２人力ＮＡＮＤ、２人力ＮＯＲ，フリッ
プ・フロップ回路などを構成し、それ等を基本セル列間
に在る配線領域にアルミニウム（Ａ６）配線を２Ｎに亙
り形成することに依り接続して完成するものである。

前記したように、基本セル列間に在る配線領域にＡＩ２
配線を形成する場合には、基本セル列の長平方向（縦方
向）に沿う方向には第１層目のＡｎ配線を、それに直交
する方向（横方向）には第２層目のＡｌ配線をそれぞれ
形成するようにし、そして、配線が折れ曲るような場合
には第１層目Ａｌ配線と第１層目Ａｌ配線とのコンタク
ト・ホールを使用する。

このように、第１層目Ａｌ配線と第１層目Ａｌ配線とを
利用して形成される配線は、一定間隔で区切られた仮想
の格子上に在るようにしている。

第５図は前記配線を構成を説明する為の要部平面図であ
り、第１図乃至第４図に関して説明した部分と同部分は
同記号で指示しである。

図に於いて、ＬＡは第１Ｎ目のＡｌ配線、ＬＢは第２層
目のＡＮ配線、ＮＢは第２層目の、１１配線Ｌ　Ｂと第
１層目のＡｌ配線ＬＡとのコンタクト部分（二重丸：◎
）をそれぞれ示している。

図では、基本セル列ＢＬＩ及びＢＬＺ間に格子状の線が
見られる。然し乍ら、これは仮想のものであって、実際
に存在するわけではない。この仮想の格子状線が縦方向
に９本あると考えた場合、第１層目のＡｌ配線ＬＡは９
本形成することができることを意味し、その場合、基本
セル列の間が９チヤネルあると称している。尚、これは
横方向についても全く同様である。

ところで、前記したような従来技術に依った場合、基本
セル列間の配線領域に形成される配線が邪魔になって、
横方向にユニソ１〜・セルを延伸、即ち、複数の基本セ
ル列に亙りユニット・セルを形成することが困難である
。従って、どうしても第４図に見られるように縦長のユ
ニット・セルにならざるを得ないが、若し、ユニット・
セルとして縦方向のみならず横方向にも大きさの自由度
を持たせることがで、きればＬＳＩの構成が極めて容易
になる。

発明の目的 本発明は、マスク・スライス方式を適用して製造される
Ｉ、Ｓ■を構成する為のゲート・アレイとして、ユニッ
ト・セルの形状を他の配線に影響を与えることなく縦方
向及び横方向に自由に延伸させ得るようにし、しかも、
場合に依ってはユニット・セルに於ける遅延時間を小さ
くすることが可能であるようにするものである。

発明の構成 本発明のゲー１−・アレイでは、ソース領域或いい！ド
レイン領域を共有しデー１−長が縦方向になるように配
設された２個のｎチャネル・トランジスタからなるｎチ
ャネル・トランジスタ領域及びソース領域或いはドレイ
ン領域を共有しゲート長が縦方向になるよう配設された
２個のｎチャネル・トランジスタからなるｎチャネル・
トランジスタ領域を有し且つ前記２個のｎチャネル・ｌ
・ランジスタ及びｎチャネル・トランジスタをそれぞれ
別個に対応づけてｎチャネル・トランジスタのゲートと
ｎチャネル・１−ランジスタのゲートとを共通接続して
なる通常型基本セルを前記ｎチャネル・トランジスタ領
域とｎチャネル・トランジスタ領域が横方向に並ぶ状態
にして縦長に配設することに依り構成された基本セル列
が間隔をおいて配列され、該間隔内には前記基本セルと
同じ構成を有し各１〜ランジスタのゲート幅方向に延伸
されて前記通常型基本セルよりも大型化された基本セル
を前記通常型基本セルと対応づけて同じく縦長に配設す
るごとに依り構成された大型基本セル列が配列された構
造を採っている。ごれに依り、基本セルを接続してユニ
ソ１へ・セルを構成する場合には、縦方向は勿論のこと
、横方向にも自由に展張することが可能となり、ＬＳＩ
を製造する際の自由度は飛躍的に増大し、また、前記大
型基本セルをユニット・セル内で出力側に多数の負荷が
接続されている回路に適用するとユニット・セル全体の
遅延時間は小さくすることができる。

発明の実施例 第６図は本発明一実施例のバルク・パターンの要部平面
図であり、第１図乃至第５図に関して説明した部分と同
部分は同記号で指示しである。

図から明らかなように、通常型の基本セル列ＢＬ１とＢ
Ｌ２との間の配線領域にはゲーＩ・幅方向に伸長して大
型化した基本セルからなる大型基本セル列Ｂ　Ｌ　Ｌが
配列されている。

この大型基本セル列Ｂ　Ｌ　Ｌを構成する大型基本セル
の構造は第３図に示した通常型の基本セルと同じであり
、唯、ゲート幅方向に引き伸ばされているだけである。

従って、ゲート長方向の寸法は１ｆｆｌ常型の基本セル
と変らない。

第７図は第６図に見られるゲー１−・アレイを用いて構
成したインパーク回路の要部等価回路図である。

図に於いて、ＴＮＶＩ、ＴＮＶ２．ＩＮＶ３はインバー
タ、Ａは入力信号、Ｘは出力信号をそれぞれ表わしてい
る。

第８図は第７図に示した回路構成を具現化したバルク・
パターンを表わす要部平面図であり、第１図乃至第７図
に関して説明した部分と同部分は同記号で指示しである
。

図に於いて、ＢＣＩは通常型基本セル列ＢＬＩに属する
基本セル、ＢＯ２は通常型基本セル列ＢＬ２に属する基
本セル、ＢＣＬは大型基本セル列Ｂ　Ｔ−Ｌに属する基
本セル、ＮＡは第１Ｎ目のＡｊ２配線ＬＡと半導体基板
とのコンタクト部分（白丸：ｏ）、Ｒ１，Ｒ２，Ｒ３は
インバータ回路を構成する為のＡ７！配線Ｔ−Ａが存在
する領域をそれぞれ表わしている。

第８図から明らかなように、この回路には第１層目のＡ
７！配線Ｔ−Ａが全く形成されていない部分が存在する
。即ち、領域Ｒ１とＲ２の間の領域Ｓ１、領域Ｒ２とＲ
３との間の領域Ｓ２であり、これは第９図を参照すると
一層明らかになる。

第９図は第６図と同様なバルク・パターンを表わす要部
平面図であるが、破線のハツチングを施し且つ記号Ｒ１
，Ｒ２，Ｒ３をイ１した部分が第８図に於ける領域Ｒ１
，Ｒ２，Ｒ３に対応し、従って、Ｓｌ及びＳ２は第８図
に於ける領域ｓ１及びＳ２に対応する。

前記領域Ｓ１及びＳ２が他の配線を形成する領域として
使用することができることは云うまでもない。

第１０図は第９図と同様なバルク・パターンを表わす要
部平面図であるが、これは、通常型基本セル列Ｂ　Ｌ　
１の一部と大型基本セル列Ｂ　Ｔ−Ｌの一部のみを使用
することも可能であることを表わしている。

０ 第１１図は大型基本セルＢＣＩ−を出力側の負荷が重い
２人力ＮＯＲに適用した場合の要部回路図であり、第１
図乃至第１０図に関して説明した部分と同部分は同記号
で指示しである。

図に於いて、Ａ１及びＡ２は入力信号をそれぞれ示して
いる。

図示のように、大型基本セルＢ　ＣＬをユニット・セル
内で出力側に多（の負荷が接続されている部分に適用す
ることに依ってユニット・セル全体の遅延時間を小さく
することができる。

第１２図Ｇ才第１１図に示した回路に於ける大型基本セ
ルＢ　ＣＬのバルク・パターンを表わす要部平面図であ
り、第１図乃至第１１図に関して説明した部分と同部分
は同記号で指示しである。

図に於いて、Ｖｎｌｌは正側電源レベルを表わしている
。

この図からも、他の配線領域として使用できる領域Ｓ１
及びＳ２の存在が明らかである。

一般に、０Ｍ０３回路の出力側に配線が接続されている
場合、配線の長さに応じてＣＭＯ３回路１ が動作するに要する時間（遅延時間）が急激に増加する
。回路を構成する場合、遅延時間が大きくなることは好
ましくない。従って、長い配線が避けられそうにない場
合、駆動能力が大きいバッファ回路を挿入することが行
なわれている。現用のブロック・バッファ回路は通常型
基本セルを１１個も使用してしま・うので、ブロック・
バッファ回路を多数使用する必要がある場合は本来の回
路に適用し得る基本セルの数が激減する。このような場
合に、本発明に於ける大型基本セルを用いると有効であ
る。

第１２図に見られるように、他の配線領域に使用出来る
領域Ｓｌ、Ｓ２がｉｊＬ来の基本セル列間の配線領域に
匹敵する程度に採ってあれば、他の配線の邪魔をするこ
となく、何列もの基本セル列にσリユニソ１−・セルを
延伸して形成することが可能になる。これは、回路で配
線の代用をしていることに相当し、しかも、ユニット・
セルの形状も、従来の縦方向に加え、横方向の自由度を
持つことになるから、大規模集積回路を構成する際には
相２ 互配線の面から極めて有効である。

種々の実施例について説明したが、本発明のゲ−Ｉ−・
アレイは、通常型基本セル列のみを使用して大型基本セ
ル列を配線領域として使用することに依り従来と全く同
様なレイアウトにすることができるし、また、その逆に
、大型基本セル列のみを使用することも可能である。ま
た、前記実施例では、大型基本セルの構成として、図の
左側にｐチャネル・トランジスタ領域を、右側にｎチャ
ネル・トランジスタ領域をそれぞれ配設したものを例示
したが、これは、位置を反対にしても全く同様に使用す
ることができる。

現在、基本セルの幅と基本セル列間の幅の比は例えば３
ニアである。このような場合、大型基本セルの幅を通常
型基本セルに於けるそれの７／３倍にすれば従来の基本
セル列の間に丁度収まるので好都合である。

発明の効果 本発明のゲート・アレイに於いては、従来の通常型基本
セル列間の配線領域に大型基本セル列を３ 配列した構成になっていて、該大型基本セル列」二には
、基本セル列間を結ぶ配線以外の他の配線を通過させる
領域が存在している為、該他の配線に影響を与えること
なく、ユニット・セルを縦方向は云うまでもなく、横方
向にも自由に延伸して形成することができ、ＬＳＩの製
造には極めて有効である。また、ユニット・セル内に於
ける重い負荷が結合される回路に前記大型基本セルを適
用することに依り、ユニット・セル全体の遅延時間を少
なくすることが可能になる。

【図面の簡単な説明】

第１図はゲート・アレイの要部平面図、第２図は従来の
基本セルの要部等価回路図、第３図は第２図の基本セル
のバルク・パターンを表わす要部平面図、第４図はユニ
ット・セルを説明する為のバルク・パターンを表わす要
部平面図、第５図は配線の関係を説明する為のバルク・
パターンを表わす要部平面図、第６図は本発明一実施例
を表わすバルク・パターンの要部平面図、第７図はゲー
ト・アレイを用いて構成するインバータ回路を表４ わず回路図、第８図は第７図に見られる回路を具現化し
たバルク・パターンの要部平面図、第９図は他の配線領
域として使用できる領域の存在を説明する為のバルク・
パターンを表わす要部平面図、第１０図は基本セル列の
選択的使用を説明する為のバルク・パターンを表わず要
部平面図、第１１図は本発明に於ける大型基本セルを重
負荷の回路に適用した場合を説明する為の要部回路図、
第１２図は第１Ｉ図に於ける大型基本セルの部分を具現
化したバルク・パターンを表わす要部平面図である。 図に於いて、ＰＤはパッド、ＩＯＣは入力／出力用セル
、ＢＬ、ＢＬＩ、ＢＬ２　・・−−ＢＬｎは基本セル列
、ＱＰＩ及びＱＰ２はｎチャネル・トランジスタ、ＱＮ
Ｉ及びＱＮ２はｎチャネル・トランジスタ、１はｐ型不
純物拡散領域、２はｎ型不純物拡＋１＆領域、３ＧＩ及
び３Ｇ２は多結晶シリコン・ゲート電極、４ＯＮはｎ型
基板コンタクト・パターン、４ＣＰはｐ型基板コンタク
ト・パターン、ＢＣ，ＢＣＩ、ＢＣ２は通常型基本セル
、５ ＵＣはユニット・セル、Ｌ　Ａは第１Ｎ目Ａｌ配線、１
−　Ｂは第１Ｎ目Ａｌ配線、ＮＡは第１Ｎ目のＡ７！配
線と半導体基板とのコンタクト部分、ＮＢは第２層目の
Ａβ配線ＬＢと第１層目のＡβ配線Ｌ　Ａとノコンタク
ト部分、ＴＮＶＩ、ＩＮＶ２．ＩＮ■３はインバータ、
Ａ、ＡＩ、Ａ２は入力信号、Ｘは出力信号、ＢＣＬは大
型基本セル、Ｒ１，Ｒ２、Ｒ３はＡｌ配線Ｔ−Ａが存在
する領域、ＳＬ。 Ｓ２は他の配線を形成し得る領域、ＢＬＬは大型基本セ
ル列、ＶＤＤは正側電源レベルである。 特許出願人　冨士通株式会社 代理人弁理士　相　谷　昭　司 （外１名） ６ 第１図 第２図 第３図 第４図 １存開口ＨＧＯ−１７９３２（６） 第９ＷＡ 第１０図 ＬＬ 第１１図 第１２図 ５１　Ｓ２

Claims (1)

【特許請求の範囲】
1. ソース領域或いはドレイン領域を共有しゲート長が縦方
   向になるように配設された２個のｎチャネル・ｌ・ラン
   ジスタからなるｎチャネル・トランジスタ領域及びソー
   ス領域或いはドレイン領域を共有しゲート長が縦方向に
   なるよう配設された２１固のｎチャネル・トランジスタ
   からなるｎチャネル・トランジスタ領域を有し且つ前記
   ２個のｎチャネル・トランジスタ及び２（１めｎチャネ
   ル・トランジスタをそれぞれ別個に対応づけてｎチャネ
   ル・トランジスタのゲートとｎチャネル・トランジスタ
   のゲートとを共通接続してなる通常型基本セルを前記ｎ
   チャネル・１〜ランジスタ領域とｎチャネル・ｌ・ラン
   ジスタ領域が横方向に並ぶ状態にして縦長に配設するこ
   とに依り構成された基本セル列が間隔をおいて配列され
   、該間隔内には前記基本セルと同じ構成を有し各トラン
   ジスタのゲート幅方向に延伸されて前記通常型基本セル
   よりも大型化された基本セルを前記通常型基本セルと対
   応づけて同じ（縦長に配設することに依り構成された大
   型基本セル列が配列されてなることを特徴とするゲート
   ・アレイ。