JPS60173930A - パイプライン処理ビタビ復号器 - Google Patents
パイプライン処理ビタビ復号器Info
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- JPS60173930A JPS60173930A JP59028488A JP2848884A JPS60173930A JP S60173930 A JPS60173930 A JP S60173930A JP 59028488 A JP59028488 A JP 59028488A JP 2848884 A JP2848884 A JP 2848884A JP S60173930 A JPS60173930 A JP S60173930A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M13/00—Coding, decoding or code conversion, for error detection or error correction; Coding theory basic assumptions; Coding bounds; Error probability evaluation methods; Channel models; Simulation or testing of codes
- H03M13/37—Decoding methods or techniques, not specific to the particular type of coding provided for in groups H03M13/03 - H03M13/35
- H03M13/39—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes
- H03M13/41—Sequence estimation, i.e. using statistical methods for the reconstruction of the original codes using the Viterbi algorithm or Viterbi processors
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- Detection And Correction Of Errors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
、 □゛ 発明の技術分蝉 ゛
、 未発明は、畳゛み込み符号の蟇尤復号□法を適用し
゛たビタビ復号器に於いて・、高速処理を可能としたバ
イブケイン処理ビタビ復号器に関するものである。 ゛
□ ゛ □ □従来技術とｉ問題点 ビタビ（Ｖ ｉ ｔａｂｉ）復号器は・−畳み込み符号
・の最ｌ尤復号法（ｍａ＊ｉ＋＋＋ｕｍ １ｔｋｅｌｌ
ｈｏｏｄ ｄｅｃｏｄｉｎｇ）に使用され□るものであ
り、既′知の複数個□の符号系列のうち、受信符号系列
・に最も符号距離が近いバスを最パ尤ン＜スとじて選択
・□し、その′バスに□対応する復号デーダを得□る復
号器である。、又畳み１□込み符号（ｃｏｎ−’ｖｄｌ
ｕｔＩｏｎａｒ ｃｏｄｅｓ）は、或巻シシボルを入力
した時の出力が、その時点から何シンボルか前までの入
力全体“の影響を受けて生成される符号であり、奴るシ
′ンボノＧ自体を含めてミ何グループの出力に゛影響を
与えるかを゛拘束長と称する１ものである。この拘束長
が大きくなる程、”・誤゛り訂：正能力が向上ず□る゛
ものであるが、復号器の回路規模が指数関数的□゛【増
大す・る、・ １・ この゛拘束長を・Ｋとし、・Ｋ′＝３の：畳み込み符号
を匝□成する符号器の一例を第１図に・示す。同図に於
いて、ｌは入力端子、２は３段のシフトレジスタ、３．
４は法２の加算器、５は切換スイッチ、６は出力端子で
ある。情報系列の１ビツトが入力端子１からシフトレジ
スタ２に加えられると、それ以前に人力された２ビット
が加算器３，４の出力に影響を与えることになり、従っ
て、入力シンボルは３グループの出力に影響を与えるの
で、拘束長には３となる。又加算器３．４の出力は、切
換スイッチ５の切換えにより出力端子６へ出力され、情
報系列の１ビツト入力に対して、符号系列の２ビツトが
出力されることになる。例えば、シフトレジスタ２の各
段が“０”の場合に、情報系列が“１００１ ”である
と、符号系列は“１１１０．１１１１”となる。
゛たビタビ復号器に於いて・、高速処理を可能としたバ
イブケイン処理ビタビ復号器に関するものである。 ゛
□ ゛ □ □従来技術とｉ問題点 ビタビ（Ｖ ｉ ｔａｂｉ）復号器は・−畳み込み符号
・の最ｌ尤復号法（ｍａ＊ｉ＋＋＋ｕｍ １ｔｋｅｌｌ
ｈｏｏｄ ｄｅｃｏｄｉｎｇ）に使用され□るものであ
り、既′知の複数個□の符号系列のうち、受信符号系列
・に最も符号距離が近いバスを最パ尤ン＜スとじて選択
・□し、その′バスに□対応する復号デーダを得□る復
号器である。、又畳み１□込み符号（ｃｏｎ−’ｖｄｌ
ｕｔＩｏｎａｒ ｃｏｄｅｓ）は、或巻シシボルを入力
した時の出力が、その時点から何シンボルか前までの入
力全体“の影響を受けて生成される符号であり、奴るシ
′ンボノＧ自体を含めてミ何グループの出力に゛影響を
与えるかを゛拘束長と称する１ものである。この拘束長
が大きくなる程、”・誤゛り訂：正能力が向上ず□る゛
ものであるが、復号器の回路規模が指数関数的□゛【増
大す・る、・ １・ この゛拘束長を・Ｋとし、・Ｋ′＝３の：畳み込み符号
を匝□成する符号器の一例を第１図に・示す。同図に於
いて、ｌは入力端子、２は３段のシフトレジスタ、３．
４は法２の加算器、５は切換スイッチ、６は出力端子で
ある。情報系列の１ビツトが入力端子１からシフトレジ
スタ２に加えられると、それ以前に人力された２ビット
が加算器３，４の出力に影響を与えることになり、従っ
て、入力シンボルは３グループの出力に影響を与えるの
で、拘束長には３となる。又加算器３．４の出力は、切
換スイッチ５の切換えにより出力端子６へ出力され、情
報系列の１ビツト入力に対して、符号系列の２ビツトが
出力されることになる。例えば、シフトレジスタ２の各
段が“０”の場合に、情報系列が“１００１ ”である
と、符号系列は“１１１０．１１１１”となる。
符号器に、一度に入力される情報系列のビット数をｂ、
一度に出力される符号系列のビット数をｎ、、ｂ／ｎを
符号化率（ｃｏｄｅ ｒａｔｉｏ） Ｒとすると、第１
図に示す符号器は、ｂ＝１．ｎ＝２であるから、Ｒ＝１
／２となる。この符号化率を大きくする程、誤り訂正能
力は低下するが、情報転送レートは高くなる。
一度に出力される符号系列のビット数をｎ、、ｂ／ｎを
符号化率（ｃｏｄｅ ｒａｔｉｏ） Ｒとすると、第１
図に示す符号器は、ｂ＝１．ｎ＝２であるから、Ｒ＝１
／２となる。この符号化率を大きくする程、誤り訂正能
力は低下するが、情報転送レートは高くなる。
第２図は、第１図の符号器の格二ｒ−状表現による内部
状態遷移説明図であり、自矢印は入力ビットが“０”、
黒矢印は入力ビソトが°“１゛の場合の遷移方向を示し
、その入力ビットが３段シフトレジスタ２の第１段に入
力された時、第２段と第３段とに前に入力された情報系
列の２ビツトが残っているので、この残存している２ビ
ツトにより、内部状態が表され、“００”、°“１０−
“０１”、“１１”の４種類となる。又括弧内は、入
力ビットが１″か０゛かにより出力される２ビツトの符
号出力を示す。
状態遷移説明図であり、自矢印は入力ビットが“０”、
黒矢印は入力ビソトが°“１゛の場合の遷移方向を示し
、その入力ビットが３段シフトレジスタ２の第１段に入
力された時、第２段と第３段とに前に入力された情報系
列の２ビツトが残っているので、この残存している２ビ
ツトにより、内部状態が表され、“００”、°“１０−
“０１”、“１１”の４種類となる。又括弧内は、入
力ビットが１″か０゛かにより出力される２ビツトの符
号出力を示す。
例えば、内部状態が“００゛のａに於いて、入力ビット
が“１″′であると、符号出力は（１，１）として示す
ように、“１１”が出力され、内部状態は“ＯＯ”から
“１０゛の１〕に遷移する。次の入力ビットが“Ｏ”で
あると、符号出力は“１０″となり、内部状態は” Ｉ
Ｏ”から“０１″のＣに遷移する。次に“０”が入力
されると、符号出力は“１１”となり、内部状態は“０
１”から“００”の、ｄに遷移する。次に“１”が入力
されると、符号出力は“１１”となり、内部状態は、“
００”から“１０”のｆに遷移する。従って、情報系列
の“１００１”は、符号系列の“１１１０１１１１″に
変換されることになる。
が“１″′であると、符号出力は（１，１）として示す
ように、“１１”が出力され、内部状態は“ＯＯ”から
“１０゛の１〕に遷移する。次の入力ビットが“Ｏ”で
あると、符号出力は“１０″となり、内部状態は” Ｉ
Ｏ”から“０１″のＣに遷移する。次に“０”が入力
されると、符号出力は“１１”となり、内部状態は“０
１”から“００”の、ｄに遷移する。次に“１”が入力
されると、符号出力は“１１”となり、内部状態は、“
００”から“１０”のｆに遷移する。従って、情報系列
の“１００１”は、符号系列の“１１１０１１１１″に
変換されることになる。
又入力ビットが“０”の連続の場合は、符号出力は“０
０”となり、内部状態はａ、ｇ＋ ｈ、ｄのように同じ
状態の遷移となる。
０”となり、内部状態はａ、ｇ＋ ｈ、ｄのように同じ
状態の遷移となる。
第３図は、前述の符号系列を復号するビタビ復号器のブ
ロック図であり、１１は分配器、１２ａ〜１２ｄは演算
回路、１３２〜１３ｄはパスメモリ、１４はバスセレク
タ、１５２〜＋５ｄはパスメトリック値を転送するデー
タ線、１６２〜１６ｄはパス選択情報を転送する信号線
である。受信符号は分配器１１により各演算回路１２３
〜１２ｄに分配される。各演算回路１２ａ〜１２ｄは、
加算器（Ａ ｄｄｅｒ） 、比較器（Ｃｏｍｐａｒａ
ｔｏｒ） ＋ セレクタ（Ｓ ｅｌｅｃｔｏｒ）を含む
ものであり、ＡＣ３回路と称され、前述の符号器の内部
状態の“００”。
ロック図であり、１１は分配器、１２ａ〜１２ｄは演算
回路、１３２〜１３ｄはパスメモリ、１４はバスセレク
タ、１５２〜＋５ｄはパスメトリック値を転送するデー
タ線、１６２〜１６ｄはパス選択情報を転送する信号線
である。受信符号は分配器１１により各演算回路１２３
〜１２ｄに分配される。各演算回路１２ａ〜１２ｄは、
加算器（Ａ ｄｄｅｒ） 、比較器（Ｃｏｍｐａｒａ
ｔｏｒ） ＋ セレクタ（Ｓ ｅｌｅｃｔｏｒ）を含む
ものであり、ＡＣ３回路と称され、前述の符号器の内部
状態の“００”。
“１０”、“０１”、“１１”に対応するものである。
従って、各演算回路１２ａ〜１２ ｄ ４；Ｉ、第２図
の内部状態遷移説明図に於けるパスに対応した相互の接
続が行われている。
の内部状態遷移説明図に於けるパスに対応した相互の接
続が行われている。
内部状態の遷移径路をパスと称し、そのパスの受信符号
系列との符号距離（ハミング距１）ｉｌ［Ｉｌａｍｍｉ
−ｎｇ ｄｉｓｔａｎｃｅ）をパスメトリック （ｐｎ
ｔｂ ｍｅｔｒｉｃ）と称するものであり、受信符号系
列にＪＩＪも近い方のパスを生き残りパスとして選択し
、この生き残りパスの選択情報を信号ｋｆＡ １６ ａ
〜１６ｄを介してパスメモリ１３ａ〜１３ｄに転送して
記憶させておき、各演算回路１２ａ〜１２ｄが選択した
生き残りパスのうちの最も受信符号系列に近いもの、即
ちパスメトリック値が最小のパスがパスセレクタ１４に
より選択され、バスセレクタ１４から復号出力が得られ
るものである。
系列との符号距離（ハミング距１）ｉｌ［Ｉｌａｍｍｉ
−ｎｇ ｄｉｓｔａｎｃｅ）をパスメトリック （ｐｎ
ｔｂ ｍｅｔｒｉｃ）と称するものであり、受信符号系
列にＪＩＪも近い方のパスを生き残りパスとして選択し
、この生き残りパスの選択情報を信号ｋｆＡ １６ ａ
〜１６ｄを介してパスメモリ１３ａ〜１３ｄに転送して
記憶させておき、各演算回路１２ａ〜１２ｄが選択した
生き残りパスのうちの最も受信符号系列に近いもの、即
ちパスメトリック値が最小のパスがパスセレクタ１４に
より選択され、バスセレクタ１４から復号出力が得られ
るものである。
第４図は、従来の演算回路１２ａ〜１２ｄのブロック図
であり、２１．２２は加算器、２３は比較器、２４はセ
レクタ、２５はメ１−リックメモリ、２６はフリップフ
ロップ、２７はクロックであり、又（１１）は分配器、
（１２）は演算囲路、（１５）はデータ線、（１６）は
信号線にそれぞれ接続されることを示す。加算器２１．
２２に於いてパスメトリック値を加算し、比較器２３に
於いて加算されたパスメトリック値の大小を比較し、小
さい方を選択するようにセレクタ２４を制御し、且つ選
択情報をフリップフロップ２６のデータ端子Ｄ、に加え
、クロック端子Ｃに加えられるり日ソ１りによりセント
し、出力端子Ｑからパス選択情報として信号線に送５出
する１又セレクタ２４で選択、されたパスメトリック値
は、メトリックメモリ２５にクロックのタイミングによ
り書込まれ、データ線にパスメト・リンク値として出力
され、パスセレクタ１４及び次段の演算回路へ転送され
る、ものである。 ・、 ゛ 例えば、受信符号系列が“、・１１１０１１１１”の場
合、第２図を参照す、・ると、最初は内部状態ａから内
部状６ｂ、ｇに遷移するごとになるが、受信符号系列の
“１１”については、、内部状ｓｂへ遷移するパスのメ
トリック値、は０、内部状Ｂｇへ遷移するパ、スのメト
リック値は２・となる。次の受信符号系列の“１０゛に
ついては、内部状ＩＩＭｂから内部状態Ｃへ遷移するパ
スのメトリック値はＯであるが、内部状ｆｉＱｇから内
部ｊｋ態りに遷移するパスのメトリック値ば１となる：
又次の受信符号系列の“１１″については、内しｉＳ状
ｍｃから内部状［ｄに遷移□するパスのメトリ：ツタ値
は０であるが、内部状Ｍ％から内部４ｆｆｉａｄ８こ遷
移するパスのメトリック値は２となる。 □ ゛ この場合、同二の内部４Ｊ［ｄとなるものであるが、バ
ズによってメトリック値均（相違し、加算されたパスメ
トリ゛・ｉり価は、”ａ、ｂ、ｃ、ｄのパスについては
０であるが’％ ａ’ｌ ｇ’＋ ’ ” ＋ ’のパ
スについては５となる□。従っｔ、パスタ１リツク値の
・最小のパスが受信符号系列に最り近いパスであるから
ｉｌ、このパス’ａ 、ｂ ０． ｃ 、ｄ’を辿って
内部状態ａに戻った時、内部状態ａに於ける復号出力□
は、内部状９ｂに遷移させる“１゛であるとして、バス
セレクタ１４から出力されるご占になる。
であり、２１．２２は加算器、２３は比較器、２４はセ
レクタ、２５はメ１−リックメモリ、２６はフリップフ
ロップ、２７はクロックであり、又（１１）は分配器、
（１２）は演算囲路、（１５）はデータ線、（１６）は
信号線にそれぞれ接続されることを示す。加算器２１．
２２に於いてパスメトリック値を加算し、比較器２３に
於いて加算されたパスメトリック値の大小を比較し、小
さい方を選択するようにセレクタ２４を制御し、且つ選
択情報をフリップフロップ２６のデータ端子Ｄ、に加え
、クロック端子Ｃに加えられるり日ソ１りによりセント
し、出力端子Ｑからパス選択情報として信号線に送５出
する１又セレクタ２４で選択、されたパスメトリック値
は、メトリックメモリ２５にクロックのタイミングによ
り書込まれ、データ線にパスメト・リンク値として出力
され、パスセレクタ１４及び次段の演算回路へ転送され
る、ものである。 ・、 ゛ 例えば、受信符号系列が“、・１１１０１１１１”の場
合、第２図を参照す、・ると、最初は内部状態ａから内
部状６ｂ、ｇに遷移するごとになるが、受信符号系列の
“１１”については、、内部状ｓｂへ遷移するパスのメ
トリック値、は０、内部状Ｂｇへ遷移するパ、スのメト
リック値は２・となる。次の受信符号系列の“１０゛に
ついては、内部状ＩＩＭｂから内部状態Ｃへ遷移するパ
スのメトリック値はＯであるが、内部状ｆｉＱｇから内
部ｊｋ態りに遷移するパスのメトリック値ば１となる：
又次の受信符号系列の“１１″については、内しｉＳ状
ｍｃから内部状［ｄに遷移□するパスのメトリ：ツタ値
は０であるが、内部状Ｍ％から内部４ｆｆｉａｄ８こ遷
移するパスのメトリック値は２となる。 □ ゛ この場合、同二の内部４Ｊ［ｄとなるものであるが、バ
ズによってメトリック値均（相違し、加算されたパスメ
トリ゛・ｉり価は、”ａ、ｂ、ｃ、ｄのパスについては
０であるが’％ ａ’ｌ ｇ’＋ ’ ” ＋ ’のパ
スについては５となる□。従っｔ、パスタ１リツク値の
・最小のパスが受信符号系列に最り近いパスであるから
ｉｌ、このパス’ａ 、ｂ ０． ｃ 、ｄ’を辿って
内部状態ａに戻った時、内部状態ａに於ける復号出力□
は、内部状９ｂに遷移させる“１゛であるとして、バス
セレクタ１４から出力されるご占になる。
次の受信性ｊ号系列゛の“１１”については、内部状態
ｄ・から内部状態ｆに遷移するごとになる。この場合も
他のパスについてのメトリック値を演算して、パスメト
リンク値の最小の・パスを逆に辿って、、例えば、内部
状態すに於ける復号出力を、内部状Ｍｃに遷移させる“
０″として出力すること１になる。 。
ｄ・から内部状態ｆに遷移するごとになる。この場合も
他のパスについてのメトリック値を演算して、パスメト
リンク値の最小の・パスを逆に辿って、、例えば、内部
状態すに於ける復号出力を、内部状Ｍｃに遷移させる“
０″として出力すること１になる。 。
ｎη述のように、１復号サイクルに於いて、二つのパス
のパスメトリック値を計算し、その計算結果を比較して
、パスメトリック値Φ小さい方を生き残りパスとして選
択し、選択（たパスのパスメトリック値をメトリックメ
モリ、２５に記憶させるものでやり、この記憶されたパ
スメトリック値は、次の復号ザイクルで、パ、スメトリ
ック値の計算に使用されるものである。従っ７（、，１
復号サイクル内にパスメトリック値の計算と比較とを終
了させなければならないので、加算器と比較器との遅延
によって、ビタビ復号器のスループットが制限 −され
る欠点があった。
のパスメトリック値を計算し、その計算結果を比較して
、パスメトリック値Φ小さい方を生き残りパスとして選
択し、選択（たパスのパスメトリック値をメトリックメ
モリ、２５に記憶させるものでやり、この記憶されたパ
スメトリック値は、次の復号ザイクルで、パ、スメトリ
ック値の計算に使用されるものである。従っ７（、，１
復号サイクル内にパスメトリック値の計算と比較とを終
了させなければならないので、加算器と比較器との遅延
によって、ビタビ復号器のスループットが制限 −され
る欠点があった。
発明の目的 、。
、本発明は、パスメトリックの磯ｆ算と比較とを並列的
に実行させて、スループットを向上させることを目的と
するものであΣ゛。゛ 発明の構成 本発明は、ノぐスメトリック値の演１γを行う複□数′
め演算回路と、該演算回路でパスメトリック値の ′小
さいパスを選択したバス層択情報を記憶するパスメモリ
と、□該パスメモリ゛の内容及び前記演算回路の出力の
パスメトリック値とにより復号信号を出力するバスセレ
クタ”とを備えたビタビ復□号器に於いオ、前記演算ｉ
路は、パスメトリンク値の加算を行う加算器と、加算出
力を選択するセレクタと゛、前記加算器により次のパス
メトリンク値の加算を行っ・ている時に前記セレクタで
選択された加算出力のパスメトリンク値を比較してパス
選択情□報を・出力する比較器とを備えているむのであ
り、以下実施例について詳細に説明する。
に実行させて、スループットを向上させることを目的と
するものであΣ゛。゛ 発明の構成 本発明は、ノぐスメトリック値の演１γを行う複□数′
め演算回路と、該演算回路でパスメトリック値の ′小
さいパスを選択したバス層択情報を記憶するパスメモリ
と、□該パスメモリ゛の内容及び前記演算回路の出力の
パスメトリック値とにより復号信号を出力するバスセレ
クタ”とを備えたビタビ復□号器に於いオ、前記演算ｉ
路は、パスメトリンク値の加算を行う加算器と、加算出
力を選択するセレクタと゛、前記加算器により次のパス
メトリンク値の加算を行っ・ている時に前記セレクタで
選択された加算出力のパスメトリンク値を比較してパス
選択情□報を・出力する比較器とを備えているむのであ
り、以下実施例について詳細に説明する。
、・・ 発明の実□流側：
第５図は、本発明の一実施例のビタビ復号器の１個の演
算回路のブロック図であり、３１〜３４は加算器、３５
．３６は比較器、１３７．３８ばセレ゛夛夕、３９．４
０はメトリックメモリ、４Ｆは比較器、４２はフリップ
フロップ、４３はクロック、４４．４５はパスメトリッ
ク値出力、４６はパス選択情報であって、演算回路１２
ｉ、１２ｊからのパスが合流するものとすると、加算器
３１．３２は分配器（１１）と演算回路（１２ｉ）とか
ら入力され、加算器３３は分配器（１１）と演算回路（
１２ｊ）とから入力されて、パスメトリック値の加算が
行われる。この時、比較器３５゜３６に於いて、それぞ
れ演算回路（１２ｉ） 、（］２ｊ）からのバスメトリ
ック値が比較され、小さい方を選択する。即ち、加算器
３１〜３４でパスメトリンク値の加１９を行うと同時に
加算器３１〜３４へ入力されるバスメトリック値の比較
を比較器３５．３６で行い、比較結果によりセレクタ３
７．３８が制御されて生き残りパスの選択が行われ、生
き残りパスのパスメトリンク値がメトリックメモリ３９
．４０に加えられ、りｌコック４３のタイミングで書込
まれる。
算回路のブロック図であり、３１〜３４は加算器、３５
．３６は比較器、１３７．３８ばセレ゛夛夕、３９．４
０はメトリックメモリ、４Ｆは比較器、４２はフリップ
フロップ、４３はクロック、４４．４５はパスメトリッ
ク値出力、４６はパス選択情報であって、演算回路１２
ｉ、１２ｊからのパスが合流するものとすると、加算器
３１．３２は分配器（１１）と演算回路（１２ｉ）とか
ら入力され、加算器３３は分配器（１１）と演算回路（
１２ｊ）とから入力されて、パスメトリック値の加算が
行われる。この時、比較器３５゜３６に於いて、それぞ
れ演算回路（１２ｉ） 、（］２ｊ）からのバスメトリ
ック値が比較され、小さい方を選択する。即ち、加算器
３１〜３４でパスメトリンク値の加１９を行うと同時に
加算器３１〜３４へ入力されるバスメトリック値の比較
を比較器３５．３６で行い、比較結果によりセレクタ３
７．３８が制御されて生き残りパスの選択が行われ、生
き残りパスのパスメトリンク値がメトリックメモリ３９
．４０に加えられ、りｌコック４３のタイミングで書込
まれる。
メトリックメモリ３９．４０の記１Ｍ内容は、次段の演
算回路へパスメトリンク値として出力され、且つ比較器
４１により比較されて、パス選択情報が出力され、フリ
ップフロップ４２のデータ端子りに加えられる。このフ
リップフロップ４２のクロック端子Ｃにはクロック４３
が加えられ、セットされたパス選択情報は出力端子Ｑか
ら出力されて、パスメモリ（第３図の符号１３８〜＋３
ｄ参照）に転送されて記憶される。このパス選択情報４
６を出力する為の比較動作が比較器４１に於いて行われ
ている時、次のパスメトリンク値の加算が加算器３１〜
３４に於いて行われるものである。
算回路へパスメトリンク値として出力され、且つ比較器
４１により比較されて、パス選択情報が出力され、フリ
ップフロップ４２のデータ端子りに加えられる。このフ
リップフロップ４２のクロック端子Ｃにはクロック４３
が加えられ、セットされたパス選択情報は出力端子Ｑか
ら出力されて、パスメモリ（第３図の符号１３８〜＋３
ｄ参照）に転送されて記憶される。このパス選択情報４
６を出力する為の比較動作が比較器４１に於いて行われ
ている時、次のパスメトリンク値の加算が加算器３１〜
３４に於いて行われるものである。
第６図は動作説明図であり、（８１はクロック４３を示
し、周期Ｂ、ｔ２．ｔ３． ・・の各１周１すｊが１復
号サイクルとなる。又（ｂｌは分配器出力、（Ｃ１はパ
スメトリック値入力、＋ｄ＋は加算器３１−３４の出力
、（ｅｌはパスメトリック値出力、（ｆｌば比較器４１
の出力を示す。従来は、この１復号サイクル内で加算及
び比較を行うものであるが、本発明に於いては、１復号
サイクルで、成る受信符号系列についてのパスメトリン
ク値の加算を行うと同時に、他の受信符号系列について
のパスメトリンク値の比較を行うものであり、次の復号
サイクルで加算結果の比較を行って、パス選択情報を出
力するものである。即ち、パイプライン処理的に、加算
と比較とが実行されるものである。
し、周期Ｂ、ｔ２．ｔ３． ・・の各１周１すｊが１復
号サイクルとなる。又（ｂｌは分配器出力、（Ｃ１はパ
スメトリック値入力、＋ｄ＋は加算器３１−３４の出力
、（ｅｌはパスメトリック値出力、（ｆｌば比較器４１
の出力を示す。従来は、この１復号サイクル内で加算及
び比較を行うものであるが、本発明に於いては、１復号
サイクルで、成る受信符号系列についてのパスメトリン
ク値の加算を行うと同時に、他の受信符号系列について
のパスメトリンク値の比較を行うものであり、次の復号
サイクルで加算結果の比較を行って、パス選択情報を出
力するものである。即ち、パイプライン処理的に、加算
と比較とが実行されるものである。
例えば、ｔｌの周期に於いて、斜線を施した受信符号系
列の分配器出力と演算回路の出力のバスメトリック値入
力とを加算器３１〜３４で加算することにより（ｄｌに
示すように加算器出力が得られる。この加算器出力は、
次の周期ｔ２に於いてメトリックメモリ３９．４０を介
して（Ｇ）に示すように出力される。このパスメトリン
ク値出力は比較器４１により比較され、（ｆ）に示すよ
うに比較器出力がパス選択情報ＰＳとして出力される。
列の分配器出力と演算回路の出力のバスメトリック値入
力とを加算器３１〜３４で加算することにより（ｄｌに
示すように加算器出力が得られる。この加算器出力は、
次の周期ｔ２に於いてメトリックメモリ３９．４０を介
して（Ｇ）に示すように出力される。このパスメトリン
ク値出力は比較器４１により比較され、（ｆ）に示すよ
うに比較器出力がパス選択情報ＰＳとして出力される。
即ち斜線部分を矢印のように経由してパス選択情報ｐｓ
が出力され、２復号サイクルを用いてパス選択情報ＰＳ
が出力され、パスメモリに記憶されることになる。
が出力され、２復号サイクルを用いてパス選択情報ＰＳ
が出力され、パスメモリに記憶されることになる。
第７図は、本発明の他の実施例のビタビ復号器の１個の
演算回路のブロック図であり、比較器を１個で済むよう
にしたものである。同図に於いて、５１〜５４は加算器
、５５．５６はセレクタ、５７．５８はメトリックメモ
リ、５９は比較器、６０はフリップフロップ、６１はク
ロック、６２．６３はパスメトリック値出力、６４はパ
ス選択情報、６５は次のパスメトリンク値の演算回路へ
加える比較出力である。
演算回路のブロック図であり、比較器を１個で済むよう
にしたものである。同図に於いて、５１〜５４は加算器
、５５．５６はセレクタ、５７．５８はメトリックメモ
リ、５９は比較器、６０はフリップフロップ、６１はク
ロック、６２．６３はパスメトリック値出力、６４はパ
ス選択情報、６５は次のパスメトリンク値の演算回路へ
加える比較出力である。
この実施例に於いても、演算回路（１２ｉ） 。
（１２ｊ）からのパスが合流され、分配器（１１）と演
算回路（１２＋）とから加１γ器５１．５２に入力され
てバスメトリック値の加算が行われ、加算出力はセレク
タ５５に加えられ、演算回路（１２１）からの比較出力
がセレクタ５５の制御信号として加えられてパス選択が
行われる。
算回路（１２＋）とから加１γ器５１．５２に入力され
てバスメトリック値の加算が行われ、加算出力はセレク
タ５５に加えられ、演算回路（１２１）からの比較出力
がセレクタ５５の制御信号として加えられてパス選択が
行われる。
又分配器（１１）と演算回路（＋ ２ ｊ）とから加算
器５３．５４に入力されてパスメトリンク（１ｉ′！の
加算が行われ、加算出力Ｇ：１セレクタ５にに加えられ
、演算回路（１２ｊ）からの比？／出力がセ１／クタ５
６に制御信号として加えられてパス選択が行われる。
器５３．５４に入力されてパスメトリンク（１ｉ′！の
加算が行われ、加算出力Ｇ：１セレクタ５にに加えられ
、演算回路（１２ｊ）からの比？／出力がセ１／クタ５
６に制御信号として加えられてパス選択が行われる。
加算器５１〜５４に於けるバスメトリック値の加算を実
行している時、その前に演算されたバスメトリック値出
力６２．６３を比較器５９で比較し、バスメトリック値
の小さい方を選択し、比較出力６５を次の加算器出力の
選択の為の制御信号として、次の演算を行う演算回路へ
転送し、その演算回路のセレクタ５５．５６に加えるも
のであ、す、前述の実施例と同様にパイプライン処理に
より、バスメトリック値の加算と比較とが実行されるこ
とになる。
行している時、その前に演算されたバスメトリック値出
力６２．６３を比較器５９で比較し、バスメトリック値
の小さい方を選択し、比較出力６５を次の加算器出力の
選択の為の制御信号として、次の演算を行う演算回路へ
転送し、その演算回路のセレクタ５５．５６に加えるも
のであ、す、前述の実施例と同様にパイプライン処理に
より、バスメトリック値の加算と比較とが実行されるこ
とになる。
この実施例と前述の第５図の実施例とを比較すると、第
５図の実施例では、前段のパスメトリンク値が入力され
て比較器３５．３６で比較し、セレクタ３７．３８を制
御するものであったが、第７図の実施例では、前段のバ
スメトリック値出力６２．６３の比較が比較器５９で行
われるので、その比較出力を次段の演算回路に於けるセ
レクタ５５．５６の制御を行うように転送するものであ
り、比較器が１個で済む利点がある。なお前述の実施例
にのみ限定されるものではなく、種々付加変更し得るも
のであり、例えば、前述と異なる符号化率の復号にも適
用することが可能である。
５図の実施例では、前段のパスメトリンク値が入力され
て比較器３５．３６で比較し、セレクタ３７．３８を制
御するものであったが、第７図の実施例では、前段のバ
スメトリック値出力６２．６３の比較が比較器５９で行
われるので、その比較出力を次段の演算回路に於けるセ
レクタ５５．５６の制御を行うように転送するものであ
り、比較器が１個で済む利点がある。なお前述の実施例
にのみ限定されるものではなく、種々付加変更し得るも
のであり、例えば、前述と異なる符号化率の復号にも適
用することが可能である。
発明の詳細
な説明したように、本発明は、バスメトリンク値の演算
を行う複数の演算回路１２３〜１２ｄと、演算回路１２
ａ〜１２ｄでパスメトリック値の小さいバスを選択した
バス選択情報を記１．シするバスメモリ１３ａ〜１３ｄ
と、パスメモリ１３ａ〜１３ｄの内容及び前記演算回路
１２８〜１２ｄの出力のバスメトリック値とにより復号
信号を出力するバスセレクタ１４とを備えたビタビ復号
器に於いて、演算回路１２ａ〜１２（１を、パスメトリ
ック値の加算を行う加算器３１〜３４．５１〜５４と、
加算出力を選択するセレクタ３７．３８．５５．５６と
、前記加算器３１〜３４．５１〜５４により次のパスメ
トリンク値の加算を行っている時に前記セレクタ３７．
３８．５５．５６で選択された加算出力のパスメトリン
ク値を比較してバス選択情報を出力する比較器４１．５
９とにより構成して、加算器で加算している復号シイク
ルでは、比較器で前の加算出力のパスメトリンク値の比
較を行うようにしたもので、パイプライン処理となるの
で、ビタビ復号器のスループットを向上することができ
るものである。
を行う複数の演算回路１２３〜１２ｄと、演算回路１２
ａ〜１２ｄでパスメトリック値の小さいバスを選択した
バス選択情報を記１．シするバスメモリ１３ａ〜１３ｄ
と、パスメモリ１３ａ〜１３ｄの内容及び前記演算回路
１２８〜１２ｄの出力のバスメトリック値とにより復号
信号を出力するバスセレクタ１４とを備えたビタビ復号
器に於いて、演算回路１２ａ〜１２（１を、パスメトリ
ック値の加算を行う加算器３１〜３４．５１〜５４と、
加算出力を選択するセレクタ３７．３８．５５．５６と
、前記加算器３１〜３４．５１〜５４により次のパスメ
トリンク値の加算を行っている時に前記セレクタ３７．
３８．５５．５６で選択された加算出力のパスメトリン
ク値を比較してバス選択情報を出力する比較器４１．５
９とにより構成して、加算器で加算している復号シイク
ルでは、比較器で前の加算出力のパスメトリンク値の比
較を行うようにしたもので、パイプライン処理となるの
で、ビタビ復号器のスループットを向上することができ
るものである。
第１図は畳み込み符号の符号器のブロック図、第２図は
符号器の内部状態遷移説明図、第３図はビタビ復号器の
ブロック図、第４図は従来のビタビ復号器の演算回路の
ブロック図、第５図は本発明の一実施例のビタビ復号器
の演算回路のブロック図、第６図は動作説明図、第７図
は本発明の他の実施例のビタビ復号器の演算回路のブロ
ック図である。 １１は分配器、１２８〜１２ｄは演算回路、１３ａ〜１
３ｄはパスメモリ、１４はバスセレクタ、３１〜３４．
５１〜５４は加算器、３５，３６．４１．５９は比較器
、３７．３８，５５．５６はセレクタ、３９，４０，５
７．５８はメトリックメモリ、４２．６０はフリップフ
ロップである第１図 第２図 第３図 嬉４図
符号器の内部状態遷移説明図、第３図はビタビ復号器の
ブロック図、第４図は従来のビタビ復号器の演算回路の
ブロック図、第５図は本発明の一実施例のビタビ復号器
の演算回路のブロック図、第６図は動作説明図、第７図
は本発明の他の実施例のビタビ復号器の演算回路のブロ
ック図である。 １１は分配器、１２８〜１２ｄは演算回路、１３ａ〜１
３ｄはパスメモリ、１４はバスセレクタ、３１〜３４．
５１〜５４は加算器、３５，３６．４１．５９は比較器
、３７．３８，５５．５６はセレクタ、３９，４０，５
７．５８はメトリックメモリ、４２．６０はフリップフ
ロップである第１図 第２図 第３図 嬉４図
Claims (1)
- 【特許請求の範囲】 ′六スメ□トリック値め演算４’杆□゛う′−数の演算
回□路゛メ、ｉ演算回路でパスメトリック値め小さいバ
ス“を１ｕｔｘ□したパス選゛択゛情軸を記ｄず２るノ
々スメ”モリとＩＪｉ亥バ：スメモリのゞ内蓉及び□前
ｉｔｉＭ回路あ出力め算器と、加算出力を選択゛するセ
レクタと、前記ｈ■バズメトリック値とによ′り夜毎（
１号を出方するパ゛ス”″番しク゛りとを１えにビタビ
復′萼器９に於いて、゛前記゛−算回蕗゛は、パスメド
リッ’ ｚ”＋＊’＝”ｉｉ算□を行う加・ 、・ １
□ 土 −１ 算−により次のバスメトリック値の゛加算をｉ〒゛；ｔ
′１・る時に前記セレクタで選択８ ｔＬ ｆｃ ”）
Ｊｎ算出ガのバスメトリック値を比較′してバス選択情
報を出力す、ｊｔｔ較器′とを゛備えていることを□特
徴とするパイプ゛ライ□ン処理ビタビ復号器。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028488A JPS60173930A (ja) | 1984-02-20 | 1984-02-20 | パイプライン処理ビタビ復号器 |
| US06/701,504 US4614933A (en) | 1984-02-20 | 1985-02-14 | Viterbi decoder with the pipeline processing function |
| CA000474471A CA1248236A (en) | 1984-02-20 | 1985-02-15 | Viterbi decoder with the pipeline processing function |
| EP85101836A EP0152947B1 (en) | 1984-02-20 | 1985-02-20 | Viterbi decoder with the pipeline processing function |
| DE8585101836T DE3578289D1 (de) | 1984-02-20 | 1985-02-20 | Viterbi-dekoder mit pipeline-verarbeitungsfunktion. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59028488A JPS60173930A (ja) | 1984-02-20 | 1984-02-20 | パイプライン処理ビタビ復号器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60173930A true JPS60173930A (ja) | 1985-09-07 |
| JPH0144058B2 JPH0144058B2 (ja) | 1989-09-25 |
Family
ID=12250049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59028488A Granted JPS60173930A (ja) | 1984-02-20 | 1984-02-20 | パイプライン処理ビタビ復号器 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4614933A (ja) |
| EP (1) | EP0152947B1 (ja) |
| JP (1) | JPS60173930A (ja) |
| CA (1) | CA1248236A (ja) |
| DE (1) | DE3578289D1 (ja) |
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| US6259749B1 (en) | 1996-09-27 | 2001-07-10 | Nec Corporation | Viterbi decoder with pipelined ACS circuits |
| US6343105B1 (en) | 1997-06-10 | 2002-01-29 | Nec Corporation | Viterbi decoder |
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| JPS62233933A (ja) * | 1986-04-03 | 1987-10-14 | Toshiba Corp | ヴイタビ復号法 |
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- 1985-02-20 EP EP85101836A patent/EP0152947B1/en not_active Expired
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| EP0152947A2 (en) | 1985-08-28 |
| JPH0144058B2 (ja) | 1989-09-25 |
| CA1248236A (en) | 1989-01-03 |
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