JPS6189670A - Manufacturing method of semiconductor device - Google Patents
Manufacturing method of semiconductor deviceInfo
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- JPS6189670A JPS6189670A JP59211102A JP21110284A JPS6189670A JP S6189670 A JPS6189670 A JP S6189670A JP 59211102 A JP59211102 A JP 59211102A JP 21110284 A JP21110284 A JP 21110284A JP S6189670 A JPS6189670 A JP S6189670A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
産業上の利用分野
この発明はシリコン薄膜と金属電極配線との接触部を低
抵抗化させる処理工程を含む半導体装置の製造方法に関
するものである。DETAILED DESCRIPTION OF THE INVENTION Field of Industrial Application This invention relates to a method of manufacturing a semiconductor device including a process step of reducing the resistance of a contact portion between a silicon thin film and a metal electrode wiring.
従来例の構成とその問題点
半導体と金属電極配線との接触抵抗を下げるため、従来
から多くの技術が開発されてきたが、特に最近実用化が
進められている薄膜シリコントランジスタへの金属電極
配線の接続に関しては種々困難な問題があった。第2図
に従来の代表的な薄膜トランジスタの製造方法の工程図
を示した。第2図において、■は基板、2はゲート電極
、3はゲート絶縁膜、4はシリコン薄膜、5は不純物を
含むシリコン薄膜、6,7はトランジスタ領域として残
されたシリコン薄膜と不純物を含むシリコン薄膜、7a
、7bはそれぞれソースおよびドレイン領域、8はソー
スおよびドレインを形成するため不純物を含むシリコン
薄膜を除去した領域、9a、9bはそれぞれソースおよ
びドレインに接続した金属電極配線である。Conventional configurations and their problems Many technologies have been developed to reduce the contact resistance between semiconductors and metal electrode wiring, but in particular metal electrode wiring for thin film silicon transistors, which has recently been put into practical use. There were various difficult problems regarding the connection. FIG. 2 shows a process diagram of a typical conventional thin film transistor manufacturing method. In Figure 2, ■ is the substrate, 2 is the gate electrode, 3 is the gate insulating film, 4 is the silicon thin film, 5 is the silicon thin film containing impurities, 6 and 7 are the silicon thin film left as the transistor region and the silicon containing impurities. Thin film, 7a
, 7b are source and drain regions, 8 is a region from which a silicon thin film containing impurities has been removed to form the source and drain, and 9a and 9b are metal electrode wirings connected to the source and drain, respectively.
第2図に沿って従来例を説明する。第2図(A)に示す
ように、基板l上にクロム蒸着膜によるゲート電極2を
形成する。つぎに第2図(B)に示すように前記基板1
上の全面に前記絶縁膜3.シリコン薄膜4.n型不純物
を含むシリコン薄膜5を同一装置内で形成する。これら
の薄膜はプラズマCVD法で形成されるが、まず前記絶
縁膜3としてシリコン窒化膜を、つぎにイントリンシッ
クのシリコン薄膜4を、最後にリンを含むシリ、コン薄
膜5を形成している。つぎに第2図(C)に示すように
、トランジスタ領域以外のシリコン薄膜4.5を除去し
、シリコン薄膜6,7を残す。つぎに、ソースおよびド
レインを形成するため、第2図(D)に示すようにリン
を含むシリコン薄膜を領域8の箇所で一部除去する。最
後に第2図(E’)に示すようにA6で電極配線9a、
9bを形成する。A conventional example will be explained along with FIG. As shown in FIG. 2(A), a gate electrode 2 made of a chromium vapor-deposited film is formed on a substrate l. Next, as shown in FIG. 2(B), the substrate 1
The insulating film 3. Silicon thin film 4. A silicon thin film 5 containing n-type impurities is formed in the same apparatus. These thin films are formed by plasma CVD. First, a silicon nitride film is formed as the insulating film 3, then an intrinsic silicon thin film 4 is formed, and finally a silicon-containing thin film 5 containing phosphorus is formed. Next, as shown in FIG. 2C, the silicon thin film 4.5 outside the transistor region is removed, leaving the silicon thin films 6 and 7. Next, in order to form a source and a drain, a portion of the silicon thin film containing phosphorus is removed in region 8, as shown in FIG. 2(D). Finally, as shown in Fig. 2 (E'), the electrode wiring 9a,
Form 9b.
上記の従来方法において、金属電極配線9a。In the above conventional method, the metal electrode wiring 9a.
9bはリンを含むシリコン薄膜のソースおよびトレイン
領域7a、7bに接続されており、この部分はオーミッ
ク接触である。また、リンを含むシリコン薄膜7と活性
領域を作るシリコン薄膜6との間は同−装一置内で連続
して形成されるため、極めて良い接触となる。9b is connected to the source and train regions 7a and 7b of the silicon thin film containing phosphorus, and this portion is in ohmic contact. Further, since the silicon thin film 7 containing phosphorus and the silicon thin film 6 forming the active region are formed continuously in the same device, extremely good contact is achieved.
しかしながら、従来例においては、第2図(D)の領域
8を形成することが極めて困難である。そなわち、第2
図(C)の工程の後全面に感光性樹脂膜を形成し、領域
80部分のみシリコン薄膜を露出させ、エツチングする
のであるが、金属電極配線9a、9bとのオーミック接
触を得るためのリンを含むシリコン薄膜7と活性領域を
作るシリコン薄膜6との間にエツチングレートに差がな
く、正確にシリコン薄膜7のみをエツチングすることは
極めて困難である。エソチング不足の場合、ソースおよ
びドレイン領域7a、7b間に電流り−クが発生し、一
方エッチング過多になると活性領域が薄くなり、トラン
ジスタ特性が悪くなる。However, in the conventional example, it is extremely difficult to form region 8 in FIG. 2(D). That is, the second
After the process shown in Figure (C), a photosensitive resin film is formed on the entire surface, and the silicon thin film is exposed only in the region 80 and etched. There is no difference in etching rate between the silicon thin film 7 containing the active region and the silicon thin film 6 forming the active region, and it is extremely difficult to accurately etch only the silicon thin film 7. If the etching is insufficient, a current leak will occur between the source and drain regions 7a and 7b, while if the etching is excessive, the active region will become thinner and the transistor characteristics will deteriorate.
また、製造装置から考えると同一装置内で不純物を含ま
ないシリコン薄膜4と不純物を含むシリコン薄膜5を連
続して成長させることは装置内が不純物で汚染され、こ
の点でもトランジスタ特性が悪くなることになり、生業
上問題がある。In addition, from the point of view of the manufacturing equipment, if the silicon thin film 4 containing no impurities and the silicon thin film 5 containing impurities are grown consecutively in the same equipment, the inside of the equipment will be contaminated with impurities, and the transistor characteristics will deteriorate in this respect as well. This causes problems in terms of livelihood.
発明の目的
この発明の目的は、半導体素子特性を劣化させることな
くシリコン薄膜に金属電極配線を低抵抗に接続すること
ができる半導体装置の製造方法を 。OBJECTS OF THE INVENTION It is an object of the present invention to provide a method for manufacturing a semiconductor device that allows metal electrode wiring to be connected to a silicon thin film with low resistance without deteriorating the characteristics of the semiconductor element.
提供することである。It is to provide.
発明の構成
この発明は、シリコン薄膜、特に非晶質シリコンへ不純
物をドープする方法に関するもので、不純物ガスを含む
プラズマガス中で基板を処理することにより低温でシリ
コン薄膜の表面をn型またはP型に変化させようとする
ものである。すなわち、この発明の半導体装置の製造方
法は、基板上にシリコン薄膜を形成する工程と、前記シ
リコン薄膜上に絶縁nりを形成する工程と、前記絶縁膜
上に選択的に感光性樹脂膜を形成する工程と、前記感光
性樹脂膜をマスクとして前記絶縁膜をエツチングする工
程と、前記絶縁膜の開口より前記シリコン薄膜中へ前記
不純物をドーピングする工程と、前記感光性樹脂1)り
を除去する工程と、前記シリコン薄膜の不純物ドーピン
グ領域および前記絶縁膜上の選択された領域に金属電極
配線を形成する工程とを含むので、シリコン薄膜と金属
電極配線と “の接触抵抗を低く、かつオーミッ
クにすることができ、しかも薄膜半導体素子の特1生を
安定化することができる。また、工程から見れば、製膜
工程と不純物導入工程とが分けて行われるため、製膜工
程の汚染がない。Structure of the Invention The present invention relates to a method of doping impurities into a silicon thin film, particularly amorphous silicon, in which the surface of the silicon thin film is converted to n-type or P-type at a low temperature by treating the substrate in a plasma gas containing impurity gas. It is an attempt to change the shape. That is, the method for manufacturing a semiconductor device of the present invention includes the steps of forming a silicon thin film on a substrate, forming an insulating film on the silicon thin film, and selectively forming a photosensitive resin film on the insulating film. a step of etching the insulating film using the photosensitive resin film as a mask; a step of doping the impurity into the silicon thin film through an opening in the insulating film; and removing the photosensitive resin 1). and a step of forming a metal electrode wiring in the impurity doped region of the silicon thin film and a selected region on the insulating film, the contact resistance between the silicon thin film and the metal electrode wiring can be made low and ohmic Moreover, the characteristics of thin film semiconductor devices can be stabilized.In addition, since the film forming process and the impurity introduction process are performed separately, contamination in the film forming process can be reduced. do not have.
実施例の説明
以下図面を参照して詳細にこの発明の実施例Sこついて
説明を行なう。第1図において、1〜4は第2図の同一
符号を付したものと同しである。20は絶縁膜(保護膜
)、21は感光性樹脂膜、22,3゜22bは感光性樹
脂膜21の開口でソース、ドレインを形成するためのも
のである。23a、23bは絶縁膜の開口、24a、2
4bはシリコン薄膜に不純物か導入された不純物ドーピ
ング領域、25a、25bは金属電極配線である。DESCRIPTION OF EMBODIMENTS Hereinafter, embodiment S of the present invention will be described in detail with reference to the drawings. In FIG. 1, 1 to 4 are the same as those with the same reference numerals in FIG. 20 is an insulating film (protective film), 21 is a photosensitive resin film, and 22, 3.degree. 22b is an opening in the photosensitive resin film 21 for forming a source and a drain. 23a, 23b are openings in the insulating film, 24a, 2
4b is an impurity doped region in which impurities are introduced into the silicon thin film, and 25a and 25b are metal electrode wirings.
まず、第1図(A)に示すように、ゲート電極2、ゲー
ト絶縁膜3.シリコン薄膜4.絶縁 膜20が形成され
たガラス製の基板l上に感光性樹脂膜21を、形成する
。なお、シリコン薄膜4は、シランガスのプラズマ中分
解によって生成される。First, as shown in FIG. 1(A), a gate electrode 2, a gate insulating film 3. Silicon thin film 4. A photosensitive resin film 21 is formed on a glass substrate l on which an insulating film 20 is formed. Note that the silicon thin film 4 is generated by decomposing silane gas in plasma.
つぎに、第1図(B)に示すように、感光性樹脂膜21
に開口22a、22bを設ける。この状態でプラズマエ
ツチング装置に入れて、フレオンガスのプラズマでエツ
チングすると、第1図(C)に示すように絶縁膜(窒化
膜)20に開口23a。Next, as shown in FIG. 1(B), the photosensitive resin film 21
Openings 22a and 22b are provided in the openings 22a and 22b. When this state is placed in a plasma etching apparatus and etched with Freon gas plasma, an opening 23a is formed in the insulating film (nitride film) 20 as shown in FIG. 1(C).
23bか形成される。フレオンガスを用いたエツチング
では、絶縁膜(窒化膜)20とシリコン薄膜4のエツチ
ングレートが大東<異なるため制御は極めて容易である
。開口2’3a、’23bの形成後、ガスをホスフィン
を含むガスに切換えてプラズマ処理することにより第1
図(D)に示すようにシリコン薄膜4中にn゛層24a
、24bが形成される。この場合も深さ方向に関しては
制御の必要がない。23b is formed. In etching using Freon gas, the etching rates of the insulating film (nitride film) 20 and the silicon thin film 4 are different from each other, so control is extremely easy. After forming the openings 2'3a and 23b, the first
As shown in Figure (D), an n layer 24a is formed in the silicon thin film 4.
, 24b are formed. In this case as well, there is no need for control in the depth direction.
つぎに、感光性樹脂膜21を除去し、アルミニウム電極
25a、25bを形成する。Next, the photosensitive resin film 21 is removed and aluminum electrodes 25a and 25b are formed.
このようにすれば、シリコン薄膜4とアルミニウム電極
25a、25b間に高濃度に不純物を含む層を介在させ
ることができるので、容易にオーミックコンタクトを実
現することができる。なお、P゛層を形成するためには
、ボロンを含むプラズマガス中で第1図(C)〜(D)
の工程を行えば良い。In this way, a layer containing a high concentration of impurities can be interposed between the silicon thin film 4 and the aluminum electrodes 25a and 25b, so that ohmic contact can be easily achieved. Note that in order to form the P layer, the steps shown in FIGS. 1(C) to (D) must be performed in a plasma gas containing boron.
All you have to do is follow the process.
上記工程はシリコン薄膜が非晶質シリコンで水素を含む
場合特に有効である。The above process is particularly effective when the silicon thin film is amorphous silicon and contains hydrogen.
以上のことから、上記実施方法によれば、シリコン薄膜
と金属電極配憶との接触抵抗を低く、がつオーミックに
で基る赳εめ、薄膜トランジスタを安定化させることが
できる。また工程および製造装置から見れば、製膜工程
(ゲート絶縁膜3.シリコン薄膜4.絶縁膜20を同一
チャンバ内で作る工程)と絶縁膜20の開口23a、2
3bの形成、不純物導入層形成の工程とを分けて行うた
め、゛ 製膜工程の汚染がない。さらに、感光性樹脂膜
21に開口を設けているため、不要部に不純物が導入さ
せることはない。以上のような効果があり、工業的に極
めて有効な製造方法である。From the above, according to the above-described implementation method, the contact resistance between the silicon thin film and the metal electrode storage can be reduced, and the thin film transistor can be stabilized due to the ohmic structure. Also, from the perspective of the process and manufacturing equipment, the film forming process (the process of forming the gate insulating film 3, silicon thin film 4, and insulating film 20 in the same chamber) and the openings 23a, 2 of the insulating film 20
Since the steps of forming 3b and forming the impurity-introduced layer are performed separately, there is no contamination in the film forming process. Furthermore, since the photosensitive resin film 21 is provided with openings, impurities are not introduced into unnecessary parts. It has the above-mentioned effects and is an industrially extremely effective manufacturing method.
発明の効果
この発明の半導体装置の装造方法によれば、シリコン薄
膜と金属電極配線の間の接触抵抗を低く、かつオーミッ
クにするための不純物層を絶縁膜の開口からの不純物ド
ーピングにより形成するため、半導体素子の特性を安定
化させることができ、しかも製膜と不純物ドーピングと
を分けて行うため、製膜工程の汚染がなく、この点でも
)W膜半導体素子の特i生を安定化させることができる
。Effects of the Invention According to the method for fabricating a semiconductor device of the present invention, an impurity layer is formed by impurity doping from an opening in an insulating film to make the contact resistance between a silicon thin film and a metal electrode wiring low and ohmic. Therefore, the characteristics of the semiconductor device can be stabilized, and since the film formation and impurity doping are performed separately, there is no contamination in the film formation process, which also stabilizes the characteristics of the W film semiconductor device. can be done.
第1図はこの発明の一実施例を説明するための工程図、
第2図は従来例を説明するための工程図である。
1・・・基板、2・・・ゲート電極、3・・・ゲート絶
縁膜、4・・・シリコン薄膜、5・・・絶縁膜(保護膜
)、21・・・感光性樹脂膜、22a、22b・・・感
光性樹脂膜の開口、23 a、 23 b−絶縁膜の
開口、24a。
24b・・・不純物ドーピング領域、25a、25b金
属電極配線FIG. 1 is a process diagram for explaining one embodiment of this invention,
FIG. 2 is a process diagram for explaining a conventional example. DESCRIPTION OF SYMBOLS 1... Substrate, 2... Gate electrode, 3... Gate insulating film, 4... Silicon thin film, 5... Insulating film (protective film), 21... Photosensitive resin film, 22a, 22b...Opening in photosensitive resin film, 23a, 23b-Opening in insulating film, 24a. 24b... Impurity doping region, 25a, 25b metal electrode wiring
Claims (3)
リコン薄膜上に絶縁膜を形成する工程と、前記絶縁膜上
に選択的に感光性樹脂膜を形成する工程と、前記感光性
樹脂膜をマスクとして前記絶縁膜をエッチングする工程
と、前記絶縁膜の開口より前記シリコン薄膜中へ前記不
純物をドーピングする工程と、前記感光性樹脂膜を除去
する工程と、前記シリコン薄膜の不純物ドーピング領域
および前記絶縁膜上の選択された領域に金属電極配線を
形成する工程とを含む半導体装置の製造方法。(1) A step of forming a silicon thin film on a substrate, a step of forming an insulating film on the silicon thin film, a step of selectively forming a photosensitive resin film on the insulating film, and a step of forming the photosensitive resin film on the insulating film. etching the insulating film using as a mask; doping the impurity into the silicon thin film through the opening of the insulating film; removing the photosensitive resin film; forming a metal electrode wiring in a selected region on the insulating film.
によって生成する特許請求の範囲第(1)項記載の半導
体装置の製造方法。(2) The method for manufacturing a semiconductor device according to claim (1), wherein the silicon thin film is generated by decomposing silane gas in plasma.
より行うとともに、前記絶縁膜の開口より前記シリコン
薄膜中への前記不純物のドーピングを前記不純物を含む
ガスプラズマ中で処理することにより行い、かつ前記絶
縁膜のエッチングと前記不純物のドーピングを同一チャ
ンバ内で行う特許請求の範囲第(1)項記載の半導体装
置の製造方法。(3) The insulating film is etched by plasma etching, and the impurity is doped into the silicon thin film through the opening of the insulating film by processing in a gas plasma containing the impurity, and the insulating film The method of manufacturing a semiconductor device according to claim 1, wherein the etching and doping of the impurity are performed in the same chamber.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211102A JPS6189670A (en) | 1984-10-08 | 1984-10-08 | Manufacturing method of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59211102A JPS6189670A (en) | 1984-10-08 | 1984-10-08 | Manufacturing method of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6189670A true JPS6189670A (en) | 1986-05-07 |
Family
ID=16600439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59211102A Pending JPS6189670A (en) | 1984-10-08 | 1984-10-08 | Manufacturing method of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6189670A (en) |
Cited By (5)
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1984
- 1984-10-08 JP JP59211102A patent/JPS6189670A/en active Pending
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