JPS62145741A - Ｃｍｏｓゲ−トアレイ - Google Patents
Ｃｍｏｓゲ−トアレイInfo
- Publication number
- JPS62145741A JPS62145741A JP60288121A JP28812185A JPS62145741A JP S62145741 A JPS62145741 A JP S62145741A JP 60288121 A JP60288121 A JP 60288121A JP 28812185 A JP28812185 A JP 28812185A JP S62145741 A JPS62145741 A JP S62145741A
- Authority
- JP
- Japan
- Prior art keywords
- output buffer
- input
- gate array
- terminal
- resistance
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/903—Masterslice integrated circuits comprising field effect technology
- H10D84/907—CMOS gate arrays
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、セミカスタムＩＣのひとつであるＣＭＯＳ
ゲートアレイに関するものである。
ゲートアレイに関するものである。
従来、ＣＭＯＳゲートアレイとしては第３図に示すもの
があった。図において、１は外部信号接続用端子、２は
論理回路形成用の内部領域、３は外部信号接続用端子１
からの入力信号を内部領域２に伝達あるいは逆に内部領
域２の出力信号を外部 。
があった。図において、１は外部信号接続用端子、２は
論理回路形成用の内部領域、３は外部信号接続用端子１
からの入力信号を内部領域２に伝達あるいは逆に内部領
域２の出力信号を外部 。
信号接続用端子１に伝達するための人出力バツファ領域
である。通常、外部信号接続用端子１の端子数と人出力
バツファ領域３０人出力バツファ数は１対１に対応して
いる。
である。通常、外部信号接続用端子１の端子数と人出力
バツファ領域３０人出力バツファ数は１対１に対応して
いる。
第４図は入出力バッファ領域３内の入出力バッファ回路
の一例を示すものである。図において１１は出力バツフ
ァ用Ｐチャネルのトランジスタ、１２は出力バッファ用
Ｎチャネルのトランジスタであり、そのドレイン同志は
外部信号接続用端子１０に接続されており、トランジス
タ１１のソース電位は一方の電源（ＶＤＤ）に接続され
、トランジスタ１２のソース電位は他方の電源（Ｖ
）に接続Ｓ されている。トランジスタ１１及び１２のゲート電位は
人出力バツファ回路の用途により接続される信号は異な
る。１３は入力用のインバータでありその入力は外部信
号接続用端子１０と入力保護用の抵抗１４を介して接続
されている。信号接続用端子２０，３０，４０のみ内部
領域２との接続に使われる。
の一例を示すものである。図において１１は出力バツフ
ァ用Ｐチャネルのトランジスタ、１２は出力バッファ用
Ｎチャネルのトランジスタであり、そのドレイン同志は
外部信号接続用端子１０に接続されており、トランジス
タ１１のソース電位は一方の電源（ＶＤＤ）に接続され
、トランジスタ１２のソース電位は他方の電源（Ｖ
）に接続Ｓ されている。トランジスタ１１及び１２のゲート電位は
人出力バツファ回路の用途により接続される信号は異な
る。１３は入力用のインバータでありその入力は外部信
号接続用端子１０と入力保護用の抵抗１４を介して接続
されている。信号接続用端子２０，３０，４０のみ内部
領域２との接続に使われる。
次に動作について説明する。入出力バツファ領域３を出
力バッファとして使用するときには、信号接続用端子２
０．３０に必要なゲート電位を与えて動作させ、入力バ
ッファとして使用するときには、信号接続用端子２ Ｑ
’（ｒ ｒＨＪレベルに、信号接続用端子ｋｒＬｌレ
ベルにし、トランジスタ１１．１２をオフ状態として外
部信号接続用端子１０の信号をインバータ１３を介して
内部領域に伝達する。論理回路形成用の内部領域２と入
出力バッファ領域３との接続は信号接続用端子２０゜３
０．４０の端子でのみ行なわれ、他の人出力バツファ領
域内信号との接続はできない。なお、１５゜１６はトラ
ンジスタ１１．１２に付随する寄生容量である。
力バッファとして使用するときには、信号接続用端子２
０．３０に必要なゲート電位を与えて動作させ、入力バ
ッファとして使用するときには、信号接続用端子２ Ｑ
’（ｒ ｒＨＪレベルに、信号接続用端子ｋｒＬｌレ
ベルにし、トランジスタ１１．１２をオフ状態として外
部信号接続用端子１０の信号をインバータ１３を介して
内部領域に伝達する。論理回路形成用の内部領域２と入
出力バッファ領域３との接続は信号接続用端子２０゜３
０．４０の端子でのみ行なわれ、他の人出力バツファ領
域内信号との接続はできない。なお、１５゜１６はトラ
ンジスタ１１．１２に付随する寄生容量である。
従来のゲートアレイでは以上のように構成されていたた
め、入出力バッファ領域内の抵抗あるいは出力バッファ
ドレイン領域に存在する寄生容量を回路部品として用い
ようとしても、それを論理回路形成用内部領域で構成さ
れる論理回路と直接接続できないので、このような場合
、外部に容量を付加せねばならないという欠点を有して
いた。
め、入出力バッファ領域内の抵抗あるいは出力バッファ
ドレイン領域に存在する寄生容量を回路部品として用い
ようとしても、それを論理回路形成用内部領域で構成さ
れる論理回路と直接接続できないので、このような場合
、外部に容量を付加せねばならないという欠点を有して
いた。
この発明は上記のような問題点を解消するためになされ
たもので、入出力バッファ領域内の保護抵抗あるい１．
ｔ′寄生容量を論理回路形成用内部領域から直接接続で
きるゲートアレイを得ること全目的としている。
たもので、入出力バッファ領域内の保護抵抗あるい１．
ｔ′寄生容量を論理回路形成用内部領域から直接接続で
きるゲートアレイを得ること全目的としている。
この発明に係るゲートアレイは、入出力バッファ領域内
の各部品を独立に信号接続用端子に接続したものである
。
の各部品を独立に信号接続用端子に接続したものである
。
信号接続用端子と論理回路形成用内部領域との直接接続
が可能となる。
が可能となる。
第１図はこの発明の一実施例を示す回路図でろり、第４
図と同一部分は同記号を用いている。
図と同一部分は同記号を用いている。
５０．６０，７０，８０，９０は信号接続用端子であり
、外部信号接続用端子１付近まで引出されており、それ
ぞれの端子間は外部から任意に接続できるようになって
いる。
、外部信号接続用端子１付近まで引出されており、それ
ぞれの端子間は外部から任意に接続できるようになって
いる。
次に動作について説明する。入出力バラフナ領域内のト
ランジスタ及びインバータ全出力バッファあるいは入力
バッファとして使用するときの動作は従来例と同様であ
る。ゲートアレイにおいては、チップ内に存在するすべ
ての入出力バッファ領域全使用することはまれであり、
未使用の人出カバツファ領域が存在することが多い。こ
の未使用の人出力バツファ領域内の抵抗及び容量を接続
した例金第２図に示す。図において、内部領域２で形成
された信号に抵抗１４及び寄生容量１６を接続して積分
回路を形成している。
ランジスタ及びインバータ全出力バッファあるいは入力
バッファとして使用するときの動作は従来例と同様であ
る。ゲートアレイにおいては、チップ内に存在するすべ
ての入出力バッファ領域全使用することはまれであり、
未使用の人出カバツファ領域が存在することが多い。こ
の未使用の人出力バツファ領域内の抵抗及び容量を接続
した例金第２図に示す。図において、内部領域２で形成
された信号に抵抗１４及び寄生容量１６を接続して積分
回路を形成している。
なお、上記実施例では１種類の抵抗及び寄生容量による
回路を示したがこれらを複数個接続することももちろん
可能であり、種々の回路を構成できる。
回路を示したがこれらを複数個接続することももちろん
可能であり、種々の回路を構成できる。
以上のように、この発明によれば入出力バッファ領域内
の入力保護抵抗及び寄生容量が論理回路形成用の内部領
域と接続可能となり、特別の抵抗。
の入力保護抵抗及び寄生容量が論理回路形成用の内部領
域と接続可能となり、特別の抵抗。
容量を追加することな（、種々の回路が構成できるとい
う効果がある。
う効果がある。
第１図はこの発明の一実施例を示す回路図、第２図は応
用回路を示す回路図、Ｍ３図はＣＭＯＳゲートアレイの
構成図、第４図は従来装置の一例を示す回路図である。 １．１０・・・・外部信号接続用端子、２・・・・内部
領域、３・・・・入出力バッファ用領域、１１．１２・
・・・トランジスタ、１３・・・・インバータ、１４・
・・・抵抗、Ｉｓ、１６・・・・寄生容量、２０，３０
，４０，５０，６０゜７０．８０，９０・・・・信号接
続用端子。
用回路を示す回路図、Ｍ３図はＣＭＯＳゲートアレイの
構成図、第４図は従来装置の一例を示す回路図である。 １．１０・・・・外部信号接続用端子、２・・・・内部
領域、３・・・・入出力バッファ用領域、１１．１２・
・・・トランジスタ、１３・・・・インバータ、１４・
・・・抵抗、Ｉｓ、１６・・・・寄生容量、２０，３０
，４０，５０，６０゜７０．８０，９０・・・・信号接
続用端子。
Claims (1)
- 外部信号接続用端子、論理回路形成用内部領域、外部信
号接続用端子と論理回路形成用内部領域とを接続する入
出力バッファ領域を有するＣＭＯＳゲートアレイにおい
て、入出力バッファ領域内に用いられている各部品を独
立に信号接続用端子に接続したことを特徴とするＣＭＯ
Ｓゲートアレイ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288121A JPS62145741A (ja) | 1985-12-19 | 1985-12-19 | Ｃｍｏｓゲ−トアレイ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60288121A JPS62145741A (ja) | 1985-12-19 | 1985-12-19 | Ｃｍｏｓゲ−トアレイ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62145741A true JPS62145741A (ja) | 1987-06-29 |
Family
ID=17726075
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60288121A Pending JPS62145741A (ja) | 1985-12-19 | 1985-12-19 | Ｃｍｏｓゲ−トアレイ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62145741A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0779497A3 (en) * | 1995-12-15 | 1998-03-04 | Lucent Technologies Inc. | Fingerprint acquisition sensor |
| US6246566B1 (en) | 1999-02-08 | 2001-06-12 | Amkor Technology, Inc. | Electrostatic discharge protection package and method |
-
1985
- 1985-12-19 JP JP60288121A patent/JPS62145741A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0779497A3 (en) * | 1995-12-15 | 1998-03-04 | Lucent Technologies Inc. | Fingerprint acquisition sensor |
| US6246566B1 (en) | 1999-02-08 | 2001-06-12 | Amkor Technology, Inc. | Electrostatic discharge protection package and method |
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