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JPWO2008035598A1 - 相補型ｍｉｓ半導体装置 - Google Patents

相補型ｍｉｓ半導体装置 Download PDF

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Abstract

相補型ＭＩＳ半導体装置は、ｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴのどちらか一方が完全空乏型ＳＯＩ構造を有する。この相補型ＭＩＳ半導体装置では、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴのゲート電極が同一の材料で構成され、かつその材料は、ｐ型ＭＯＳＦＥＴと、ｎ型ＭＯＳＦＥＴの閾値電圧の絶対値を実質同一とし極性を反対にすることができる仕事関数を有する。

Description

本発明は、相補型ＭＩＳ半導体装置に関し、更に詳しくは、ｐ型ＭＯＳＦＥＴ及びｎ型ＭＯＳＦＥＴの少なくとも一方が、完全空乏型ＳＯＩ構造を有する相補型ＭＩＳ半導体装置に関する。
近年、シリコンのＭＯＳ型電界効果トランジスタ（以下、「ＭＯＳＦＥＴ」という）において、微細化の進展とともに、ゲート電極の空乏化による駆動電流の劣化が問題となっている。そのため、駆動能力の向上を目的として、ゲート電極の材料に、従来の多結晶シリコンに代えて金属系材料を用いる技術、いわゆるメタルゲート技術が検討されている。
一方、トランジスタの微細化に伴い、ゲート絶縁膜の薄膜化によるゲートリーク電流の増加が問題となっている。そのため、消費電力の低減を目的として、ゲート絶縁膜に高誘電率材料（Ｈｉｇｈ−ｋ材料）を用いて物理膜厚を厚くすることでゲートリーク電流を低減することが検討されている。
メタルゲート電極に用いる材料として、純金属や金属窒化物あるいはシリサイド材料等が検討されているが、いずれの場合においても、メタルゲート電極を形成する際に、ゲート絶縁膜の劣化を引き起こさないこと、及び、ｎ型ＭＯＳＦＥＴ及びｐ型ＭＯＳＦＥＴのしきい値電圧（スレッシュホールド電圧）を適切な値に設定可能であることが必要である。つまり、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとで、スレッシュホールド電圧（Ｖｔｈ）が対称であること、すなわち絶対値が同じで極性が異なることが、理想的な相補型ＭＯＳトランジスタ（ＣＭＯＳＦＥＴ）動作において重要である。
低電力動作のデバイス用のＣＭＯＳＦＥＴにおいて、±０．５Ｖ以下のスレッシュホールド電圧を実現するためには、ｎ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以下、望ましくは４．５ｅＶ以下の材料をゲート電極に用い、ｐ型ＭＯＳＦＥＴでは仕事関数がＳｉのミッドギャップ（４．６ｅＶ）以上、望ましくは４．７ｅＶ以上の材料をゲート電極に用いることが求められる。
上記スレッシュホールド電圧を実現する手段として、ｎ型ＭＯＳＦＥＴのゲート電極およびｐ型ＭＯＳＦＥＴのゲート電極にそれぞれ最適な仕事関数を持った金属あるいは合金を用い、作り分けることでトランジスタのスレッシュホールド電圧を制御する方法（デュアルメタルゲート技術）が提案されている。
例えば、Digest of International Electron Devices Meeting，p.359, 2002には、ＳｉＯ２上に形成したＴａとＲｕの仕事関数はそれぞれ４．１５ｅＶと４．９５ｅＶであり、この二つの電極間で０．８ｅＶの仕事関数変調が可能であると述べられている。
一方、国際公開第２００６／００１２７１号パンフレット及びDigest of International Electron Devices meeting, p.91, 2004には、多結晶シリコンからなるゲートパターンをニッケル（Ｎｉ）で完全にシリサイド化して得られるシリサイドゲート電極に関する技術が開示されている。この技術では、ゲート絶縁膜としてＨｆＳｉＯＮ高誘電率膜を有し、ゲート電極として完全にシリサイド化されたＮｉシリサイド電極を有するＭＯＳＦＥＴの作製において、結晶相の形成を利用してＮｉシリサイドの組成を制御することにより、広範囲な実効仕事関数の制御が可能であることが記載されている。
図１１Ａ〜１１Ｃは、ニッケルシリサイドをゲート電極とするＣＭＯＳＦＥＴの製造段階を順次に方法を示す図である。図１１Ａにおいて、通常のＭＯＳＦＥＴの製造方法にしたがって、シリコン基板１０１に、素子分離領域１０２、ソース・ドレイン領域１０３、ゲート絶縁膜１０４、多結晶シリコン層を有するゲート電極１０５、ゲート側壁１０６、層間膜１０７が形成されている。この段階では、ゲート電極１０５は、その頭頂部が層間膜１０７に覆われておらず、多結晶シリコンの上部が露出した状態になっている。
次に、図1１Ｂに示すように、ニッケル１０８を全面に堆積する。このステップでは、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとで、堆積するニッケルの厚さを変えてある。その後、熱処理を行なってニッケルと多結晶シリコンを完全に反応させ、層間膜上に残った未反応のニッケルをウェットエッチングで除去する。これにより、図１１Ｃに示すようなＣＭＯＳＦＥＴが得られる。このＣＭＯＳＦＥＴにおいては、堆積したニッケルの厚さによって、ゲート電極１０９および１１０のニッケルシリサイドの組成が決定される。例えば、ｐ型ＭＯＳＦＥＴではＮｉ３Ｓｉ、ｎ型ＭＯＳＦＥＴではＮｉＳｉから成るゲート電極を形成することによって、±０．３Ｖのスレッシュホールド電圧を実現できる。
上記のように、多結晶シリコンからなるゲートパターンを、ニッケルで完全にシリサイド化してシリサイドゲート電極を得る技術では、ＣＭＯＳＦＥＴのソース・ドレイン拡散領域の不純物活性化のための高温熱処理を行った後に、多結晶シリコンからなるゲートパターンをサリサイドプロセスによってシリサイド化をする。このプロセスは、従来のＣＭＯＳＦＥＴプロセスとの整合性が高い。しかしながら、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとでニッケルシリサイドの組成を変えるために、堆積するニッケルの膜厚をｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴで変えなければならず、製造プロセスが複雑になり、特に、微細パターン部分においては、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとで堆積するニッケルの膜厚を制御するのが非常に困難である、という問題があった。
 発明の概要
上記に鑑み、本発明は、一種類の電極材料を使用しながらもしきい値電圧がｎ型トランジスタとｐ型トランジスタとで対称に制御できる相補型ＭＩＳ半導体装置を提供することを目的とする。
本発明は、第１の態様において、ｐ型トランジスタ及びｎ型トランジスタの何れか一方が、完全空乏型ＳＯＩ構造を有する相補型ＭＩＳ半導体装置において、前記ｐ型トランジスタ及びｎ型トランジスタのゲート電極が同一の材料で構成され、かつ前記材料は、ｐ型トランジスタ及びｎ型トランジスタの閾値電圧の絶対値を実質的に同じとすることができる仕事関数を有する材料である、ことを特徴とする半導体装置を提供する。
本発明は、第２の態様において、ｐ型トランジスタ及びｎ型トランジスタの何れか一方が、完全空乏型ＳＯＩ構造を有する相補型ＭＩＳ半導体装置において、前記ｐ型トランジスタ及びｎ型トランジスタのゲート電極が同一の材料で構成され、かつ前記材料は、ｐ型トランジスタ及びｎ型トランジスタの閾値電圧の絶対値のうち、大きい方の絶対値と小さい方の絶対値との差が、大きい方の絶対値の２０％以下とすることができる仕事関数を有する材料である、ことを特徴とする半導体装置を提供する。
本発明は、第３の態様において、ｐ型トランジスタ及びｎ型トランジスタの双方が、完全空乏型ＳＯＩ構造を有する相補型ＭＩＳ半導体装置において、前記ｐ型トランジスタ及びｎ型トランジスタのＳＯＩ層が異なる膜厚を有し、前記ｐ型トランジスタ及びｎ型トランジスタのゲート電極が同一の材料で構成され、かつ前記材料は、ｐ型トランジスタ及びｎ型トランジスタの閾値電圧の絶対値を実質的に同じにすることができる仕事関数を有する材料である、ことを特徴とする半導体装置を提供する。
本発明の上記、及び、他の目的、特徴及び利益は、図面を参照する以下の説明により明らかになる。
図１Ａ〜１Ｅは、本発明の第１の実施形態例に係る半導体装置の製造段階を順次に示す断面図である。 図２は、本発明の第１の実施形態例に係る半導体装置の断面図である。 図３は、ニッケルシリサイドの組成と仕事関数との関係を示すグラフである。 図４は、第１の実施形態例に係る半導体装置におけるチャネル濃度とスレッシュホールド電圧との関係を示すグラフである。 図５は、第１の実施形態の変形例に係る半導体装置の断面図である。 図６は、第１の実施形態の変形例に係る半導体装置の図４と同様な図面である。 図７Ａ及び７Ｂは、本発明の第２の実施形態例に係る半導体装置の製造工程段階を順次に示す断面図である。 図８Ａ〜８Ｃは、本発明の第３の実施形態例に係る半導体装置の製造工程段階を順次に示す断面図である。 図９は、第３の実施形態例に係る半導体装置の断面図である。 図１０は、第３の実施形態の変形例に係る半導体装置の断面図である。 図１１Ａ〜１１Ｃは、従来の半導体装置の製造工程段階を順次に示す断面図である。
好適な実施形態
本発明の理解を容易にするために、本発明の実施形態例の説明に先立って、本発明の原理を説明する。
一般に、ＭＯＳＦＥＴのしきい値電圧は、完全空乏型のＳＯＩ構造では式（１）のＶｔｈ１で表わされ、式（２）で表わされる部分空乏型ＳＯＩあるいはバルク構造のＭＯＳＦＥＴのＶｔｈ２よりも絶対値が小さくなる。
Ｖｔｈ１＝ＶＦＢ＋２φＦ＋（ｑＮｔ／Ｃｏｘ） ・・・・・ （１）
Ｖｔｈ２＝ＶＦＢ＋２φＦ＋２（ｑεＳｉφＦＮ）１／２／Ｃｏｘ ・・・・・ （２）
（ＶＦＢはフラットバンド電圧、φＦはＳｉのフェルミ電位、ｑは電気素量、Ｎはチャネル不純物濃度、ｔはＳＯＩ膜厚、Ｃｏｘはゲート絶縁膜容量、εＳｉはＳｉの誘電率を示す）
また、スレッシュホールド電圧はゲート電極材料の仕事関数によって決まるから、ゲート電極材料として適当な仕事関数を持つものを選び、ｐ型あるいはｎ型のスレッシュホールド電圧の絶対値の大きい方だけをＳＯＩ構造とすることによって、１種類のゲート電極材料を使って、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴのスレッシュホールド電圧の絶対値を同じにすることができる。また、式（１）および（２）からわかるように、ＭＯＳＦＥＴのスレッシュホールド電圧はチャネルドーピングの濃度や、ＳＯＩ構造にした場合にはＳＯＩの膜厚によっても変化する。したがって、ＳＯＩ構造とするだけではスレッシュホールド電圧が所望の値に十分近づかない場合には、さらにＳＯＩの膜厚を調整したり、チャネルドーピングの濃度を調整したりすることによって、スレッシュホールド電圧を調整することができる。
以下、本発明の実施形態例を、以下に図面を参照して詳細に説明する。
＜第１の実施形態例＞
図１から図６を参照して第１の実施形態例の半導体装置について説明する。図１は、本発明の半導体装置の製造手順の一部を示したものである。本発明においては、まず、図１Ａに示すようなＳＯＩ基板を用意する。図１ＡのＳＯＩ基板は、支持基板２０１、埋め込み酸化膜層２０２、ＳＯＩ層２０３より構成されている。次に図１Ｂに示すように、このＳＯＩ基板に素子分離領域２０４を形成した後に、ｐ型ＭＯＳＦＥＴが形成される領域のＳＯＩ層と埋め込み酸化膜層をエッチングによって除去して、表面に支持基板層が現れるようにする。次に図１Ｃに示すように、図１Ｂで露出した支持基板層の上に、Ｓｉ層２０５をエピタキシャル成長させる。この時、ｎ型ＭＯＳＦＥＴが形成される領域は、Ｓｉがエピタキシャル成長しないように、シリコンの酸化膜等で覆っておく。ここまでで、ｐ型ＭＯＳＦＥＴが形成される領域は通常のバルク基板構造、ｎ型ＭＯＳＦＥＴが形成される領域はＳＯＩ構造とすることができる。
なお、このような基板は、酸素のイオン注入を用いた方法、すなわちＳＩＭＯＸ法として知られている方法を用いて作ることもできる。その場合には、ｐ型ＭＯＳＦＥＴが形成される領域をマスクで覆うことによって、ｎ型ＭＯＳＦＥＴが形成される領域にのみ酸素イオンが注入されるようにしてから、酸素イオン注入を行ない、その後熱処理を行なうことによって、ｎ型ＭＯＳＦＥＴが形成される領域にのみＳＯＩ層を形成することができる。
また、本発明の半導体材料については特に限定されることはない。以下の説明では一般的なシリコンを例に挙げて説明するが、これに限定されることはなく、例えばシリコン・ゲルマニウムなどを用いることも可能である。
次に、通常のＣＭＯＳＦＥＴの製造工程に従って、図１Ｄに示すようなｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴを形成する。ここで、２０６はゲート絶縁膜、２０７は多結晶シリコンのゲート電極、２０８はゲート側壁、２０９は層間膜、２１０はソース・ドレイン領域である。図１Ｄにおいて、ゲート電極２０７は、その頭頂部が層間膜２０８に覆われておらず、多結晶シリコンの上部が露出した状態になっている。
次に図１Ｅに示すように、ニッケル２１１を全面に堆積する。この時、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとで、堆積するニッケルの厚さを変えておく必要はない。その後、熱処理を行なってニッケルと多結晶シリコンを完全に反応させ、層間膜上に残った未反応のニッケルをウェットエッチングで除去すると、図２に示すようなＣＭＯＳＦＥＴが得られる。図２において、３０１はシリコンの支持基板、３０２はエピタキシャル成長したシリコン層、３０３はＳＯＩ層、３０４は埋め込み酸化膜層である。ｐ型ＭＯＳＦＥＴはバルク上に、ｎ型ＭＯＳＦＥＴはＳＯＩ上に形成されており、３０５は素子分離領域、３０６はソース・ドレイン領域、３０７はゲート絶縁膜、３０８はゲート側壁、３０９は層間膜である。ゲート電極３１０は、ニッケルシリサイドで、ｐ型ＭＯＳＦＥＴもｎ型ＭＯＳＦＥＴも同じ組成である。
図３は、ニッケルシリサイド電極をＨｆＳｉＯＮ上に形成した場合の、仕事関数（Ｗｏｒｋ Ｆｕｎｃｔｉｏｎ）を、ニッケルシリサイドの組成に対してプロットしたものである。この図からわかるとおり、ニッケルシリサイドの組成を変えることによって、仕事関数が４．４〜４．８ｅＶの範囲で変化する。
図４は、図２に示したＣＭＯＳＦＥＴのスレッシュホールド電圧を調べるために、ゲート絶縁膜をＨｆＳｉＯＮ（膜厚１．７ｎｍ）として、ゲート電極の仕事関数を４．７ｅＶとした時のスレッシュホールド電圧を、チャネルの不純物濃度を横軸にとって、バルク基板の場合とＳＯＩ基板（ＳＯＩ膜厚１５ｎｍ）の場合とで比較したものである。図３との比較から、これはゲート電極材料をＮｉ２Ｓｉとした場合に相当する。ＳＯＩ構造とすることによって、スレッシュホールド電圧の絶対値はバルクの場合よりも下がることがわかる。また、ｐ型ＭＯＳＦＥＴをバルク基板に、ｎ型ＭＯＳＦＥＴをＳＯＩ基板に形成した時に、図に示すように、ｐ型ＭＯＳＦＥＴはチャネル濃度約３×１０１７ｃｍ−３の時にスレッシュホールド電圧が−０．５Ｖ、ｎ型ＭＯＳＦＥＴはチャネル濃度約９×１０１６ｃｍ−３の時にスレッシュホールド電圧が０．５Ｖとなり、ちょうどｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴのスレッシュホールド電圧が対称、すなわち絶対値が同じで極性が反対となることがわかる。したがって、図２に示した構造のＣＭＯＳＦＥＴにおいて、ゲート絶縁膜をＨｆＳｉＯＮ、ゲート電極をＮｉ２Ｓｉとすることによって、１種類のゲート電極材料で、スレッシュホールド電圧が対称となるようなＣＭＯＳＦＥＴが得られる。
図２に示したＣＭＯＳＦＥＴではｐ型がバルク、ｎ型がＳＯＩであったが、本発明の第１の実施形態例においては、ＳＯＩ構造にするＭＯＳＦＥＴはｐ型とｎ型のいずれでも良い。図５に示すのは、図１Ａ〜１Ｅに示した方法と同様の製造方法によって、ｐ型ＭＯＳＦＥＴをＳＯＩ上に、ｎ型ＭＯＳＦＥＴをバルク上に形成した、図２のＣＭＯＳＦＥＴの変形例である。シリコンの支持基板６０１上に、エピタキシャル成長したシリコン層６０２と、ＳＯＩ層６０３、埋め込み酸化膜層６０４が形成され、素子分離領域６０５、ソース・ドレイン領域６０６、ゲート絶縁膜６０７、ゲート側壁６０８、層間膜６０９、ゲート電極６１０が形成されている。
図６は、図５に示したＣＭＯＳＦＥＴのスレッシュホールド電圧を調べるために、ゲート絶縁膜をＨｆＳｉＯＮ（膜厚１．７ｎｍ）として、ゲート電極の仕事関数を４．５ｅＶとした時のスレッシュホールド電圧を、チャネルの不純物濃度を横軸にとって、バルク基板の場合とＳＯＩ基板（ＳＯＩ膜厚１５ｎｍ）の場合とで比較したものである。図３との比較から、これはゲート電極材料をＮｉＳｉとした場合に相当する。ＳＯＩ構造とすることによって、スレッシュホールド電圧の絶対値はバルクの場合よりも下がることがわかる。また、ｐ型ＭＯＳＦＥＴをＳＯＩ基板に、ｎ型ＭＯＳＦＥＴをバルク基板に形成した時に、図に示すように、ｐ型ＭＯＳＦＥＴはチャネル濃度約５×１０１６ｃｍ−３の時にスレッシュホールド電圧が−０．５Ｖ、ｎ型ＭＯＳＦＥＴはチャネル濃度約４×１０１７ｃｍ−３の時にスレッシュホールド電圧が０．５Ｖとなり、ちょうどｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴのスレッシュホールド電圧が対称、すなわち絶対値が実質的に同じで極性が反対となることがわかる。したがって、図５に示した構造のＣＭＯＳＦＥＴにおいて、ゲート絶縁膜をＨｆＳｉＯＮ、ゲート電極をＮｉＳｉとすることによって、１種類のゲート電極材料で、スレッシュホールド電圧が対称となるようなＣＭＯＳＦＥＴが得られる。
本発明の第１の実施形態及びその変形例では、ＨｆＳｉＯＮをゲート絶縁膜、Ｎｉ２Ｓｉをゲート電極としたが、ゲート絶縁膜およびゲート電極の材料は、ｐ型ＭＯＳＦＥＴｎ型のＭＯＳＦＥＴのスレッシュホールド電圧がほぼ対称となれば良いので、他の材料の組み合わせでも良い。その際、ＳＯＩ構造にしたことによるスレッシュホールド電圧の変化量と、ゲート電極として用いる材料の仕事関数とから、最適な材料が決定できる。また、第１の実施形態例では、ニッケルシリサイドをゲート電極とする場合を説明するために、多結晶シリコンのゲート電極を形成してから、ニッケルを堆積していたが、他の材料、例えば、タングステンを電極とするような場合には、多結晶シリコンの代わりに直接タングステン電極を形成しても良い。
さらに、本発明においては、ＳＯＩ層の膜厚を変化させたり、チャネル部分へのドーピング濃度を変えたりすることによって、さらに正確にスレッシュホールド電圧の値を調整することができる。
＜第２の実施形態例＞
次に、本発明の第２の実施形態例を図７Ａ及び７Ｂを参照して説明する。第２の実施形態例においては、まず、図７Ａに示すように、支持基板８０１、素子分離領域８０２、第１の埋め込み酸化膜層８０３、第２の埋め込み酸化膜層８０４、第１のＳＯＩ層８０５、および第２のＳＯＩ層８０６からなる基板を用意する。ここで、第１のＳＯＩ層８０５と第２のＳＯＩ層８０６は、それぞれｎ型ＭＯＳＦＥＴおよびｐ型ＭＯＳＦＥＴが形成される領域であり、最終的な厚さによってスレッシュホールド電圧が決定される。このような基板は、例えば、酸素イオン注入を用いたＳＩＭＯＸ法において、ｎ型ＭＯＳＦＥＴ領域とｐ型ＭＯＳＦＥＴ領域とで酸素イオン注入のエネルギーおよびドーズ量を変えることによって得ることができる。
その後、第１の実施形態例で示したのと同様の方法によって、ＭＯＳＦＥＴを形成すると、図７Ｂに示すように、ソース・ドレイン領域８０７、ゲート絶縁膜８０８、ゲート電極８０９、ゲート側壁８１０、および層間膜８１１を備えたＣＭＯＳＦＥＴが得られる。このＣＭＯＳＦＥＴにおいては、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴがともにＳＯＩ構造になっており、ＳＯＩ層の厚さによってスレッシュホールド電圧が制御される。
なお、本実施形態例においても、第１の実施形態例と同様に、ゲート絶縁膜およびゲート電極の材料は特定の材料に限定されるものではなく、ｐ型ＭＯＳＦＥＴｎ型のＭＯＳＦＥＴのスレッシュホールド電圧がほぼ対称となるような材料の組み合わせであれば良い。また、スレッシュホールド電圧をさらに調整するためにチャネルドーピングの濃度を変えることもできる。
以上のように、本第２の実施形態例においては、ｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴがともにＳＯＩ構造になっているので、一種類の電極材料でスレッシュホールド電圧をｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとで対称に制御すると同時に、寄生容量の低下や放射線耐性の向上を実現し、トランジスタ特性を向上させることができる。
＜第３の実施形態例＞
本発明の第３の実施形態例を、図８Ａ〜８Ｃ、図９、図１０を参照して説明する。図８Ａ〜８Ｃは、本発明の第３の実施形態例の半導体装置の製造工程を順次に示したものである。第３の実施形態例においては、まず、図８Ａに示すように、（１１０）面を主面とする支持基板９０１の上に、埋め込み酸化膜層９０２を挟んで（１００）面を主面とするＳＯＩ層９０３が具備されているような基板を用意する。このような基板は、ハイブリッド基板と呼ばれるもので、（１１０）面を主面とするウェーハと（１００）面を主面とするウェーハを、酸化膜を介して張り合わせることによって得ることができる。なお、本発明において（１１０）面または（１００）面と言った場合には、面方位が実質的に（１１０）あるいは（１００）および結晶学的にそれらと等価な面方位であることを意味しており、面方位が（１１０）あるいは（１００）と完全に一致しなければいけないというものではない。
次に、第２の実施形態例で示したのと同様に、このハイブリッド基板に素子分離領域９０４を形成した後に、ｐ型ＭＯＳＦＥＴが形成される領域のＳＯＩ層と埋め込み酸化膜層をエッチングによって除去して、表面に支持基板層が現れるようにする。そして、図８Ｃに示すように、図８Ｂで露出した支持基板層の上に、Ｓｉ層９０５をエピタキシャル成長させる。この時、ｎ型ＭＯＳＦＥＴが形成される領域は、Ｓｉがエピタキシャル成長しないように、シリコンの酸化膜等で覆っておく。このようにすると、ｐ型ＭＯＳＦＥＴが形成される領域は（１１０）面を主面とするバルク基板構造、ｎ型ＭＯＳＦＥＴが形成される領域は（１００）面を主面とするＳＯＩ構造とすることができる。
次に、第１および第２の実施形態例で示したのと同様の方法によって、図９に示すようなＣＭＯＳＦＥＴが得られる。このＣＭＯＳＦＥＴにおいては、シリコンの支持基板１００１上に、エピタキシャル成長したシリコン層１００２と、ＳＯＩ層１００３、埋め込み酸化膜層１００４が形成され、素子分離領域１００５、ソース・ドレイン領域１００６、ゲート絶縁膜１００７、ゲート側壁１００８、層間膜１００９、ゲート電極１０１０が形成されている。図９に示す構造は、ｐ型ＭＯＳＦＥＴが（１１０）面に形成されている以外は、第１の実施形態例の図２に示したＣＭＯＳＦＥＴと同じ構造であり、スレッシュホールド電圧は面方位に依存しないことから、第１の実施形態例と同様に、一種類の電極材料でスレッシュホールド電圧をｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとで対称に制御することができる。
また、第３の実施形態例においては、第１の実施形態例で示したのと同様に、ｐ型ＭＯＳＦＥＴをＳＯＩ構造、ｎ型ＭＯＳＦＥＴをバルク構造とすることもできる。この場合には、図８ＡのＳＯＩ基板の代わりに、支持基板が（１００）面、ＳＯＩ層が（１１０）面を主面とするＳＯＩ基板を用意して、ＣＭＯＳＦＥＴを形成する。図９のＣＭＯＳＦＥＴを得たのと同様の方法で、図１０に示すような、ｐ型ＭＯＳＦＥＴがＳＯＩ構造、ｎ型ＭＯＳＦＥＴがバルク構造に形成された、図９のＣＭＯＳＦＥＴの変形例を得ることができる。このＣＭＯＳＦＥＴは、図９のＣＭＯＳＦＥＴと同様に、シリコンの支持基板１１０１上に、エピタキシャル成長したシリコン層１１０２と、ＳＯＩ層１１０３、埋め込み酸化膜層１１０４が形成され、素子分離領域１１０５、ソース・ドレイン領域１１０６、ゲート絶縁膜１１０７、ゲート側壁１１０８、層間膜１１０９、ゲート電極１１１０が形成されているが、ｐ型ＭＯＳＦＥＴが（１１０）面を主面とするＳＯＩ構造、ｎ型ＭＯＳＦＥＴが（１００）面を主面とするバルク構造に形成されている。
図１０に示す構造においても、ｐ型ＭＯＳＦＥＴが（１１０）面に形成されている以外は、第１の実施形態例の図２に示したＣＭＯＳＦＥＴと同じ構造であり、スレッシュホールド電圧は面方位に依存しないことから、第１の実施形態例と同様に、一種類の電極材料でスレッシュホールド電圧をｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとで対称に制御することができる。
なお、本第３の実施形態例においても、第１および第２の実施形態例と同様に、ゲート絶縁膜およびゲート電極の材料は特定の材料に限定されるものではなく、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴのスレッシュホールド電圧がほぼ対称となるような材料の組み合わせであれば良い。また、スレッシュホールド電圧をさらに調整するために、ＳＯＩの膜厚を変えたり、チャネルドーピングの濃度を変えたりすることもできる。
本実施形態例では、ｐ型ＭＯＳＦＥＴが実質的に（１１０）面または（１１０）面と結晶学的に等価な面を主面とする面上に形成されているため、（１００）面に形成した場合よりも移動度が増大し、結果として、一種類の電極材料でスレッシュホールド電圧をｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとで対称に制御すると同時に、トランジスタの駆動電流増加と高速化が実現できる。
以上説明したように、本発明の実施形態例では、ｐ型ＭＯＳＦＥＴあるいはｎ型ＭＯＳＦＥＴのどちらか一方を完全空乏型のＳＯＩ構造とすることによって、しきい値電圧スレッシュホールド電圧をｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとで対称、すなわち絶対値が実質同一で極性が反対とすることができる。したがって、一種類の電極材料でしきい値電圧をｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとで対称に制御した、相補型電界効果型トランジスタを有する半導体装置を提供することができる。
以上で説明したように、本発明は、以下の構成を採用することが出来る。
ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの両方を完全空乏型のＳＯＩ構造とすることができる。また、ゲート電極としてメタルゲート電極を用い、ゲート絶縁膜として高誘電率絶縁膜を用いることができる。さらに、p型ＭＯＳＦＥＴを（１１０）面に作成することができる。したがって、一種類の電極材料でしきい値電圧をｎ型ＭＯＳＦＥＴとｐ型ＭＯＳＦＥＴとで対称に制御すると同時に、寄生容量の低下や放射線耐性の向上を実現し、なおかつ低消費電力化や高速化を実現した半導体装置を提供することができる。
ｐ型、ｎ型の両方が完全空乏型ＳＯＩ構造を有する相補型ＭＩＳ半導体装置において、前記相補型ＭＩＳ半導体装置のｐ型ＭＯＳＦＥＴ、ｎ型ＭＯＳＦＥＴのＳＯＩ層が、それぞれ異なる膜厚で構成され、前記相補型ＭＩＳ半導体装置のｐ型、ｎ型のゲート電極が同一の材料で構成され、かつ前記材料は、ｐ型ＭＯＳＦＥＴ、ｎ型ＭＯＳＦＥＴの閾値電圧の絶対値を実質同一とすることができる仕事関数を有する材料である構成が採用できる。また、ｐ型ＭＯＳＦＥＴ、ｎ型ＭＯＳＦＥＴの両方が完全空乏型ＳＯＩ構造を有する相補型ＭＩＳ半導体装置において、前記相補型ＭＩＳ半導体装置のｐ型ＭＯＳＦＥＴ、ｎ型ＭＯＳＦＥＴのＳＯＩ層が、それぞれ異なる膜厚で構成され、前記相補型ＭＩＳ半導体装置のｐ型ＭＯＳＦＥＴ、ｎ型ＭＯＳＦＥＴのゲート電極が同一の材料で構成され、かつ前記材料は、ｐ型ＭＯＳＦＥＴ、ｎ型ＭＯＳＦＥＴの閾値電圧の絶対値のうち、大きい方の絶対値と小さい方の絶対値の差が、大きい方の絶対値の２０％以下とすることができる仕事関数を有する材料である構成が採用できる。ＳＯＩ構造にした場合のＭＯＳＦＥＴのスレッシュホールド電圧は、ＳＯＩの膜厚によっても変化するから、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴの両方をＳＯＩ構造として、ＳＯＩ膜厚によってスレッシュホールド電圧を変化させることもできる。このような構造にすることによって、１種類のゲート電極材料を使って、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴのスレッシュホールド電圧の絶対値を同じにすることができるだけでなく、ｐ型ＭＯＳＦＥＴもｎ型ＭＯＳＦＥＴも、短チャネル効果抑制、寄生容量低減、耐放射線特性向上など、ＳＯＩの利点を生かすことができる。
また、ゲート電極の材料は、ＮｉとＳｉの化合物であることが望ましい。前述したように、ＭＯＳＦＥＴのスレッシュホールド電圧はゲート電極材料の仕事関数によって決定されるのであるから、バルクとＳＯＩとでちょうどスレッシュホールド電圧が対称となるような仕事関数を持つ金属材料を使うことが本発明では望ましい。また、ＮｉとＳｉの化合物であるニッケルシリサイドは、仕事関数が組成によって制御でき、従来のＭＯＳＦＥＴの製造プロセスとの親和性も良いので、本発明の半導体装置の電界効果トランジスタの一部に用いられるゲート電極の材料として好ましい。
さらに、本発明の半導体装置の電界効果トランジスタの一部は、ゲート絶縁膜が高誘電率絶縁膜であることが好ましく、このゲート絶縁膜は、Ｈｆを含む高誘電率膜であることが特に好ましい。ゲート絶縁膜を高誘電率絶縁膜とすることによって、１種類のゲート電極材料を使って、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴのスレッシュホールド電圧の絶対値を同じにした上で、さらに、ゲートリーク電流を低減し、低消費電力の半導体装置を提供することができる。なお、本明細書において、「高誘電率絶縁膜」とは、一般にゲート絶縁膜として用いられている二酸化珪素（ＳｉＯ２）に比べて誘電率が高い絶縁膜という意味であって、その誘電率の具体的数値は限定されない。
さらに、ｐ型ＭＯＳＦＥＴの半導体活性層の表面が実質的な（１１０）面または（１１０）面と結晶学的に等価な面であり、ｎ型ＭＯＳＦＥＴの半導体活性層の表面が実質的な（１００）面または（１００）面と結晶学的に等価な面であることが好ましい。このようなｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴとで異なる結晶面を用いたＭＯＳＦＥＴは、ハイブリッド基板として知られている方法を用いて作製することができる。半導体中の正孔の移動度は、（１００）面内よりも（１１０）面内の方が大きいので、本発明において、ｐ型ＭＯＳＦＥＴを実質的な（１１０）面または（１１０）面と結晶学的に等価な面上に作ることによって、１種類のゲート電極材料を使って、ｐ型ＭＯＳＦＥＴとｎ型ＭＯＳＦＥＴのスレッシュホールド電圧の絶対値を同じにした上で、さらに、駆動電流の増大によるトランジスタ性能向上を実現することができる。
本発明を特別に示し且つ例示的な実施形態例を参照して記述したが、本発明は、その実施形態例及びその変形に限定されるものではない。当業者に明らかなように、添付のクレームに規定される本発明の精神及び範囲を逸脱することなく、種々の変更が可能である
本出願は、２００６年９月１９日出願に係る日本特許出願２００６−２５２６３７号を基礎とし且つその優先権を主張するものであり、引用によってその開示の内容の全てを本出願の明細書中に加入する。


Claims (10)

  1. ｐ型トランジスタ及びｎ型トランジスタの何れか一方が、完全空乏型ＳＯＩ構造を有する相補型ＭＩＳ半導体装置において、
    前記ｐ型トランジスタ及びｎ型トランジスタのゲート電極が同一の材料で構成され、かつ前記材料は、ｐ型トランジスタ及びｎ型トランジスタの閾値電圧の絶対値を実質的に同じとすることができる仕事関数を有する材料である、ことを特徴とする半導体装置。
  2. ｐ型トランジスタ及びｎ型トランジスタの何れか一方が、完全空乏型ＳＯＩ構造を有する相補型ＭＩＳ半導体装置において、
    前記ｐ型トランジスタ及びｎ型トランジスタのゲート電極が同一の材料で構成され、かつ前記材料は、ｐ型トランジスタ及びｎ型トランジスタの閾値電圧の絶対値のうち、大きい方の絶対値と小さい方の絶対値との差が、大きい方の絶対値の２０％以下とすることができる仕事関数を有する材料である、ことを特徴とする半導体装置。
  3. ｐ型トランジスタ及びｎ型トランジスタの他方が、バルク構造を有することを特徴とする請求項１または２に記載の半導体装置。
  4. ｐ型トランジスタ及びｎ型トランジスタの双方が、完全空乏型ＳＯＩ構造を有する相補型ＭＩＳ半導体装置において、
    前記ｐ型トランジスタ及びｎ型トランジスタのＳＯＩ層が異なる膜厚を有し、
    前記ｐ型トランジスタ及びｎ型トランジスタのゲート電極が同一の材料で構成され、かつ前記材料は、ｐ型トランジスタ及びｎ型トランジスタの閾値電圧の絶対値を実質的に同じにすることができる仕事関数を有する材料である、ことを特徴とする半導体装置。
  5. ｐ型、ｎ型の両方が完全空乏型ＳＯＩ構造を有する相補型ＭＩＳ半導体装置において、
    前記相補型ＭＩＳ半導体装置のｐ型、ｎ型のＳＯＩ層が、それぞれ異なる膜厚で構成され、
    前記相補型ＭＩＳ半導体装置のｐ型、ｎ型のゲート電極が同一の材料で構成され、かつ前記材料は、ｐ型、ｎ型の閾値電圧の絶対値のうち、大きい方の絶対値と小さい方の絶対値の差が、大きい方の絶対値の２０％以下とすることができる仕事関数を有する材料である、ことを特徴とする半導体装置。
  6. 前記ゲート電極の材料が、金属であることを特徴とする請求項１乃至５のいずれか１項に記載の半導体装置。
  7. 前記ゲート電極の材料が、ＮｉとＳｉの化合物であることを特徴とする、請求項１乃至６のいずれか１項に記載の半導体装置。
  8. 前記ｐ型トランジスタ及びｎ型トランジスタのゲート絶縁膜が、高誘電率絶縁膜であることを特徴とする、請求項１乃至７のいずれか１項に記載の半導体装置。
  9. 前記高誘電率絶縁膜がＨｆを含むことを特徴とする、請求項８に記載の半導体装置。
  10. 前記ｐ型トランジスタの半導体活性層の表面は、（１１０）面または（１１０）面と等価な面であり、ｎ型トランジスタの半導体活性層の表面が、（１００）面または（１００）面と等価な面であることを特徴とする、請求項１乃至９のいずれか１項に記載の半導体装置。
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