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JPWO2008108128A1 - 誘電体、誘電体を用いたキャパシタ、誘電体を用いた半導体装置、及び誘電体の製造方法 - Google Patents

誘電体、誘電体を用いたキャパシタ、誘電体を用いた半導体装置、及び誘電体の製造方法 Download PDF

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JPWO2008108128A1
JPWO2008108128A1 JP2009502482A JP2009502482A JPWO2008108128A1 JP WO2008108128 A1 JPWO2008108128 A1 JP WO2008108128A1 JP 2009502482 A JP2009502482 A JP 2009502482A JP 2009502482 A JP2009502482 A JP 2009502482A JP WO2008108128 A1 JPWO2008108128 A1 JP WO2008108128A1
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隆史 中川
徹 辰巳
徹 辰巳
信行 五十嵐
信行 五十嵐
真希子 忍田
真希子 忍田
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Abstract

誘電体膜を利用したキャパシタ構造を有する半導体装置において、リーク電流の顕著な抑制を可能とする。ＺｒとＡｌとＯとを主成分とする複合酸化物の誘電体であって、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する。Ａｌの組成を上記の範囲に設定し、かつ結晶化することによって比誘電率が顕著に高い誘電体が得られる。上記誘電体を半導体装置のキャパシタの誘電体膜として利用することにより、リーク電流の顕著な抑制が可能となる。

Description

本発明は、誘電体及び誘電体を用いた半導体装置に関するものである。
素子の高集積化が進む半導体装置の開発では、各素子の微細化が進むとともに動作電圧の低減が図られている。例えば、先端ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）デバイスの分野においては、メモリセルの微細化に伴いメモリセルを構成するキャパシタの占有面積が制約されるため、キャパシタが十分な容量を有していないと、外部からのノイズ信号等の影響でキャパシタの電荷が減少して誤動作し易くなり、ソフトエラーで代表されるようなエラーが生じてしまう。また、ＭＯＳトランジスタにおいては、トランジスタの微細化に伴いゲート絶縁膜を薄膜化していくと、ゲート電極から基板へ流れるトンネルリーク電流が無視できなくなる。
先端ＤＲＡＭデバイスのメモリセルを構成するキャパシタの容量は、電極の表面積および誘電体の比誘電率に比例し、電極間の距離に反比例する。従って、先端ＤＲＡＭデバイスで要求されるメモリセルのキャパシタを具現するには、高い比誘電率を有し、かつリーク電流の増加を招くことなく膜厚を薄くすることのできる誘電体膜を使用しなければならない。
同様に、ＭＯＳトランジスタを構成するゲート絶縁膜も、高い比誘電率を有し、かつリーク電流の増加を招くことなく膜厚を薄くすることのできる絶縁膜を使用しなければならない。
ＤＲＡＭのキャパシタ容量を増加させる手段として、容量絶縁膜として従来のＳｉＯ２膜、ＳｉＮ膜、あるいは両者を組み合わせたＳｉＯＮ膜よりも高い比誘電率を有しているＨｆＯ２、ＺｒＯ２、Ａｌ２２Ｏ３を使用することが検討されている。また、最近では、容量絶縁膜の薄膜化に伴うリーク電流の増加を抑制するために、ＨｆＯ２、ＺｒＯ２、Ａｌ２Ｏ３の積層構造やＨｆＯ２、ＺｒＯ２に金属元素をドーピングした容量絶縁膜に関する研究が行われている。
例えば、特許文献１、２ではＨｆＯ２やＺｒＯ２に金属元素としてアルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）他をドーピングした容量絶縁膜材料が示されている。文献１、２によるとＨｆＯ２、ＺｒＯ２に上述の金属元素をドーピングすることで、誘電体材料の電子親和力を変更し、電子のバリアハイト、および正孔のバリアハイトを変更すると記載されている。そして、ドーピング金属の存在により、結晶構造の形成が低減またはなくなるので、アモルファス誘電体材料が形成される傾向にある、と記載されている。文献１、２には、誘電体材料の比誘電率値は１０〜２５と記載されている。
特許文献３では、容量絶縁膜として結晶質誘電体に非晶質酸化アルミニウムが含有されて、ＡｌｘＭ（１−ｘ）Ｏｙ（ただし、ＭはＨｆ、Ｚｒなどの結晶質誘電体を形成し得る金属）から形成され、０．０５＜ｘ＜０．３の組成を有する非晶質膜が開示されている。この技術は、非晶質ジルコンアルミネートにおいて２５〜２８の高い比誘電率を維持しながら容量絶縁膜の絶縁破壊を防止するという特徴がある。また、この文献ではＺｒＯ２の比誘電率は３０と記載されている。
非特許文献１では、マグネトロンスパッタリングにより作製したアモルファスのＺｒＯ２−Ａｌ２Ｏ３薄膜を１０００℃でアニールすると、正方晶もしくは単斜晶の結晶構造に結晶化することが記載されている。非特許文献１によれば、ＺｒとＡｌの原子比が７６対２４のときは単斜晶となり、５２対４８の場合は正方晶が優勢となる、と記載されているが、比誘電率値は開示されていない。
特開２００２−３３３２０号明細書 特開２００１−７７１１１号明細書 特開２００４−２１４３０４号明細書 ＰＨＹＳＩＣＡＬ ＲＥＶＩＥＷ Ｂ ３９−９， ｐ．６２３４−６２３７（１９８９）．
しかしながら、上記の技術にはそれぞれ以下のような課題が存在する。
特許文献１、２に記載の、ＨｆＯ２やＺｒＯ２に金属元素としてアルミニウム（Ａｌ）、スカンジウム（Ｓｃ）、ランタン（Ｌａ）他をドーピングすることで、誘電体材料の電子親和力を変更し、電子のバリアハイト、および正孔のバリアハイトを変更する技術では、得られる容量絶縁膜の比誘電率は１０〜２５と、ドーピングを行わない容量膜よりも比誘電率が低下してしまう。このため、高誘電率化によるリーク電流の抑制効果が得られない。
特許文献３に記載の、ＺｒＯ２にＡｌを５〜３０％の範囲で含有させて非晶質の膜とする技術では、ＡｌをドーピングすることでＺｒＯ２の比誘電率が２５〜２８と、ドーピングを行わない場合よりも低下してしまう。このため、高誘電率化によるリーク電流の抑制効果が得られない。
非特許文献１に記載の、アモルファスのＺｒＯ２−Ａｌ２Ｏ３薄膜を１０００℃でアニールして結晶化した膜の場合、上記組成以外の組成においてどのような結晶となり、どのような比誘電率値が得られるのか、不明である。
よって、本発明の目的は、高い比誘電率を有し、かつリーク電流の増加を招くことなく膜厚を薄くすることのできる誘電体、及びこれを用いたキャパシタ、並びに半導体装置を提供することにある。
上記の目的を達成するため、本発明によれば、ＺｒとＡｌとＯとを主成分とする複合酸化物の誘電体であって、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する誘電体が提供される。
さらに、本発明によれば、第一の電極と、第二の電極と、前記第一の電極と前記第二の電極との間に挟持される誘電体を含む層とからなるキャパシタであって、前記誘電体は本発明にかかる誘電体であるキャパシタが提供される。
さらに、本発明によれば、絶縁体として誘電体を有する半導体装置であって、前記誘電体は本発明にかかる誘電体である半導体装置が提供される。
また、本発明によれば、キャパシタを有する半導体装置であって、前記キャパシタは本発明にかかるキャパシタである半導体装置が提供される。
さらに、本発明によれば、ＺｒとＡｌとＯとを主成分とし、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する複合酸化物の誘電体の製造方法であって、基板上に前記ＺｒとＡｌとＯとを主成分とする膜を堆積させて前駆体を形成する第一の工程と、前記前駆体を熱処理して前記誘電体とせしめる第二の工程とからなる、誘電体の製造方法が提供される。
また、本発明によれば、上記第一の工程がスパッタリングにより行われることを特徴とする誘電体の製造方法が提供される。
本発明によれば、ＺｒとＡｌとＯとを主成分とし、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する誘電体が提供される。Ａｌの組成を上記の範囲に設定し、かつ結晶化することによって比誘電率が顕著に高い誘電体が得られる。従って、本発明の誘電体膜を利用したキャパシタ構造を有する半導体装置において、リーク電流の顕著な抑制が可能となる。
また、本発明の容量絶縁膜を有するキャパシタは、６００℃以下の熱処理工程で形成することができるため、ゲート電極およびソース／ドレイン拡散領域にシリサイド層を用いているＤＲＡＭやロジック混載ＤＲＡＭへ適用した場合であっても、６００℃より高い温度で高温処理を行った場合に生じるシリサイド層の抵抗値の上昇に起因するトランジスタ特性の劣化を防止可能であり、メモリ部に搭載されるＤＲＡＭセルのリーク電流の増加を招くことなくＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ、ＳｉＯ２換算膜厚のこと）の薄膜化が可能である。
本発明の実施の形態の素子構造の断面を示す図である。 本発明の実施の形態の素子構造の断面を示す図である。 本発明の実施の形態の電気特性を示す図である。 本発明の実施の形態のＸＲＤ回折スペクトルを示す図である。 本発明の実施の形態のＸＲＤ回折スペクトルを示す図である。 本発明の実施の形態の電気特性を示す図である。 本発明の実施の形態の素子構造の断面を示す図である。 本発明の実施例１の素子構造の断面を示す図である。 本発明の実施例１の原料ガスの供給工程を示す図である。 本発明の実施例１のＺｒ（１−ｘ）ＡｌｘＯｙ膜の組成のＺｒＯ２のサイクル依存性を示す図である。 本発明の実施例３の半導体装置の製造方法の工程を示す図である。 本発明の実施例３の半導体装置の製造方法の工程を示す図である。 本発明の実施例３の半導体装置の製造方法の工程を示す図である。 本発明の実施例３の半導体装置の製造方法の工程を示す図である。 本発明の実施例３の半導体装置の製造方法の工程を示す図である。 本発明の実施例３の半導体装置の製造方法の工程を示す図である。 本発明の実施例４の半導体装置の断面構造を示す図である。 本発明の実施例５の半導体装置の断面構造を示す図である。 本発明の実施例６の半導体装置の断面構造を示す図である。 本発明の実施例７の半導体装置の製造方法の工程を示す図である。
符号の説明
１ Ｐ型シリコン基板
２ 素子分離領域
３ ゲート酸化膜
４ ゲート電極
５ Ｎ型拡散領域
６ 第１層間絶縁膜
７ コンタクトホール
８ ＴｉＮ膜
９ Ｗ膜
１０ メモリ選択用トランジスタ
１１ 容量コンタクト
１２ ビットコンタクト
１３ ストッパー絶縁膜
１４ 第２層間絶縁膜
１５ シリンダ溝
１６ 第一の電極
１７ 誘電体膜
１８ 第二の電極
１９ キャパシタ
２０ キャパシタ用配線
２１ 開口部
２２ 第３層間絶縁膜
２３ コンタクトホール
２４ ＴｉＮ膜
２５ ビット配線
２６ 多結晶シリコン層（ｎ型不純物含有）
２７ タングステン層
２８ ニッケルシリサイド層
２９ 多結晶シリコン層（ｎ型不純物含有）
３０ ニッケルシリサイド層
３１ ニッケルシリサイド層
１０１ 第一の電極
１０２ 誘電体膜
１０３ 第二の電極
１０４ シリコン基板
１０５ 自然酸化膜
１０６ ＺｒとＡｌとＯを含む膜
１０７ 第二の電極
２０１ ＴｉＮ電極
２０２ 誘電体膜
２０３ ＴｉＮ電極
３０４ シリコン基板
３０５ 自然酸化膜
３０６ Ｚｒ（１−ｘ）ＡｌｘＯｙ膜
４０１ シリコン基板
４０２ 素子分離領域
４０３ シリコン熱酸化膜
４０４ Ｚｒ（１−ｘ）ＡｌｘＯｙ膜
４０５ ポリシリコン
４０６ エクステンション拡散層領域
４０７ ゲート側壁
４０８ ソース・ドレイン拡散層
以下、本発明の実施形態を図面に基づき詳細に説明する。
図１に本発明における誘電体を利用した素子構造の断面図を示す。図１に示すように、本発明のＺｒとＡｌとＯとを主成分とする複合酸化物の誘電体Ｚｒ（１−ｘ）ＡｌｘＯｙは、Ａｌ組成を最適化し、かつ結晶化させることにより、比誘電率が顕著に高くなる。そして本発明の誘電体を用いたキャパシタにおいて、リーク電流を大幅に低減できるという新しい発見に基づく。
この現象を表面にシリコン自然酸化膜を有するシリコン基板上にＺｒ（１−ｘ）ＡｌｘＯｙ膜を形成したＭＩＳキャパシタ構造の電気特性を例に取り説明する。
図２に示すように、表面に自然酸化膜１０５を有するシリコン基板１０４に、ＺｒとＡｌからなるターゲットを用いたマグネトロンスパッタリングにより、ＺｒとＡｌとＯとを主成分とする膜１０６を堆積させた。基板温度は３００℃とした。Ａｌを含まないターゲットを用いてＺｒＯ２を堆積させたサンプルも作製した。
次に、そのＺｒとＡｌとＯとを主成分とする膜１０６の混合物を酸素雰囲気中６００℃でアニールすることにより、ＡｌがＺｒＯ２中に均一に拡散し結晶化したＺｒ（１−ｘ）ＡｌｘＯｙ膜を膜厚２ｎｍ〜２０ｎｍの範囲で作製した。なお、ここでは酸素雰囲気中でアニールを行ったが、窒素、Ａｒ等の不活性ガスも適宜用いることができる。また、これらの混合ガスからなる雰囲気中でアニールしてもよい。所望の組成ｘは、ターゲット中のＺｒとＡｌの混合比により決定する。また、アニール処理は一般に酸素欠損を引き起こし得るため、組成ｙはｙ≦２−０．５ｘとなりうるが、組成ｙの下限が１≦ｙであれば、後述する本発明の効果が得られる。同様に、ＺｒＯ２の方も酸素雰囲気中６００℃でアニールを行った。
次に、アニール後のＺｒ（１−ｘ）ＡｌｘＯｙ膜上、及びＺｒＯ２膜上に、真空蒸着法によりＴｉを１００ｎｍ蒸着し、それぞれ第一のキャパシタ、及び第二のキャパシタを形成した。ここで、シリコン基板を第一の電極、Ｔｉを第二の電極１０７とする。なお、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜、及びＺｒＯ２膜にアニール処理を施さず第二の電極を蒸着した、それぞれ第三のキャパシタ、及び第四のキャパシタも形成した。
次に、第一のキャパシタと第三のキャパシタの電気特性の測定を行った。まず、第一の電極に電圧を印加し、ＣＶ測定により素子のＥＯＴを評価したところ、ＥＯＴ＝１．３ｎｍであった。ここでＥＯＴ（Ｅｑｕｉｖａｌｅｎｔ Ｏｘｉｄｅ Ｔｈｉｃｋｎｅｓｓ）とは、誘電体膜の物理的な厚さを、ＳｉＯ２膜と等価な電気的膜厚に換算した値のことである。電気特性の測定は、絶縁膜の膜厚の相違による表面ポテンシャルがＩＶ特性に与える影響を考慮して、ＭＩＳ構造のＣＶ特性より得られたフラットバンド電圧Ｖｆｂに対して（Ｖｆｂ−１）Ｖの電圧を上部電極に印加した時のリーク電流を測定することにより行った。図３に、第一のキャパシタのリーク電流とＡｌ組成の関係、及び第三のキャパシタのリーク電流とＡｌ組成の関係を合わせて示す。図３から明らかなように、アニール処理を行うことで、０．０２≦ｘ≦０．１０の組成範囲内でリーク電流の顕著な減少が見られ、１．０×１０−８ Ａ／ｃｍ２以下のリーク電流が得られることが分かる。
続いて、第二のキャパシタと第四のキャパシタの電気特性の測定を同様に行った。その結果を図３に合わせて示す。図３から明らかなように、ＺｒＯ２膜を用いたキャパシタの場合、アニールの前後でリーク電流は変化せず、ともに約１．０×１０−５ Ａ／ｃｍ２のリーク電流となることが分かる。
以上のことから、リーク電流の顕著な減少は、Ａｌ組成が０．０２≦ｘ≦０．１０の組成範囲内で、かつアニールを行ったときにもたらされた。
次に、図４にＸ＝０．０５のＺｒ（１−ｘ）ＡｌｘＯｙ膜のアニール前及びアニール後のＸＲＤ回折スペクトルを、図５にＺｒ（１−ｘ）ＡｌｘＯｙ膜及びＺｒＯ２膜のアニール後のＸＲＤ回折スペクトルを、それぞれ示す。図４から分かるように、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜は成膜直後の状態では非晶質であるが、アニールを行うことで結晶化している。結晶構造は正方晶であることが分かった。また、図５から分かるように、アニール後のＺｒ（１−ｘ）ＡｌｘＯｙ膜及びＺｒＯ２膜のＸＲＤスペクトルに大きな相違は見られず、Ａｌを含有させたことによるＺｒＯ２の結晶相へ与える効果は見られない。ＺｒＯ２膜の結晶構造も正方晶であることが分かった。以上の結果から、Ａｌを含有させることによる特性改善の効果は、結晶相の変化によるものでないことが分かる。
以上のことから、本発明の効果は、Ａｌの所定量の添加と、アニールによる非晶質状態からの結晶化とによりもたらされたことが明らかになった。
図３から分かるように、１．０×１０−５ Ａ／ｃｍ２未満のリーク電流が得られるＡｌの組成範囲は０．０１≦ｘ≦０．１５（図３中Ａ）である。１．０×１０−８ Ａ／ｃｍ２以下の顕著に低いリーク電流を得るためには、Ａｌの組成上限はｘ≦０．１０であることが望ましく、Ａｌの組成下限は０．０２≦ｘであることが望ましい。
次に、第一から第四のキャパシタに用いたＺｒ（１−ｘ）ＡｌｘＯｙ膜及びＺｒＯ２膜の誘電率測定を行ったところ、リーク電流の低減効果が得られなかった、アニール前のＺｒ（１−ｘ）ＡｌｘＯｙ膜、アニール前のＺｒＯ２膜、及びアニール後のＺｒＯ２膜の比誘電率は約３０であったのに対し、リーク電流の低減効果が得られた、アニールにより結晶化したＺｒ（１−ｘ）ＡｌｘＯｙ（０．０１≦ｘ≦０．１５）膜の比誘電率は４０〜７０と、非晶質状態のＺｒ（１−ｘ）ＡｌｘＯｙ膜よりも比誘電率が顕著に大きいことが明らかになった。このことから、リーク電流の低減効果は、結晶化Ｚｒ（１−ｘ）ＡｌｘＯｙ膜の比誘電率の顕著な増加により、もたらされたことが裏付けられた。
次に今度は、上記の方法で成膜したＺｒＯ２−Ａｌ２Ｏ３の混合物を、酸素雰囲気中４００℃でアニールすることにより、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜を作製した。
図６に、自然酸化膜上に形成したＥＯＴ＝１．３ｎｍの膜厚を有する、４００℃でアニールした場合のＺｒ（１−ｘ）ＡｌｘＯｙ膜のリーク電流とＡｌ組成の関係を、図３において示した６００℃でアニールした場合の結果と合わせて示す。図６から明らかなように、４００℃アニールの場合、０．０１≦ｘ≦０．０８（図６中Ｂ）の組成範囲内でリーク電流の顕著な減少が見られる。特にＡｌの組成上限がｘ≦０．０５、Ａｌの組成下限が０．０２≦ｘである場合に、１．０×１０−８ Ａ／ｃｍ２以下のリーク電流が得られることが分かる。即ち、４００℃アニールの場合も、６００℃アニールの場合ほど広い組成範囲（図６中Ａ）ではないものの、所望のＡｌ組成範囲内でリーク電流の顕著な減少が見られることが分かった。
４００℃アニールの場合のＸ＝０．０５のＺｒ（１−ｘ）ＡｌｘＯｙ膜ＸＲＤ回折スペクトルは、図４、５と同様であった。即ち、Ａｌの所定量の添加と、アニールによる非晶質状態からの結晶化により、リーク電流の低減効果が得られていることが分かった。また、４００℃アニールにより結晶化させたＺｒ（１−ｘ）ＡｌｘＯｙ（０．０１≦ｘ≦０．０８）膜の比誘電率を評価したところ、６００℃アニールの場合と同様に比誘電率４０〜７０の範囲内の値であった。
また、本発明の効果は、２つの電極材料を共にＴｉＮとした、図７に示すようなＭＩＭ構造においても得られた。ＭＩＭ構造とした場合、シリコン自然酸化膜が形成されないため、ＭＩＳ構造よりもＥＯＴの薄膜化ができることを確認できた。この場合、ＥＯＴ＝０．６ｎｍで電極間に電位差１Ｖの電圧を印加したときのリーク電流は５．０×１０−９ Ａ／ｃｍ２の特性が得られた。この効果は、２つの電極にＴｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料を用いても同様に得られた。
以上より、本発明のＺｒ（１−ｘ）ＡｌｘＯｙ誘電体膜は、結晶化しており、かつその組成は０．０１≦ｘ≦０．１５の範囲を有する。顕著なリーク電流減少効果を得るためには、６００℃のアニール温度にて結晶化させた場合は０．０２≦ｘ≦０．１０の範囲を有することが好ましく、４００℃のアニール温度により結晶化させた場合は、０．０２≦ｘ≦０．０５の範囲を有していることが好ましい。
なお、本発明の誘電体はＺｒとＡｌとＯとを主成分とし、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であればよく、また、誘電体中に含まれる全金属元素のうち、ＺｒとＡｌとを合わせた組成が９９％以上であればよい。即ち、Ｙ等の他の金属元素を含有する場合であっても、全金属元素に占めるそれらの割合が１％未満であれば、本発明の効果は得られる。なお、ここでいう金属元素とは、Ｓｉ等の半金属元素とされる元素も含む。また、誘電体中に含まれる金属元素を除く元素のうち、酸素の組成が８０％以上であればよい。酸素の組成が８０％を下回ると、アニールしても結晶化しにくくなるため、比誘電率の顕著な増大の効果を得にくくなる。即ち、窒素等の他の元素を含有する場合であっても、誘電体中に含まれる金属元素を除く元素のうち、窒素等の元素の割合が２０％未満であればよい。
また、結晶化によるリーク電流低減効果は３５０℃以上４００℃未満のアニール温度の場合でも得られる。さらに、６００℃以上のアニール温度の場合でも結晶化による比誘電率の顕著な増大の効果は得られるが、アニールによる電極の劣化などが発生し易くなるため、アニール温度は１０００℃未満が現実的である。
なお、上記の説明では、シリコン自然酸化膜とＺｒ（１−ｘ）ＡｌｘＯｙ膜の積層構造およびＺｒ（１−ｘ）ＡｌｘＯｙ膜の単一膜構造について述べたが、これらに限定されるものではなく、容量絶縁膜の一部に本発明の条件を満たすＺｒ（１−ｘ）ＡｌｘＯｙ膜が含まれていれば、十分にその効果を得ることができる。
以上、本発明によれば、ＺｒとＡｌとＯとを主成分とする複合酸化物の誘電体であって、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する誘電体が提供される。
また、本発明の誘電体の上記ＺｒとＡｌとＯの組成は、Ｚｒ（１−ｘ）ＡｌｘＯｙ （０．０１≦ｘ≦０．１５、１≦ｙ≦２−０．５ｘ）であることが好ましい。
また、本発明の誘電体の上記ＺｒとＡｌとＯの組成は、Ｚｒ（１−ｘ）ＡｌｘＯｙ （０．０２≦ｘ≦０．１０、１≦ｙ≦２−０．５ｘ）であることがさらに好ましい。
また、本発明の誘電体の上記ＺｒとＡｌとＯの組成は、Ｚｒ（１−ｘ）ＡｌｘＯｙ （０．０２≦ｘ≦０．０５、１≦ｙ≦２−０．５ｘ）であることが好ましい。
また、本発明の誘電体に含まれる金属元素のうち、ＺｒとＡｌとを合わせた組成比は９９％以上であることが好ましい。
また、本発明の誘電体に含まれる金属元素を除く元素のうち、Ｏの組成比は８０％以上であることが好ましい。
また、本発明によれば、比誘電率が結晶のＺｒＯ２よりも高いことを特徴とする誘電体を提供することができる。
また、本発明によれば、比誘電率が４０以上であることを特徴とする誘電体を提供することができる。
さらに、本発明は、第一の電極と、第二の電極と、前記第一の電極と前記第二の電極との間に挟持される誘電体を含む層とからなるキャパシタであって、前記誘電体として本発明にかかる誘電体を用いるキャパシタを包含する。
また、本発明にかかるキャパシタは、上記誘電体が２ｎｍ以上２０ｎｍ以下の膜厚を有することが好ましい。
また、本発明にかかるキャパシタは、上記誘電体のＳｉＯ２換算膜厚が１．３ｎｍ以下となる膜厚において、上記第一の電極と上記第二の電極との間の電位差がフラットバンド電圧Ｖｆｂに対して（Ｖｆｂ−１） Ｖの時の上記第一の電極と上記第二の電極との間に流れるリーク電流が、１×１０−８ Ａ／ｃｍ２以下とすることができる。
上記第一の電極は、ＴｉＮ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択し、上記第二の電極は、ＴｉＮ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択することができる。
また、本発明にかかるキャパシタは、上記誘電体のＳｉＯ２換算膜厚が０．６ｎｍ以下となる膜厚において、上記第一の電極と上記第二の電極との間の電位差が１Ｖの時の上記第一の電極と上記第二の電極との間に流れるリーク電流が、１×１０−８ Ａ／ｃｍ２以下とすることができる。
さらに、本発明は、絶縁体として本発明にかかる誘電体を有する半導体装置を包含する。
また、本発明は、上記のいずれかのキャパシタを有する半導体装置を包含する。本発明の半導体装置は、少なくとも表面が半導体層で構成される基板上に、キャパシタを有する構成であることが好ましい。
また、本発明の半導体装置は、上記のいずれかのキャパシタと、少なくとも表面が半導体層で構成される基板上に形成されたスイッチング素子とを有し、前記キャパシタと前記スイッチング素子とが電気的に接続されている構成を有することができる。
また、本発明によれば、上記第一の電極の上記第二の電極に対向する面と、上記第二の電極の上記第一の電極に対向する面とが複数の面から構成されることを特徴とする半導体装置が提供される。電極間の対向する面が複数の面からなる構成とすることで、基板上の所定の面積を占める領域に、より大きな電極面積を有するキャパシタを形成することができる。
電極間の対向する面が複数の面からなる構成として、上記第一の電極の上記第二の電極に対向する面が、上記基板に実質的に平行な面と、上記基板に実質的に垂直な面とから構成され、上記第二の電極の上記第一の電極に対向する面が、上記基板に実質的に平行な面と、上記基板に実質的に垂直な面とから構成されることを特徴とする半導体装置が提供される。このような半導体装置のキャパシタとして、例えば、シリンダー構造を有するキャパシタが挙げられる。
また、本発明の半導体装置は、少なくとも表面が半導体層で構成される基板上に、ソース領域と、ドレイン領域と、絶縁膜を介して形成されたゲート電極とを有する半導体装置であって、前記絶縁膜が上記のいずれかの誘電体の薄膜を含む膜である、構成を有することができる。
さらに、本発明によれば、ＺｒとＡｌとＯとを主成分とし、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する複合酸化物の誘電体の製造方法であって、基板上に前記ＺｒとＡｌとＯとを主成分とする膜を堆積させて前駆体を形成する第一の工程と、前記前駆体を熱処理して前記誘電体とせしめる第二の工程とからなる、誘電体の製造方法が提供される。
上記第一の工程は、スパッタリングにより行うことができる。また、上記第一の工程は、原子層堆積法または化学気相成長法により行うことができる。
上記第一の工程は、ＺｒとＡｌとを主成分とする酸化物層を形成する工程ａと、Ｚｒを主成分とする酸化物層を形成する工程ｂとを有することができる。また、上記第一の工程は、所定回数の上記工程ａと、所定回数の上記工程ｂとを有してもよい。
また、上記第二の工程により、上記工程ａにより形成された層と、上記工程ｂにより形成された層とは均一化することができる。
上記第二の工程は、３５０℃以上の熱処理により行うことが好ましい。
また、上記第二の工程は、酸素、窒素、不活性ガスのいずれか、またはこれらの混合ガス雰囲気中の熱処理により行うこができる。
（実施例１）
本発明の第１の実施例を、図面を参照しながら詳細に説明する。
図８は、実施例１に関わる誘電体を示した図である。表面に自然酸化膜３０５を有するシリコン基板３０４に、金属酸化物層としてＺｒ（１−ｘ）ＡｌｘＯｙ膜３０６を化学気相成長（ＣＶＤ、Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法もしくは原子層堆積（ＡＬＤ、Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）法により２ｎｍ〜２０ｎｍの範囲で形成した。基板温度は３００℃とし、有機金属原料としてトリメチルアルミニウム（Ａｌ（ＣＨ３）３）及びテトラキスジエチルアミノジルコニウム（Ｚｒ（ＮＥｔ２）４）を用い、酸化剤としてＨ２Ｏを使用した。成膜方法は、導入する酸化剤の分圧を制御することにより設定可能であり、酸化剤の分圧が高い場合は、ＣＶＤ法、低い場合はＡＬＤ法となる。また、金属原料ガスと酸化材料を同時に供給した場合は、ＣＶＤ法により膜を形成することができる。図９に本実施形態における原料ガスの供給工程の概略を示す。本発明における原料ガスの供給工程は、図９に示されるように、ＺｒとＡｌの金属酸化物層（以下ＺｒＡｌＯ膜と記載）の形成工程とＺｒＯ２膜の形成工程からなっている。ＺｒＡｌＯ膜の形成工程は、基板上に酸化剤であるＨ２Ｏを供給する。Ｈ２Ｏは、マスフローコントローラによって流量５ｓｃｃｍを２ｓｅｃ供給する。ここで、ｃｃｍはｃｃ（ｃｍ３）／ｍｉｎ、即ち１分間あたりの流量を規定する単位であり、ｓｃｃｍはｓｔａｎｄａｒｄ ｃｃ／ｍｉｎ、即ち１ａｔｍ、０℃で規格化されたｃｃｍである。
次に、Ａｌ（ＣＨ３）３およびＺｒ（ＮＥｔ２）４を同時に供給する。Ａｌ原料は、マスフローコントローラによって流量０．０５ｓｃｃｍで制御し供給する。また、Ｚｒ原料は、８０℃の容器より流量２０ｓｃｃｍの窒素ガスのバブリングにより供給する。このとき、原料ガスの供給時間は２０ｓｅｃである。ＺｒＯ２膜の形成工程は、基板上に酸化剤であるＨ２Ｏを供給する。Ｈ２Ｏは、マスフローコントローラによって流量５ｓｃｃｍを２ｓｅｃ供給する。次に、Ｚｒ（ＮＥｔ２）４を供給する。Ｚｒ原料は、８０℃の容器より流量２０ｓｃｃｍの窒素ガスのバブリングにより供給する。このとき、原料ガスの供給時間は２０ｓｅｃである。このとき、本発明の金属酸化物層のＡｌ組成は、上記のＺｒＡｌＯ膜とＺｒＯ２膜の成膜サイクル数の比（膜厚比）によって制御することができる。すなわち、ＺｒＡｌＯ膜を成膜後、ＺｒＯ２膜の成膜をＮサイクル行い、これを１ｓｅｔとして、１ｓｅｔを所定のサイクル繰り返すことで所望の組成および膜厚を有するＺｒＡｌＯとＺｒＯ２の積層膜を形成することができる。Ａｌ組成５％のＺｒ（１−ｘ）ＡｌｘＯｙ膜２０６を１０ｎｍ形成するには、ＺｒＡｌＯ膜を１ｃｙｃｌｅ、ＺｒＯ２膜を７ｃｙｃｌｅ行い、この工程を１ｓｅｔとし、１ｓｅｔを１０ｃｙｃｌｅ行うことで形成することができる。なお、ＺｒＡｌＯ膜の成膜工程とＺｒＯ２膜の成膜工程は適宜入れ替わっていてもよく、所定回数のＺｒＡｌＯ膜の成膜工程と所定回数のＺｒＯ２膜の成膜工程であればよい。またＺｒＡｌＯ膜の成膜工程とＺｒＯ２膜の成膜工程はスパッタリングで行っても良い。図１０は、本実施形態において形成したＺｒ（１−ｘ）ＡｌｘＯｙ膜３０６の組成のＺｒＯ２のサイクル数依存性を示す。組成は、ＸＰＳによる分析により評価した。このように、広範囲のＡｌ組成を制御できることが示される。また、ＺｒＡｌＯ膜の形成工程においてＺｒ原料を導入しない方法によっても、ＺｒＯ２膜の成膜サイクルによって広範囲にＡｌ組成を制御できることを確認した。
上述の形成工程を用いてＡｌ組成０≦ｘ≦０．４０の範囲のＺｒＡｌＯとＺｒＯ２の積層膜を膜厚２ｎｍ〜２０ｎｍの範囲で成膜した。ここで、Ａｌ組成０％のＺｒＯ２は、図９における成膜工程において、ＺｒＡｌＯ膜の供給工程を行わない場合を示している。次に、窒素雰囲気中で４００℃および６００℃の温度において、１０ｍｉｎのアニール処理を行い、ＡｌをＺｒＯ２中に均一に拡散させてＺｒ（１−ｘ）ＡｌｘＯｙ膜３０６とした。なお、ここでは窒素雰囲気中でアニール処理を行ったが、酸素、Ａｒ等の不活性ガスも適宜、用いることができる。また、これらからなる群のうちから選択される雰囲気中でアニールしてもよい。
以上のようにして作製したＡｌ組成０≦ｘ≦０．４０の範囲のＺｒ（１−ｘ）ＡｌｘＯｙ膜３０６の比誘電率の評価を行ったところ、Ａｌ組成０．０１≦ｘ≦０．１５のＡｌ組成を有するＺｒ（１−ｘ）ＡｌｘＯｙ膜３０６の比誘電率が、Ａｌ＝０％のＺｒＯ２の比誘電率よりも高く、かつ比誘電率が４０以上７０以下の範囲の値を示すことが分かった。
図５は、６００℃アニール処理後のＺｒＯ２とＡｌ組成５％のＺｒ（１−ｘ）ＡｌｘＯｙ膜の結晶相をＸＲＤ回折により評価した結果である。図５から分かるように、両者のＸＲＤスペクトルに大きな相違は見られず、Ａｌを含有させたことによるＺｒＯ２の結晶相へ与える効果は見られない。ＺｒＯ２とＺｒ（１−ｘ）ＡｌｘＯｙ膜３０６は、正方晶を有している。従って、Ａｌを含有させることによる特性改善の効果は、結晶相の変化によるものでないことが分かる。
また、４００℃アニール処理を行った場合のＺｒ（１−ｘ）ＡｌｘＯｙ膜についても、６００℃アニール処理を行った場合と同様の比誘電率範囲、ＸＲＤスペクトルが得られた。
（実施例２）
本発明の第２の実施例を、図面を参照しながら詳細に説明する。
実施例１と同じ工程にて、シリコン基板１０４上にＡｌ組成０≦ｘ≦０．４０の範囲のＺｒ（１−ｘ）ＡｌｘＯｙ膜を膜厚２ｎｍ〜２０ｎｍの範囲で成膜し、窒素雰囲気中で４００℃および６００℃の温度において、１０ｍｉｎのアニール処理を行った。なお、ここでは窒素雰囲気中でアニールを行ったが、Ａｒ等の不活性ガスも適宜用いることができる。また、これらの群から選択される雰囲気中でアニールしてもよい。そして、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜上に真空蒸着法によりＴｉを１００ｎｍの膜厚で堆積し、キャパシタを形成した。ここで、シリコン基板を第一の電極、Ｔｉを第二の電極とする。
第一の電極に電圧を印加し、ＣＶ測定により素子のＥＯＴを評価したところ、ＥＯＴ＝１．３ｎｍであった。
次に、キャパシタの電気特性の測定を行った。測定は、絶縁膜の膜厚の相違による表面ポテンシャルがＩＶ特性に与える影響を考慮して、ＭＩＳ構造のＣＶ特性より得られたフラットバンド電圧（Ｖｆｂ）に対して（Ｖｆｂ−１）Ｖの電圧を上部電極に印加した時のリーク電流を測定することにより行った。図３に電気特性の測定結果を示す。素子のＥＯＴは自然酸化膜を含めた値である。図３において、６００℃アニール後の特性を比較すると、Ａｌ組成０％のＺｒＯ２のリーク電流は、１．５×１０−５ Ａ／ｃｍ２であるのに対して、０．０１≦ｘ≦０．１５の範囲のＡｌ組成を有するＺｒ（１−ｘ）ＡｌｘＯｙ膜のリーク電流は、Ａｌを含有しないＺｒＯ２よりもリーク電流が小さいことが分かる。特に、０．０２≦ｘ≦０．１０の範囲のＡｌ組成を有するＺｒ（１−ｘ）ＡｌｘＯｙのリーク電流は、１．０×１０−８ Ａ／ｃｍ２以下の値を有しており、Ａｌを含有しないＺｒＯ２よりもリーク電流が３桁以上低いことが分かる。
次に、図６において４００℃アニール後の特性について比較すると、Ａｌ組成０％のＺｒＯ２のリーク電流は、１．０×１０−５ Ａ／ｃｍ２と６００℃アニール後の特性とほぼ同じであるのに対して、Ａｌを含有したＺｒ（１−ｘ）ＡｌｘＯｙ膜のリーク電流は、０．０１≦ｘ≦０．０８の範囲において、Ａｌを含有しないＺｒＯ２よりもリーク電流が小さいことが分かる。特に、０．０２≦ｘ≦０．０５の範囲のＡｌ組成を有するＺｒ（１−ｘ）ＡｌｘＯｙ膜のリーク電流は、１．０×１０−８ Ａ／ｃｍ２以下の値を有しており、Ａｌを含有しないＺｒＯ２よりもリーク電流が３桁以上低いことが分かる。
図６におけるリーク電流の低減効果のアニール温度による違いは、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜の結晶化温度の違いを反映していると考えられる。６００℃のアニール温度の場合、０．０１≦ｘ≦０．１５のＡｌ組成範囲を有するＺｒ（１−ｘ）ＡｌｘＯｙ膜は結晶化しリーク電流の低減効果が得られ、４００℃アニールの場合は、０．０１≦ｘ≦０．０８のＡｌ組成範囲を有するＺｒ（１−ｘ）ＡｌｘＯｙ膜は結晶化しリーク電流の低減効果が得られる。このように、リーク電流の低減効果が得るための最適Ａｌ組成範囲は、アニールによる結晶化温度と関連している。
以上のことから分かるように、本実施例２の素子によれば、同じＥＯＴ膜厚を有するＺｒＯ２膜に対して、物理膜厚を厚くすることができ、リーク電流を低減させた半導体装置とすることができる。
また、本実施例２では、上部電極としてＴｉを用いたが、上部電極として、ＴｉＮ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料を用いても、同様の効果が得られることを確認した。
また、本実施例２では、基板として表面に自然酸化膜を有するシリコン基板を用いたが、基板としてシリコン基板表面にＴｉＮ、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕの金属もしくは金属窒化物有する基板を用いても、同様の効果が得られること確認した。
以上の効果は、発明を実施するための最良の形態（以下、実施形態１とする）のＺｒ（１−ｘ）ＡｌｘＯｙ膜を用いたキャパシタについても、同様に得られた。
（実施例３）
本発明の第３の実施例を、図面を参照しながら詳細に説明する。
図１１〜図１６は、本発明の第３の実施例である半導体装置の製造方法の工程図を示したものである。図１１（ａ）に示すようにＰ型シリコン基板１の表面領域にＬＯＣＯＳ（Ｌｏｃａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）法あるいはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）法により素子分離領域２を形成した。次に、素子分離領域２により囲まれた活性領域にシリコン酸化膜および多結晶シリコン膜を順次に成膜し、これらの積層膜をリソグラフィ技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いて所望の形状に加工してゲート酸化膜３及びゲート電極４を形成する。次に、ゲート酸化膜３およびゲート電極４をマスクとしてイオン注入を行い、Ｎ型不純物をシリコン基板１に導入して、ソース領域又はドレイン領域となる複数のＮ型拡散領域５を自己整合的に形成する。次に、ＣＶＤ法により全面に酸化シリコン膜からなる第１層間絶縁膜６を形成する。これにより、ＭＯＳ型トランジスタからなるメモリ選択用トランジスタ１０が形成される。ここで、上述のソース領域又はドレイン領域を構成する拡散領域５は、高不純物領域と低不純物領域とを組み合わせたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造になっていても、高不純物濃度領域の非ＬＤＤ構造になっていてもよい。また、ソース・ドレイン領域にサリサイド法によりシリサイド層を形成しても良い。このとき、シリサイド層はコンタクト抵抗の観点から、Ｎｉシリサイド、ＣｏシリサイドあるいはＴｉシリサイドを用いても良い。
次に、フォトリソグラフィ法を用いて、第１層間絶縁膜６を選択的にエッチングして拡散領域を露出するようにコンタクトホール７を形成する。
次に、図１１（ｂ）に示すように、ＣＶＤ法またはＰＶＤ法により全面にバリアメタルとしてＴｉＮ膜８を、次にＣＶＤ法により全面にＷ（タングステン）膜９を成膜した後、ＣＭＰ（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ）法により第１層間絶縁膜６の表面を平坦化して不要なＴｉＮ膜８およびＷ膜９を除去して、コンタクトホール７内に拡散領域５とそれぞれ接続するように容量コンタクト１１およびビットコンタクト１２を形成する。
次に、図１２（ｃ）に示すように、ＣＶＤ法により全面に酸窒化シリコン（ＳｉＯＮ）膜からなるストッパー絶縁膜１３およびシリコン酸化膜からなる第２層間絶縁膜１４を順次に成膜する。
次に、図１２（ｄ）に示すように、フォトリゾグラフィ法を用いて、第２層間絶縁膜１４を選択的にエッチングして、容量コンタクト１１を露出するようにシリンダ溝１５を形成する。
次に、ＣＶＤ法もしくはＡＬＤ法を用いてシリンダ溝内に膜厚が２０ｎｍ〜４０ｎｍのＴｉＮ膜からなる第一の電極を形成した後、図１３（ｅ）に示すように、フォトリソグラフィ法により第一の電極のうち不要な部分を除去し、容量コンタクト１１内に残した電極膜により第一の電極１６を形成する。
次に、図１３（ｆ）に示すように、第一の電極上にキャパシタの誘電体膜１７をＡＬＤ法もしくはＣＶＤ法により形成する。ここで誘電体膜は実施例１と同様に、図５に示した成膜シーケンスを用いて形成した。形成したＺｒ（１−ｘ）ＡｌｘＯｙ膜の組成は０≦ｘ≦０．４０の範囲である。また、形成した誘電体膜の膜厚は、２ｎｍ〜２０ｎｍの範囲である。また、誘電体膜を形成した後、窒素雰囲気中で６００℃の温度において、１０ｍｉｎのアニール処理を行った。なお、ここでは窒素雰囲気中でアニール処理を行ったが、Ａｒ等の不活性ガスも適宜、用いることができる。第一の電極の酸化を抑制するため、ここでは窒素、不活性ガス等を用いることが望ましい。
次に、図１４（ｇ）に示されるように、ＣＶＤ法もしくはＡＬＤ法を用いてＴｉＮ膜からなる第二の電極１８を形成する。これにより、第一の電極１６、誘電体膜１７および第二の電極１８からなるＭＩＭ構造のキャパシタ１９が形成される。ＤＲＡＭ容量部のキャパシタ構造は、容量値の確保の観点から、本実施例３のように、第一の電極１６の第二の電極１８に対向する面、及び第二の電極１８の第一の電極１６に対向する面が、基板に実質的に平行な面と、基板に実質的に垂直な面からなるシリンダ状構造のように、表面積が大きい構造であることが好ましい。つまり、キャパシタを構成する電極間の対向面は複数の面から構成されることが好ましい。
次に、図１４（ｈ）に示すように、ＣＶＤ法により全面にＷ膜からなるキャパシタ用配線２０を形成して、キャパシタ１９の第一の電極１８と接続する。次に、図１５（ｉ）に示すように、ビットコンタクト１２上方の第２層間絶縁膜１４を露出するように開口部２１を形成する。
次に、図１５（ｊ）に示すように、ＣＶＤ法により全面にシリコン酸化膜からなる第３層間絶縁膜２２を形成した後、フォトリソグラフィ法を用いて、第３層間絶縁膜２２を選択的にエッチングしてビットコンタクト１２を露出するように、開口部２１の内部にコンタクトホール２３を形成する。
次に、図１６（ｋ）に示すように、ＣＶＤ法により全面にバリアメタルとしてＴｉＮ膜２４を、次にＣＶＤ法を用いて全面にＷ膜からなるビット配線２５をビットコンタクト１２と接続するように形成することにより、半導体装置を完成する。
本実施例３の半導体装置によれば、キャパシタの誘電体膜としてＺｒ（１−ｘ）ＡｌｘＯｙ膜を用いＡｌの組成を０．０１≦ｘ≦０．１５の範囲にすることで、Ａｌ＝０％のＺｒＯ２からなる誘電体膜と比較して比誘電率が増加し、その結果、同じＥＯＴ膜厚を有するＺｒＯ２と比較してリーク電流が減少することを確認した。特に、Ａｌの組成上限がｘ≦０．１０、Ａｌの組成下限が０．０２≦ｘである場合にリーク電流が大きく減少し、組成に対してマージンを有していることを確認した。また、０．０１≦ｘ≦０．１５の組成を有するＺｒ（１−ｘ）ＡｌｘＯｙ膜は結晶化しており、ＺｒＯ２と同じ正方晶であることを確認した。
以上のように、実施例１の誘電体膜をシリンダ状構造を有するキャパシタ容量絶縁膜として用いても、その効果が得られる。
本実施例３では、スイッチング素子としてＭＯＳトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。
また、本実施例３では、第一の電極および第二の電極としてＴｉＮを用いたが、第一の電極として、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料を用いても、同様の効果が得られることを確認した。また、第二の電極としてＴｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料を用いても、同様の効果が得られることを確認した。
（実施例４）
本発明の第４の実施例を、図面を参照しながら詳細に説明する。
図１７は、本発明の第４の実施例である半導体装置の断面構造を示した図である。本実施例４は、実施例３におけるトランジスタのゲート電極を、ｎ型不純物を含有する多結晶シリコンからなる層２６とタングステンからなる層２７から形成する点で、実施例３と異なる。ゲート電極形成以降の工程は、実施例３と同一である。
本発明の半導体装置によれば、キャパシタの誘電体膜としてＺｒ（１−ｘ）ＡｌｘＯｙ膜を用い、Ａｌの組成を０．０１≦ｘ≦０．１５の範囲にすることで、Ａｌ＝０％のＺｒＯ２からなる誘電体膜と比較して比誘電率が増加し、その結果、同じＥＯＴ膜厚を有するＺｒＯ２と比較してリーク電流が減少することを確認した。特に、Ａｌの組成上限がｘ≦０．１０、Ａｌの組成下限が０．０２≦ｘである場合にリーク電流が大きく減少し、組成に対してマージンを有していることを確認した。また、０．０１≦ｘ≦０．１５の組成を有するＺｒ（１−ｘ）ＡｌｘＯｙ膜は結晶化しており、ＺｒＯ２と同じ正方晶であることを確認した。
また、本実施例４では、ゲート電極としてボロン、ヒ素等のｎ型不純物を含有した多結晶シリコンとタングステンの積層構造を用いたが、タングステンの代わりに窒化タングステン、タングステンシリサイド、ニッケルシリサイド、コバルトシリサイドを用いても同様の効果が得られることを確認した。
また、ソース領域又はドレイン領域を構成する拡散領域５は、高不純物領域と低不純物領域とを組み合わせたＬＤＤ（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ）構造になっていても、高不純物濃度領域の非ＬＤＤ構造になっていてもよい。また、ソース・ドレイン領域にサリサイド法によりシリサイド層を形成しても良い。このとき、シリサイド層はコンタクト抵抗の観点から、Ｎｉシリサイド、ＣｏシリサイドあるいはＴｉシリサイドを用いても良い。
本実施例４では、スイッチング素子としてＭＯＳトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。
さらに、本実施例４では、第一の電極および第二の電極としてＴｉＮを用いたが、第一の電極として、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料を用いても、同様の効果が得られることを確認した。また、第二の電極としてＴｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料を用いても、同様の効果が得られることを確認した。
（実施例５）
本発明の第５の実施例を、図面を参照しながら詳細に説明する。
図１８は、本発明の第５の実施例である半導体装置の断面構造を示した図である。本実施例５は、実施例３及び実施例４におけるトランジスタのソース・ドレイン拡散領域の一部に、ニッケルシリサイド層２８を用い、ゲート電極としてボロン、ヒ素等のｎ型不純物を含有する多結晶シリコンからなる層２９とニッケルシリサイドからなる層３０から形成する点で、実施例３及び実施例４と異なる。ゲート電極形成以降の工程は、誘電体膜のアニール温度が異なる以外は実施例３と同一である。ここで、誘電体膜のアニール工程は、窒素雰囲気中で、４００℃、１０ｍｉｎの処理を行った。なお、ここでは窒素雰囲気中でアニール処理を行ったが、Ａｒ等の不活性ガスも適宜、用いることができる。第一の電極の酸化を抑制するため、ここでは窒素、不活性ガス等を用いることが望ましい。
本発明の半導体装置によれば、キャパシタの誘電体膜としてＺｒ（１−ｘ）ＡｌｘＯｙ膜を用い、Ａｌの組成を０．０１≦ｘ≦０．０８の範囲にすることで、Ａｌ＝０％のＺｒＯ２からなる誘電体膜と比較して比誘電率が増加し、その結果、同じＥＯＴ膜厚を有するＺｒＯ２と比較してリーク電流が減少することを確認した。特に、Ａｌの組成上限がｘ≦０．０５、Ａｌの組成下限が０．０２≦ｘである場合にリーク電流が大きく減少し、組成に対してマージンを有していることを確認した。また、０．０１≦ｘ≦０．０８の組成を有するＺｒ（１−ｘ）Ａｌ（ｘ）Ｏｙは結晶化しており、ＺｒＯ２と同じ正方晶であることを確認した。
また、トランジスタ部のソース・ドレイン領域のＮｉシリサイド領域の劣化による素子特性の低下は見られなかった。
また、本実施例５では、ソース・ドレイン拡散領域およびゲート電極の一部にＮｉシリサイドを用いたが、Ｎｉシリサイドの代わりにＣｏシリサイド、ＮｉとＰｔの化合物からなるシリサイド層を用いても同様の効果が得られることを確認した。
本実施例５では、スイッチング素子としてＭＯＳトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。
さらに、本実施例５では、第一の電極および第二の電極としてＴｉＮを用いたが、第一の電極として、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料を用いても、同様の効果が得られることを確認した。また、第二の電極としてＴｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料を用いても、同様の効果が得られることを確認した。
このように、本発明における容量絶縁膜は４００℃の熱処理により作製することができ、６００℃を越える温度にてアニールした時に生じうる、トランジスタ部の金属シリサイド領域の熱処理による劣化を招くことがない。
（実施例６）
本発明の第６の実施例を、図面を参照しながら詳細に説明する。
図１９は、本発明の第６の実施例である半導体装置の断面構造を示した図である。本実施例６は、実施例５におけるトランジスタのゲート電極をＮｉシリサイドからなる層３１から形成する点で、実施例５と異なる。ゲート電極形成以降の工程は、実施例５と同一である。
本発明の半導体装置によれば、キャパシタの誘電体膜としてＺｒ（１−ｘ）ＡｌｘＯｙ膜を用い、Ａｌの組成を０．０１≦ｘ≦０．０８の範囲にすることで、Ａｌ＝０％のＺｒＯ２からなる誘電体膜と比較して比誘電率が増加し、その結果、同じＥＯＴ膜厚を有するＺｒＯ２と比較してリーク電流が減少することを確認した。特に、Ａｌの組成上限がｘ≦０．０５、Ａｌの組成下限が０．０２≦ｘである場合にリーク電流が大きく減少し、組成に対してマージンを有していることを確認した。また、０．０１≦ｘ≦０．０８の組成を有するＺｒ（１−ｘ）ＡｌｘＯｙは結晶化しており、ＺｒＯ２と同じ正方晶であることを確認した。
また、トランジスタ部のゲート電極、ソース・ドレイン領域のＮｉシリサイド領域の劣化による素子特性の低下は見られなかった。
本実施例６では、スイッチング素子としてＭＯＳトランジスタを用いたが、他の電界効果トランジスタ等、スイッチング素子としての機能を有する素子を適宜、選択して使用可能である。
また、本実施例６では、第一の電極および第二の電極としてＴｉＮを用いたが、第一の電極として、Ｔｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料を用いても、同様の効果が得られることを確認した。また、第二の電極としてＴｉ、Ｗ、ＷＮ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料を用いても、同様の効果が得られることを確認した。
このように、本発明における容量絶縁膜は４００℃以下の熱処理により作製することができ、６００℃を越える温度にてアニールした時に生じうる、トランジスタ部の金属シリサイド領域の熱処理による劣化を招くことがない。
（実施例７）
（発明者の実施例６に相当。ＭＯＳＦＥＴの実施例）
本発明の第７の実施例を、図面を参照しながら詳細に説明する。
図２０（ａ）〜（ｃ）は、本発明の第７の実施例である半導体装置の製造方法の工程を示した図である。まず図２０（ａ）に示すようにシリコン基板４０１の表面にＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ）技術を用いて素子分離領域４０２を形成した。続いて、素子分離されたシリコン基板表面に熱酸化法により膜厚１．９ｎｍのシリコン熱酸化膜４０３を形成する。その後、実施例１と同じ方法により、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜４０４を膜厚１〜１０ｎｍの範囲で形成する。続いて、６００℃にてＮ２雰囲気中で１０ｍｉｎ間のアニール処理を行い、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜を結晶化させる。
次に、Ｚｒ（１−ｘ）ＡｌｘＯｙ膜４０４上に厚さ１５０ｎｍのポリシリコン４０５を形成した後、図２０（ｂ）に示すようにリソグラフィー技術およびＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）技術を用いてゲート電極に加工し、引き続いてイオン注入を行い、エクステンション拡散層領域４０６をゲート電極をマスクとして自己整合的に形成した。
さらに、図２０（ｃ）に示すように、シリコン窒化膜とシリコン酸化膜を順次堆積し、その後エッチバックすることによってゲート側壁４０７を形成した。この状態で再度イオン注入を行い、活性化アニールを経てソース・ドレイン拡散層４０８を形成した。
作製した素子の電気特性を評価した結果、Ａｌ組成が０．０１≦ｘ≦０．１５の範囲の素子は同じＥＯＴ膜厚を有するＡｌ組成０％のＺｒＯ２と比較してリーク電流が低減できることを確認した。このように、本実施例７の半導体装置によれば、Ａｌ組成が０．０１≦ｘ≦０．１５の範囲であり、結晶であるＺｒ（１−ｘ）ＡｌｘＯｙ膜をＭＯＳＦＥＴのゲート絶縁膜の一部に用いることで、ゲートリーク電流を低減することができる。
この出願は、２００７年３月８日に出願された日本出願特願２００７−０５８３１６を基礎とする優先権を主張し、その開示の全てをここに取り込む。

Claims (27)

  1. ＺｒとＡｌとＯとを主成分とする複合酸化物の誘電体であって、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する誘電体。
  2. 前記ＺｒとＡｌとＯの組成は、Ｚｒ（１−ｘ）ＡｌｘＯｙ （０．０１≦ｘ≦０．１５、１≦ｙ≦２−０．５ｘ）であることを特徴とする、請求項１に記載の誘電体。
  3. 前記ＺｒとＡｌとＯの組成は、Ｚｒ（１−ｘ）ＡｌｘＯｙ （０．０２≦ｘ≦０．１０、１≦ｙ≦２−０．５ｘ）であることを特徴とする、請求項１または２に記載の誘電体。
  4. 前記ＺｒとＡｌとＯの組成は、Ｚｒ（１−ｘ）ＡｌｘＯｙ （０．０２≦ｘ≦０．０５、１≦ｙ≦２−０．５ｘ）であることを特徴とする、請求項１から３のいずれか１項に記載の誘電体。
  5. 前記誘電体中の金属元素のうち、ＺｒとＡｌとを合わせた組成比が９９％以上であることを特徴とする、請求項１から４のいずれか１項に記載の誘電体。
  6. 前記誘電体中の金属元素を除く元素のうち、Ｏの組成比が８０％以上であることを特徴とする、請求項１から５のいずれか１項に記載の誘電体。
  7. 比誘電率が結晶のＺｒＯ２よりも高いことを特徴とする、請求項１から６のいずれか１項に記載の誘電体。
  8. 比誘電率が４０以上であることを特徴とする、請求項１から７のいずれか１項に記載の誘電体。
  9. 第一の電極と、第二の電極と、前記第一の電極と前記第二の電極との間に挟持された誘電体を含む層とからなるキャパシタであって、前記誘電体は、請求項１から８のいずれか１項に記載の誘電体であるキャパシタ。
  10. 前記誘電体が２ｎｍ以上２０ｎｍ以下の膜厚を有することを特徴とする、請求項９に記載のキャパシタ。
  11. 前記誘電体のＳｉＯ２換算膜厚が１．３ｎｍ以下となる膜厚において、前記第一の電極と前記第二の電極との間の電位差がフラットバンド電圧Ｖｆｂに対して（Ｖｆｂ−１） Ｖの時における前記第一の電極と前記第二の電極との間に流れるリーク電流が、１×１０−８ Ａ／ｃｍ２以下であることを特徴とする、請求項１０に記載のキャパシタ。
  12. 前記第一の電極は、ＴｉＮ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料からなり、前記第二の電極は、ＴｉＮ、Ｔｉ、Ｗ、Ｐｔ、Ｉｒ、Ｒｕからなる群から選択される一の材料からなることを特徴とする、請求項９または１０に記載のキャパシタ。
  13. 前記誘電体のＳｉＯ２換算膜厚が０．６ｎｍ以下となる膜厚において、前記第一の電極と前記第二の電極との間の電位差が１Ｖの時における前記第一の電極と前記第二の電極との間に流れるリーク電流が、１×１０−８ Ａ／ｃｍ２以下であることを特徴とする、請求項１２に記載のキャパシタ。
  14. 絶縁体として誘電体を有する半導体装置であって、前記誘電体は、請求項１から８のいずれか１項に記載の誘電体である半導体装置。
  15. キャパシタを有する半導体装置であって、前記キャパシタは、請求項９から１３のいずれか１項に記載のキャパシタである半導体装置。
  16. 少なくとも表面が半導体層で構成される基板上に形成されたスイッチング素子を更に有し、前記スイッチング素子が前記キャパシタと電気的に接続されていることを特徴とする、請求項１５に記載の半導体装置。
  17. 前記第一の電極の前記第二の電極に対向する面と、前記第二の電極の前記第一の電極に対向する面とが複数の面から構成されることを特徴とする、請求項１５または１６に記載の半導体装置。
  18. 前記第一の電極の前記第二の電極に対向する面が、前記基板に実質的に平行な面と、前記基板に実質的に垂直な面とから構成され、前記第二の電極の前記第一の電極に対向する面が、前記基板に実質的に平行な面と、前記基板に実質的に垂直な面とから構成されることを特徴とする、請求項１７に記載の半導体装置。
  19. 少なくとも表面が半導体層で構成される基板上に、ソース領域と、ドレイン領域と、絶縁膜を介して形成されたゲート電極とを有する半導体装置であって、前記絶縁膜が、請求項１から８のいずれか１項に記載の誘電体の薄膜を含む膜であることを特徴とする半導体装置。
  20. ＺｒとＡｌとＯとを主成分とし、ＺｒとＡｌの組成比が（１−ｘ）：ｘ（０．０１≦ｘ≦０．１５）であり、かつ結晶構造を有する複合酸化物の誘電体の製造方法であって、基板上にＺｒとＡｌとＯとを主成分とする膜を堆積させて前駆体を形成する第一の工程と、前記前駆体を熱処理して前記誘電体とせしめる第二の工程とからなる、
    誘電体の製造方法。
  21. 前記第一の工程が、スパッタリングにより行われることを特徴とする、請求項２０に記載の誘電体の製造方法。
  22. 前記第一の工程が、原子層堆積法または化学気相成長法により行われることを特徴とする、請求項２０に記載の誘電体の製造方法。
  23. 前記第一の工程が、ＺｒとＡｌとを主成分とする酸化物層を形成する工程ａと、Ｚｒを主成分とする酸化物層を形成する工程ｂとからなることを特徴とする、請求項２０から２２のいずれか１項に記載の誘電体の製造方法。
  24. 所定回数の前記工程ａと、所定回数の前記工程ｂとからなることを特徴とする、請求項２３に記載の誘電体の製造方法。
  25. 前記第二の工程により、前記工程ａにより形成された層と、前記工程ｂにより形成された層とを均一化することを特徴とする、請求項２３または２４に記載の誘電体の製造方法。
  26. 前記第二の工程が、３５０℃以上の熱処理により行われることを特徴とする、請求項２０から２５のいずれか１項に記載の誘電体の製造方法。
  27. 前記第二の工程が、酸素、窒素、不活性ガスのいずれか、またはこれらの混合ガス雰囲気中の熱処理により行われることを特徴とする、請求項２０から２６のいずれか１項に記載の誘電体の製造方法。
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